KR20060003955A - 반도체 장치의 게이트 구조물 제조방법 및 이를 이용한불휘발성 메모리 장치의 셀 게이트 구조물 제조방법 - Google Patents

반도체 장치의 게이트 구조물 제조방법 및 이를 이용한불휘발성 메모리 장치의 셀 게이트 구조물 제조방법 Download PDF

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Abstract

미세한 선폭을 갖는 반도체 장치의 게이트 구조물 형성방법에서 먼저, 반도체 기판 상에 게이트 산화막 패턴 및 도전막 패턴이 순차적으로 적층된 예비 게이트 구조물을 형성한다. 이어서, 상기 예비 게이트 구조물이 형성된 반도체 기판에 산소 원자를 포함하는 라디칼을 이용한 재산화(re-oxidation) 공정을 수행하여 상기 반도체 기판 및 상기 예비 게이트 구조물의 외부 표면에 산화막을 형성하여 반도체 장치의 게이트 구조물을 형성한다. 게이트 산화막 패턴의 두께 증가를 억제한다. 또한, 좋은 품질(quality)의 산화막을 얻는다.

Description

반도체 장치의 게이트 구조물 제조방법 및 이를 이용한 불휘발성 메모리 장치의 셀 게이트 구조물 제조방법 {Method of manufacturing a gate structure in a semiconductor device and method of manufacturing a cell gate structure in non-volatile memory device using the same}
도 1 내지 도 2는 종래기술의 불휘발성 반도체 메모리 장치의 셀 게이트 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 3은 종래기술의 불휘발성 반도체 메모리 장치의 셀 게이트 구조물을 형성하는 방법에서 발생하는 문제점을 설명하기 위한 단면도들이다.
도 4 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 게이트 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 7 내지 14는 본 발명의 제2 실시예에 따른 불휘발성 반도체 메모리 장치의 셀 게이트 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 제2 실시예와 종래기술에 따른 재산화 공정 후에 프로그램(program)의 문턱 전압(threshold voltage, Vth)의 산포 결과를 설명하는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 50, 100 : 반도체 기판 12, 112a : 터널 산화막 패턴
14, 114a : 제1 도전막 패턴 16, 116a : 제1 산화막 패턴
18, 118a : 실리콘 질화막 패턴 20, 120a : 제2 산화막 패턴
22, 122 : 층간유전막 24, 124a : 제2 도전막 패턴
26, 126a : 금속 실리사이드막 패턴 28, 58a : 하드마스크 패턴
30, 130 : 예비 셀 게이트 구조물 32, 62, 132 : 산화막
34, 134 : 셀 게이트 구조물 52a : 게이트 산화막 패턴
54a : 도전막 패턴 56a : 금속 실리사이드막 패턴
60 : 예비 게이트 구조물 64 : 게이트 구조물
102a : 패드 산화막 패턴 104a: 제1 하드마스크 패턴
106 : 트랜치 108 : 액티브 패턴
110a : 소자분리막 128a : 제2 하드마스크 패턴
본 발명은 반도체 장치의 게이트 구조물 제조방법 및 이를 이용한 불휘발성 메모리 장치의 셀 게이트 구조물 제조방법에 관한 것이다. 보다 구체적으로, 본 발명은 미세한 선폭을 갖는 반도체 장치의 게이트 구조물 제조방법 및 이를 이용한 불휘발성 메모리 장치의 셀 게이트 구조물 제조방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.
상기 반도체 메모리 장치는 하나의 반도체 기판 상에 다수의 칩들을 양산할 수 있도록 집적도가 향상되고, 이를 위해 상기 메모리 장치에 내장되어 있는 각 패턴들의 선폭은 최소화되고 있다. 따라서 상기 반도체 메모리 장치의 각 셀에 하나 이상 포함되어 있는 트랜지스터의 게이트 전극의 선폭도 더욱 미세해지고 있다.
도 1 내지 도 2는 종래기술의 불휘발성 반도체 메모리 장치의 셀 게이트 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 산화막 패턴(12), 제1 도전막 패턴(14), 층간유전막 패턴(22), 제2 도전막 패턴(24), 금속 실리사이드막(26), 및 하드마스크 패턴(28)이 순차적으로 적층된 셀 예비 게이트 구조물(30)을 형성한다.
구체적으로, 반도체 기판(10) 상에 터널 산화막을 형성한다. 그리고, 상기 터널 산화막 상에 제1 도전막을 형성한다. 상기 제1 도전막은 후속에 플로팅 게이트 전극으로 사용된다. 그리고, 상기 제1 도전막은 N형 또는 P형 불순물이 인시트(In-Situ) 방식에 의하여 도핑된 도프트 폴리 실리콘을 증착하여 형성된다.
이어서, 상기 제1 도전막 상에 층간유전막을 형성한다. 상기 층간유전막은 제1 산화막, 실리콘 질화막, 및 제2 산화막이 순차적으로 적층된다. 이어서, 상기 층간유전막 상에 제2 도전막을 형성한다. 상기 제2 도전막은 후속에 콘트롤 게이트 전극으로 사용된다. 그리고, 상기 제2 도전막은 N형 또는 P형 불순물이 인시트(In-Situ) 방식에 의하여 도핑된 도프트 폴리 실리콘을 증착하여 형성된다.
이어서, 상기 제2 도전막 상에 금속 실리사이드막을 증착한다. 상기 금속 실리사이드막은 텅스텐 실리사이드(WSix)를 증착하여 형성된다. 상기 금속 실리사이드막은 후속에 셀 게이트 구조물의 저항을 낮춘다.
이어서, 금속 실리사이드막 상에 후속에 셀 게이트 구조물을 보호하는 하드마스크막을 형성한다. 하드마스크막은 실리콘 질화물을 증착하여 형성한다.
이어서, 하드마스크막, 금속 실라사이드막, 제2 도전막, 층간유전막, 및 제1 도전막, 및 터널 산화막을 사진식각 공정으로 패터닝한다. 이로써, 상기 사진식각 공정에 의하여 반도체 기판(10) 상에 터널 산화막 패턴(12), 제1 도전막 패턴(14), 층간유전막 패턴(22), 제2 도전막 패턴(24), 금속 실리사이드막 패턴(26), 및 하드마스크 패턴(28)이 순차적으로 적층된 셀 예비 게이트 구조물(30)이 형성된다.
여기서, 층간유전막 패턴(22)은 제1 산화막 패턴(16), 실리콘 질화막 패턴(18), 및 제2 산화막 패턴(20)을 포함한다.
도 2를 참조하면, 예비 셀 게이트 구조물(30)이 형성되어 있는 반도체 기판(10)을 재산화(re-oxidation) 공정으로 반도체 기판(10) 및 예비 셀 게이트 구조물(30)의 외부 표면에 산화막(32)을 형성하여 셀 게이트 구조물(34)을 완성한다.
구체적으로, 상기 재산화 공정의 목적은 예비 셀 게이트 구조물(24)을 형성하기 위하여 사진식각 공정을 진행할 때에 고에너지의 이온 충격으로 야기된 반도체 기판(10) 및 예비 셀 게이트 구조물(24)의 측벽 손상(damage)을 큐어링(curing) 하고, 예비 셀 게이트 구조물(24) 상에 산화막(26)을 형성함으로 예비 셀 게이트 구조물(24)의 엣지(edge)에 강하게 인가되는 전기장(electric field)을 완화하여 터널 산화막 패턴(12)의 브레이크 다운(breakdown)를 방지하는 것이다.
그리고, 상기 재산화 공정은 통상적으로 예비 셀 게이트 구조물(24)이 형성되어 있는 반도체 기판(10)을 퍼니스(furnace) 장비에 로딩한 후에, 800℃ 이상의 고온 및 상압에서, 산화 분위기 하에서 열처리 공정을 수행함으로 이루어진다.
이때, 상술한 재산화 공정을 수행하면, 통상적으로 터널 산화막 패턴(12)의 측면으로 산화제(oxidant)가 확산되어 터널 산화막 패턴(12)의 양단부에 버즈비크(Bird's beak, a)가 형성된다. 또한, 층간유전막 패턴(16)의 측면으로 산화제(oxidant)가 확산되어 층간유전막 패턴(16)의 양단부에 버즈비크(Bird's beak, b)가 형성된다.
그러나, 최근의 고집적화된 반도체 메모리 장치에서, 예비 셀 게이트 구조물(24)의 선폭(c, width)의 크기가 점점 작아지기 때문에, 버즈비크가 터널 산화막 패턴(12)과 층간유전막 패턴(16)의 중심 부분까지 이어진다.
도 3은 종래기술의 불휘발성 반도체 메모리 장치의 셀 게이트 구조물을 형성하는 방법에서 발생하는 문제점을 설명하기 위한 단면도들이다.
도 3을 참조하면, 최근의 고집적화된 반도체 메모리 장치에서, 도 2의 예비 셀 게이트 구조물(24)의 선폭(c, width)의 크기가 도 3의 폭(c')으로 줄어들면, 산화제(oxidant)가 터널 산화막 패턴(12)의 각 측면에서 중심 부분까지 확산되어 터널 산화막 패턴(12)의 양단 부분에 뿐만 아니라, 터널 산화막 패턴(12)의 중심 부 분의 상, 하부에 위치하는 반도체 기판(10) 및 제1 도전막 패턴(14)에서도 산화가 수행되어 버즈비크(Bird's beak, a')가 양단 부분에서 중앙 부분까지 이어진다. 따라서, 상기 터널 산화막 패턴(12)의 두께가 증가된다.
또한, 산화제(oxidant)가 층간유전막 패턴(16)의 측면에서부터 중심 부분까지 확산되어 층간유전막 패턴(16)의 양단 부분에 뿐만 아니라, 층간유전막 패턴(16)의 중심 부분의 상, 하부에 위치하는 제1 도전막 패턴 및 제2 도전막 패턴(14)에서도 산화가 수행되어 버즈비크(Bird's beak, b')가 양단 부분에서 중앙 부분까지 이어진다. 따라서, 층간유전막 패턴(22)의 두께가 증가된다.
이러한 두께의 증가 현상은 불휘발성 반도체 메모리 장치의 특성인 프로그램(program) 및 이레이져(erase)의 속도(speed)를 저하시킨다.
또한, 불휘발성 반도체 메모리 장치를 구성하는 다수개의 셀 게이트 구조물의 선폭의 차이로 발생하는 프로그램(program) 및 이레이져(erase)의 문턱 전압(threshold voltage)의 편차를 더욱 확대시킨다.
왜냐하면, 불휘발성 반도체 메모리 장치를 구성하는 다수개의 예비 셀 게이트 구조물의 선폭은 이상적으로는 동일하여야 하지만, 실재로는 각각 편차(variation)를 갖고 있다. 따라서 상기 예비 셀 게이트 구조물의 선폭이 상대적으로 작은 영역에서는 산화제(oxidant)가 상기 게이트 구조물의 중심 부분까지 확산되어 상기 터널 산화막 패턴의 두께가 더욱 증가된다. 또한 상기 게이트 구조물의 선폭이 상대적으로 큰 영역에서는 상기 게이트 구조물의 선폭이 상대적으로 작은 영역에 비해 상기 터널 산화막 패턴의 두께가 증가되는 폭이 적다. 따라서, 상기 게이트 구조물의 선폭의 편차에 따라 상기 터널 산화막 패턴의 두께의 편차가 발생하게 된다.
이러한 문제점을 해결하기 위하여, 상기 산화제(oxidant)의 확산 거리를 줄이기 위하여 재산화 공정 시간을 짧게 하면, 특히, 터널 산화막 패턴의 큐어링(curing)이 불충분하여 상기 불휘발성 반도체 메모리 장치의 신뢰성 항목인 베이크 리텐션(bake retension) 특성을 열화시킨다.
따라서, 본 발명의 제1 목적은 반도체 장치의 특성의 열화를 방지할 수 있는 반도체 장치의 게이트 구조물 제조 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기 게이트 구조물의 제조 방법을 이용한 불휘발성 메모리 장치의 셀 게이트 구조물 형성 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 게이트 산화막 패턴 및 도전막 패턴이 순차적으로 적층된 예비 게이트 구조물을 형성한다. 이어서, 상기 예비 게이트 구조물이 형성된 반도체 기판에 산소 원자를 포함하는 라디칼을 이용한 재산화(re-oxidation) 공정을 수행하여 상기 반도체 기판 및 상기 예비 게이트 구조물의 외부 표면에 산화막을 형성하여 반도체 장치의 게이트 구조물을 형성한다.
상기한 제2 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 터널 산화막 패턴, 제1 도전막 패턴, 층간유전막 패턴 및 제2 도전막 패턴이 순차적으로 적 층된 셀 예비 게이트 구조물을 형성한다. 이어서, 상기 셀 예비 게이트 구조물이 형성된 반도체 기판을 산소 원자를 포함하는 라디칼을 이용한 재산화(re-oxidation) 공정을 수행하여 상기 반도체 기판 및 상기 예비 셀 게이트 구조물의 외부 표면에 산화막을 형성하여 불휘발성 반도체 메모리 장치의 게이트 구조물을 형성한다.
상기 제2 목적을 달성하기 위하여 본 발명은 또한, 반도체 기판에 액티브 영역을 정의하는 필드 산화막을 형성한다. 이어서, 상기 필드 산화막이 형성된 반도체 기판 상에 터널 산화막, 플로팅 게이트용 제1 도전막, 층간유전막, 콘트롤 게이트용 제2 도전막, 제3 도전막 및 하드마스크막을 순차적으로 형성한다. 이어서, 상기 하드마스크막을 패터닝하여 게이트 구조물을 정의하는 하드마스크 패턴을 형성한다. 이어서, 상기 하드마스크 패턴을 식각마스크로 이용하여 상기 제3 도전막, 상기 제2 도전막, 상기 층간유전막, 상기 제1 도전막 및 상기 터널 산화막을 식각하여 셀 예비 게이트 구조물을 형성한다. 이어서, 상기 셀 예비 게이트 구조물이 형성된 반도체 기판을 산소원자를 포함하는 라디칼을 이용한 재산화(re-oxidation) 공정을 수행하여 상기 반도체 기판 및 상기 셀 예비 게이트 구조물의 외부 표면에 산화막을 형성하여 불휘발성 반도체 메모리 장치의 게이트 구조물을 형성한다.
상기 산소 원자를 포함하는 라디칼을 상기 재산화 공정의 산화제로 사용함으로서, 게이트 절연막의 두께 증가를 억제한다. 또한, 좋은 품질(quality)의 산화막을 얻는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
<실시예 1>
도 4 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 게이트 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체 기판(50) 상에 소자분리 공정을 통해 반도체 기판(50)을 액티브 패턴(도시안함)과 소자분리막(도시안함)으로 구분한다. 상기 소자분리막은 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정으로 형성할 수도 있고, 셸로우 트렌치 소자분리(shallow trench isolation; STI) 공정으로 형성할 수도 있다. 상기 소자분리막은 바람직하게 셸로우 트렌치 소자분리(shallow trench isolation; STI) 공정으로 형성한다.
이어서, 상기 반도체 기판(50) 상에 열산화 공정으로 약 50 내지 200Å의 두께를 갖는 게이트 산화막(52)을 형성한다. 구체적으로, 게이트 산화막(52)은 반도체 기판(50)을 급속 열산화(rapid thermal oxidation), 퍼니스 열산화(furnace thermal oxidation) 또는 플라즈마 산화(plasma oxidation)법에 의해 형성할 수 있다. 예를 들면, 급속 열산화법에 의하면, 수 Torr의 가스 압력을 유지하고 기판의 온도를 800 내지 950℃까지 올려 10 내지 30초간 유지하여 상기 반도체 기판(50)의 표면부위를 산화하여 게이트 산화막(52)을 형성한다.
이어서, 상기 게이트 산화막(52)이 형성된 반도체 기판(50) 상에 도전막(54)을 형성한다. 상기 도전막(54)은 n형 또는 p형 불순물이 도핑된 도프트 폴리실리콘 을 약 1000∼1500Å의 두께로 증착하여 형성된다. 상기 도전막(54)은 후속 공정에 의해 게이트 전극으로 사용된다.
상기 도전막(54) 상에 금속 실리사이드막(56)을 형성한다. 금속 실리사이드막(56)은 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 또는 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드을 증착하여 형성된다. 금속 실리사이드막(56)은 게이트 구조물의 저항을 감소시키기 위해 형성되는 막이다. 또는, 상기 금속 실리사이드막(56) 대신에 텅스텐(W)막과 같은 금속막을 사용할 수 있다.
이어서, 금속 실리사이드막(56) 상에 후속에 게이트 구조물을 보호하는 하드마스크막(58)을 형성한다. 하드마스크막(58)은 실리콘 질화물을 증착하여 형성된다.
도 5를 참조하면, 하드마스크막(58) 상에 게이트 구조물을 정의하기 위한 포토레지스트 패턴(도시하지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 하드마스크막(58)을 식각하여 하드마스크 패턴(58a)을 형성한다. 이어서, 상기 포토레지스트 패턴을 제거한다.
이어서, 하드마스크 패턴(58a)을 식각 마스크로 사용하여 금속 실리사이드막(56), 도전막(54), 및 상기 게이트 산화막(52)을 바람직하게 건식식각하여 예비 게이트 구조물(60)을 형성한다. 이로써, 게이트 산화막 패턴(52a), 도전막 패턴(54a), 금속 실리사이드막 패턴(56a) 및 하드마스크 패턴(58a)이 순차적으로 적층된 예비 게이트 구조물(60)이 형성된다. 이때, 반도체 메모리 장치의 고집 적화에 따라, 예비 게이트 구조물(60)의 선폭(width)은 임의적으로 설계되어 형성될 수 있다.
도 6을 참조하면, 반도체 기판(50) 및 예비 게이트 구조물(60)의 표면에 산화막(62)을 형성시키는 재산화(re-oxidation) 공정을 수행하여 게이트 구조물(62)을 완성한다.
구체적으로, 상기 재산화 공정은 예비 게이트 구조물(60)을 형성하기 위해 수행되는 건식식각 시에 고에너지의 이온 충격으로 야기된 반도체 기판(50) 및 게이트 구조물(60)의 표면 손상(damage)을 큐어링하기 위하여 수행된다. 즉, 예비 게이트 구조물(60)이 형성되어 있는 반도체 기판(50)을 공정 챔버에 로딩(loading)한 후에 산소 원자를 포함하는 라디칼 분위기 하에서 열처리하여 상기 반도체 기판(50) 및 예비 게이트 구조물(60)을 큐어링한다.
상기 산소 원자를 포함하는 라디칼은 바람직하게 PRE RTO(free radical enhanced thermal oxidation, 이하에서는 PRE RTO로 명명함) 공정을 수행하여 얻어진다. 상기 PRE RTO 공정 조건은 H2 가스 및 O2 가스의 혼합 가스를 소스 가스로 사용하여, H2 가스를 상기 H2 및 O2의 혼합 가스의 1 내지 50 부피 퍼센트(%)의 조건으로 공정 챔버에 주입하여, 800 내지 1050℃의 온도와 20 torr 이하의 압력에서 이루어진다.
그리고, 공정 챔버에 주입된 H2 가스 및 O2 가스가 공정 챔버와 반도체 기판(50)의 표면에서, 공정 챔버의 부피 내에서 반응하여 반도체 기판(50)과 예비 게이트 구조물(60)의 실리콘을 빠르게 산화시키는 높은 반응성 산소 원자를 포함하 는 O*, OH* 등과 같은 라디칼을 만든다. 상기 라디칼은 산화제의 역할을 수행한다.
상기 PRE RTO 공정은 당업자들에게 소위 "ISSG(In-Situ Steam Generation)" 공정으로 불려진다.
상기 PRE RTO 공정 조건은 바람직하게 H2 가스를 상기 H2 및 O2의 혼합 가스의 10 부피 퍼센트(%)의 조건으로 공정 챔버에 주입하여, 950℃의 온도와 10 torr의 압력에서 이루어진다.
상술한 공정 조건 하에서, 반도체 기판(50) 및 예비 게이트 구조물(60)의 외부 표면에 포함되어 있는 실리콘과 산화제(oxidant)가 반응하여 상기 반도체 기판(50) 및 예비 게이트 구조물(60)의 외부 표면에 산화막(62)을 형성하여 게이트 구조물(62)을 완성한다.
이때, 종래 기술에서 사용되는 산화제는 게이트 산화막 패턴(52a)의 각 측면에서부터 중심 부분까지 확산되어 게이트 산화막 패턴(52a)의 중심부분으로 확산되고, 게이트 산화막 패턴(52a) 아래의 반도체 기판(50) 및 게이트 산화막 패턴(52a) 위의 도전막 패턴(54a)에 포함되어 있는 실리콘과 반응하여 버즈비크(Bird's beak)를 형성시킨다. 따라서 상기 재산화 공정에 의하여 형성된 버즈비크(Bird's beak)는 게이트 산화막 패턴(52a)의 양단 부분에서부터 중심 부분까지 이어진다. 따라서, 상기 게이트 산화막 패턴(52a)의 두께가 증가된다.
그러나, 게이트 산화막 패턴(52a)의 두께 증가를 최소화시키기 위해, 본 실시예에서 같이, 상기 재산화 공정 시에 산화제로 산소 원자를 포함하는 라디칼을 사용하면, 상기 라디칼은 상기 실리콘과의 반응속도가 빠르기 때문에 라이프 타입(life time)이 짧다. 그러므로, 상기 라디칼이 게이트 산화막 패턴(52a)의 중심 부분까지 확산되지 않기 때문에 게이트 산화막 패턴(52a)의 양단 부분에만 버즈비크(Bird's beak, d)가 형성되기 때문에 게이트 산화막 패턴(52a)의 두께 증가를 최소화할 수 있다.
상기 재산화 공정을 수행할 때, 상기 산화제와 실리콘과의 반응 속도에 따른 버즈비크의 모양을 자세히 설명하고자 한다. 구체적으로, 상기 예비 게이트 구조물(60)이 형성되어 있는 반도체 기판(50) 상에 상기 재산화 공정을 수행할 경우를 살펴보자.
만일 재산화 공정 시에 상기 산화제와 실리콘이 반응하는 속도가 느리다면, 상기 실리콘과 반응하지 못한 상기 산화제는 상기 게이트 산화막 패턴(52a)의 측면으로 침투하여 확산하게 된다. 그리고, 상기 산화제와 실리콘의 반응 속도가 느릴수록 상기 산화제는 상기 게이트 산화막 패턴(52a)의 중심 부분까지 확산되어 상기 게이트 산화막 패턴(52a) 아래의 반도체 기판 및 위의 도전막 패턴(54)에 포함된 실리콘과 반응하여 산화막을 형성함으로, 버즈비크가 양단 부분에서 중심 부분까지 형성된다.
그러나, 상기 재산화 공정 시에 상기 산화제와 실리콘이 반응하는 속도가 빠르다면, 상기 산화제는 노출되어 있는 반도체 기판(50) 및 상기 도전막 패턴(54)의 표면에 노출된 실리콘과 빠르게 반응하기 때문에 상기 게이트 산화막 패턴(52a)의 중심 부분으로 깊이 확산되지 않는다. 따라서 상기 버즈비크는 게이트 산화막 패턴(52a)의 양단 부분의 반도체 기판(50) 및 도전막 패턴(54)의 바닥 가장자리 부 분에 형성된다.
이로써, 상기 산소 원자를 포함하는 라디칼을 상기 재산화 공정의 산화제로 사용함으로서, 게이트 절연막(52a) 패턴의 두께 증가를 억제한다.
또한, 추가적인 효과로 본 발명의 실시예에 따라 형성된 산화막(62)은 산소원자를 포함하는 라디칼을 이용하므로 좋은 품질(quality)을 얻는다.
<실시예 2>
도 7 내지 14는 본 발명의 제2 실시예에 따른 불휘발성 반도체 메모리 장치의 셀 게이트 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 실리콘 기판(100)의 표면을 산화하여 약 100Å의 두께를 갖는 패드 산화막(102)을 형성한다. 이어서, 상기 패드 산화막(102) 상에 약 700Å의 두께를 갖는 실리콘 질화막(SiN)인 제1 하드마스크막(104)을 형성한다.
이어서, 도 8을 참조하면, 상기 제1 하드마스크막(104) 상에 포토레지스트를 도포한 후 사진공정을 수행하여 액티브 패턴을 정하는 제1 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 제1 하드마스크막(104) 및 패드 산화막(102)을 식각한다. 이어서, 상기 제1 포토레지스트 패턴은 에싱, 스트립 및 세정 공정을 통해 제거된다.
이어서, 도 9를 참조하면, 제1 하드마스크 패턴(104a)을 식각 마스크로 이용하여 반도체 기판(100)을 바람직하게 건식식각하여 트렌치(106)를 형성하고, 트렌치(106)에 의하여 둘러싸인 액티브 패턴(108)을 형성한다. 여기서, 액티브 패턴(108)은 식각된 반도체 기판(100a)의 표면으로부터 약 2000Å 이상 수직으로 돌출된 일체형 구조를 갖는다.
도 10을 참조하면, 상기 건식식각에 의하여 액티브 패턴(108)에 발생한 스트레스(stress)를 완화하기 위해 사이드웰 산화막(미도시)과 액티브 패턴(108)의 산화방지를 위한 라이너 실리콘 질화막(미도시)이 순서대로 형성할 수 있다. 이어서, 식각된 반도체 기판(100a) 상면에 트렌치(106)를 매립하도록 액티브 패턴(108)과 제1 하드마스크 패턴(104a)을 덮는 절연막(110)을 형성한다. 절연막(110)은 USG, TEOS와 같은 갭 필(Gap fill) 특성이 우수한 산화물을 화학 기상 증착 방법에 의해 약 5000Å의 두께로 증착하여 형성된다. 또는, SiH4, O2 및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마(High Density Plasma, HDP)를 발생시켜 HDP 산화막을 증착하여 형성된다.
도 11을 참조하면, 절연막(110)을 제1 하드마스크 패턴(104a)의 표면이 노출될 때까지 CMP(Chemical Mechanical Polishing) 공정으로 평탄화한다. 이어서, 인산 스트립 공정으로 제1 하드마스크 패턴(104a)을 제거한다. 이어서, 불산을 함유한 에천트로 기판을 전 세정(pre-cleaning) 공정을 실시한다. 상기 전 세정 공정에 의하여 패드 산화막(102a)이 제거된다. 그리고, 제1 하드마스크 패턴(104a)의 스트립 공정 및 전 세정 공정으로 인해 평탄화된 절연막(110)이 약 250Å 이상 소모된다. 이로써, 액티브 패턴(108)을 정의하는 소자분리막(110a)을 형성한다.
도 12를 참조하면, 소자분리막(110a)이 형성된 반도체 기판(110a) 상에 산화 막을 약 100Å 이하의 두께로 얇게 성장하여 셀 트랜지스터의 터널 산화막(112)을 형성한다. 터널 산화막(112)은 반도체 기판(100a)을 급속 열산화(rapid thermal oxidation), 퍼니스 열산화(furnace thermal oxidation) 또는 플라즈마 산화(plasma oxidation)법에 의해 형성할 수 있다. 예를 들면, 급속 열산화법에 의하면, 수 Torr의 가스 압력을 유지하고 기판의 온도를 800 내지 950℃까지 올려 10 내지 30초간 유지하여 반도체 기판(110a)의 표면부위를 산화하여서 터널 산화막(112)을 형성한다.
이어서, 터널 산화막(112) 상에 제1 도전막(114)을 형성한다. 제1 도전막(114)은 후속에 플로팅 게이트 전극으로 사용된다. 제1 도전막(114)은 N형 또는 P형 불순물이 인시트(In-Situ) 방식에 의하여 도핑된 도프트 폴리 실리콘을 증착하여 형성된다. 제1 도전막(114)은 바람직하게 저압 화학 기상 증착(LPCVD) 방법에 의해 약 300 내지 1000Å의 두께로 형성하고, 실리콘 소스가스로는 SiH4 가스를 사용하고, 불순물 소스가스는 PH3 가스를 사용하여 형성한다. 이렇게 형성된 제1 도전막(114)은 인(P)이 도핑된 도프트 폴리 실리콘층으로 불순물의 도핑 균일도가 우수하며, 저항 조절이 용이한 특징으로 갖는다.
이어서, 제1 도전막(114) 상에 제1 산화막(116), 실리콘 질화막(118), 및 제2 산화막(120)이 순서적으로 적층하여 층간유전막(122)을 형성한다. 예를 들어, 상기 제1 도전막(114)을 산화하여 약 45 내지 47Å 두께의 제1 산화막(116)을 성장시킨 후 그 위에 약 47 내지 49Å 두께의 실리콘 질화막(118)을 증착한다. 이후에, 실리콘 질화막(118) 상에 약 61 내지 63Å 두께의 제2 산화막(120)을 형성한다.
층간유전막(122)의 제1 산화막(116) 및 제2 산화막(120)은 바람직하게 유전율이 우수한 물질을 증착하여 형성된다. 그리고, 실리콘 질화막(118)은 누설(leakage) 특성이 우수한 물질을 증착시켜 형성된다. 그리고, 층간유전막(122)의 두께는 후속에 플로팅 게이트 전극으로 사용되는 제1 도전막(114) 내에 저장된 전자가 요구하는 수준까지 보존될 수 있는 한 두께가 낮을수록, 불휘발성 반도체 메모리 장치의 특성인 프로그램(program) 및 이레이져(erase)의 속도(speed)가 증가된다.
이어서, 층간유전막(122) 상에 제2 도전막(124)을 형성한다. 제2 도전막(124)은 후속에 콘트롤 게이트 전극으로 사용된다. 제2 도전막(124)은 N형 또는 P형 불순물이 인시트(In-Situ) 방식에 의하여 도핑된 도프트 폴리 실리콘을 증착하여 형성된다. 제2 도전막(124)은 바람직하게 저압 화학 기상 증착(LPCVD) 방법에 의해 약 1000Å의 두께로 형성하고, 실리콘 소스가스로는 SiH4 가스를 사용하고, 불순물 소스가스는 PH3 가스를 사용하여 형성한다. 이렇게 형성된 제2 도전막(124)은 인(P)이 도핑된 도프트 폴리 실리콘층으로 후속에 콘트롤 게이트 전극으로 실제 전압이 인가되는 부분이다.
이어서, 제2 도전막(124) 상에 금속 실리사이드막(126)을 형성한다. 금속 실리사이드막(126)은 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드을 증착시켜 형성된다. 또는, 금속 실리사이드막(126) 대신에 텅스텐(W)막과 같은 금속막을 사용할 수 있다.
금속 실리사이드막(126)은 약 1000 내지 500Å의 두께로 형성한다. 특히, 금 속 실리사이드막(126)은 후속에 금속 실리사이막 패턴으로 되어 상기 콘트롤 게이트 전극의 저항을 낮춘다.
이어서, 금속 실리사이드막(126) 상에 후속에 셀 게이트 구조물을 보호하는 제2 하드마스크막(128)을 형성한다. 제2 하드마스크막(128)은 바람직하게 실리콘 질화물을 증착시켜 형성된다.
도 13을 참조하면, 제2 하드마스크막(128) 상에 예비 게이트 구조물을 정의하기 위한 포토레지스트 패턴(도시하지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 제2 하드마스크막(128)을 식각하여 제2 하드마스크 패턴(128a)을 형성한다. 이어서, 포토레지스트 패턴을 제거한다.
이어서, 제2 하드마스크 패턴(128a)을 식각 마스크로 이용하여 금속 실라사이드막(126), 제2 도전막(124), 층간유전막(122), 및 제1 도전막(114), 및 터널 산화막(112)을 바람직하게 건식식각하여 예비 셀 게이트 구조물(130)을 형성한다.
예비 셀 게이트 구조물(130)은 터널 산화막 패턴(112a), 제1 도전막 패턴(114a), 층간유전막 패턴(122a), 제2 도전막 패턴(124a), 및 금속 실리사이드막 패턴(126a), 및 제2 하드마스크 패턴(128a)이 순차적으로 적층되어 형성된다.
도 14를 참조하면, 예비 셀 게이트 구조물(130)이 형성된 반도체 기판(110a)을 재산화하여 반도체 기판(100a) 및 예비 셀 게이트 구조물(130)의 외부 표면에 산화막(130)을 형성한다. 상술한 바와 같이, 상기 재산화 공정은 예비 셀 게이트 구조물(130)을 형성하기 위해 수행되는 건식식각 시에 고에너지의 이온 충격으로 야기된 반도체 기판(110a) 및 예비 셀 게이트 구조물(130)의 표면 손상(damage)을 큐어링하기 위하여 수행된다.
구체적으로, 예비 셀 게이트 구조물(130)이 형성되어 있는 반도체 기판(110a)을 공정 챔버에 로딩(loading)한 후에 산소 원자를 포함하는 라디칼 분위기하에서 열처리하여 반도체 기판(110a) 및 터널 산화막(112a)을 큐어링한다.
상기 산소 원자를 포함하는 라디칼은 바람직하게 PRE RTO 공정을 수행하여 얻어진다. 상기 PRE RTO 공정은 H2 가스 및 O2 가스의 혼합 가스를 소스 가스로 사용하여, H2 가스를 상기 H2 및 O2의 혼합 가스의 1 내지 50 부피 퍼센트(%)의 조건으로 공정 챔버에 주입하여, 800 내지 1050℃의 온도와 20 torr 이하의 압력에서 이루어진다.
그리고, 공정 챔버에 주입된 H2 가스 및 O2 가스가 공정 챔버와 반도체 기판(110a)의 표면에서, 공정 챔버의 부피 내에서 반응하여 반도체 기판(110a)과 예비 셀 게이트 구조물(130)의 실리콘을 빠르게 산화시키는 높은 반응성 산소 원자를 포함하는 O*, OH* 등과 같은 라디칼을 만든다. 상기 라디칼은 산화제의 역할을 수행한다.
상기 PRE RTO 공정 조건은 바람직하게 H2 가스를 상기 H2 및 O2의 혼합 가스의 10 부피 퍼센트(%)의 조건으로 공정 챔버에 주입하여, 950℃의 온도와 10 torr의 압력에서 이루어진다.
상술한 공정 조건 하에서, 반도체 기판(110a) 및 예비 셀 게이트 구조물(130)의 외부 표면에 포함되어 있는 실리콘과 산화제가 반응하여 상기 반도체 기판(110a) 및 예비 셀 게이트 구조물(130)의 외부 표면에 산화막(132)이 형성 된다.
이때, 종래 기술에서 사용되는 산화제는 터널 산화막 패턴(112a) 및 층간유전막 패턴(116a)의 각 측면에서부터 중심 부분으로 산화제가 확산되고, 터널 산화막 패턴(112a)으로 확산된 산화제는 상기 터널 산화막 패턴(112a) 아래의 반도체 기판(100a) 및 터널 산화막 패턴(112a) 위의 제1 도전막 패턴(114a)에 포함되어 있는 실리콘과 반응하여 버즈비크(Bird's beak)를 형성시킨다.
따라서, 상기 재산화 공정에 의하여 형성된 버즈비크(Bird's beak)는 터널 산화막 패턴(112a)의 양단 부분에서부터 중심 부분까지 이어진다. 따라서, 상기 터널 산화막 패턴(112a)의 두께가 증가된다.
또한, 층간유전막 패턴(122a)의 측면에서부터 중심 부분으로 확산된 산화제는 층간유전막 패턴(122a) 아래의 제1 도전막 패턴(114a) 및 층간유전막 패턴(122a) 상의 제2 도전막 패턴(124a)에 포함된 실리콘과 반응하여 버즈비크(Bird's beak)를 형성시킨다.
따라서, 상기 재산화 공정에 의하여 형성된 버즈비크(Bird's beak)는 층간유전막 산화막 패턴(122a)의 양단 부분에서부터 중심 부분까지 이어진다. 따라서, 상기 층간유전막 패턴(122a)의 두께가 증가된다.
그러나, 터널 산화막 패턴(112a) 및 층간유전막 패턴(122a)의 두께 증가를 최소화시키기 위해, 본 실시예에서 같이, 상기 재산화 공정 시에 산화제로 산소 원자를 포함하는 라디칼을 사용하면, 상기 라디칼은 높은 반응성으로 인하여 상기 실리콘과의 반응속도가 빠르기 때문에 라이프 타입(life time)이 짧다.
그러므로, 상기 라디칼이 터널 산화막 패턴(112a)의 중심 부분까지 확산되지 않는다. 따라서, 상기 재산화 공정에 의하여 형성된 버즈비크(Bird's beak, e)는 상기 터널 산화막 패턴(112a)의 양단 부분에만 형성되기 때문에 터널 산화막 패턴(112a)의 두께 증가를 최소화할 수 있다.
또한, 상기 라디칼이 층간유전막 패턴(122a)의 중심 부분까지 확산되지 않는다. 따라서, 상기 재산화 공정에 의하여 형성된 버즈비크(Bird's beak, f)는 상기 층간유전막 패턴(122a)의 양단 부분에만 형성되기 때문에 층간유전막 패턴(122a)의 두께 증가를 최소화할 수 있다.
결국에, 불휘발성 메모리 장치에서 셀 게이트 구조물(134)에서 재산화 공정시에 발생하는 터널 산화막 패턴(112a) 및 층간유전막 패턴(122a)의 두께 증가가 적기 때문에, 프로그램(program) 및 이레이져(erase)의 속도(speed)가 빠르다.
또한, 불휘발성 반도체 메모리 장치를 구성하는 다수개의 셀 게이트 구조물의 선폭의 차이로 발생하는 프로그램(program) 및 이레이져(erase)의 문턱 전압(threshold voltage)의 산포의 증가를 감소시킨다.
또한, 추가적인 효과로 본 발명의 실시예에 따라 형성된 산화막(132)은 산소원자를 포함하는 라디칼을 이용하므로 좋은 품질(quality)을 얻는다.
<실시예 2와 종래기술에 따른 재산화 공정 후에 불휘발성 메모리 장치의 셀 게이트 구조물의 두께 증가에 대한 평가>
실시예 2 및 종래기술에 따른 각각 재산화 공정을 수행한 이후의 터널 산화 막 패턴과 층간유전막 패턴의 두께 증가 결과를 표 1에 기록하였다.
평가용 불휘발성 메모리 장치의 셀 게이트 구조물은 상술한 실시예 2와 종래기술의 재산화 공정에 따라 처리되었다. 실시예 2의 재산화 공정 조건은 H2 가스를 상기 H2 및 O2의 혼합 가스의 10 부피 퍼센트(%)의 조건으로 공정 챔버에 주입하여, 950℃의 온도와 10 torr의 압력에서 이루어진다. 또한, 종래기술의 재산화 공정 조건은 산화 분위기에서 850℃의 온도와 상압에서 이루어진다. 그리고, 각각의 상기 재산화 공정은 상술한 공정 조건 하에서, 아무런 패턴이 없는 평평한 반도체 기판 상에 46Å의 산화막을 성장시키는 공정 조건을 선택하여 수행하였다.
특히, 재산화 공정을 수행하기 이전에 형성되는 예비 셀 게이트 구조물의 터널 산화막 패턴 및 층간유전막의 두께는 동일 공정으로 수행되었기 때문에 동일한 두께로 간주한다.
터널 산화막 패턴 층간유전막 패턴
중심 부분 양단 부분 중심 부분 양단 부분
실시예 2 1Å 2Å 1Å 4Å
종래기술 3Å 3Å 14Å 16Å
표 1을 참조하면, 실시예 2의 경우, 상기 터널 산화막 패턴의 양단 부분은 2Å, 중심 부분은 1Å의 두께가 증가하였다. 그리고, 상기 층간유전막 패턴의 양단 부분은 4Å, 중심 부분은 1Å의 두께가 증가하였다. 반면에, 종래기술의 경우에, 상기 터널 산화막 패턴의 양단 부분은 3Å, 중심 부분은 3Å의 두께가 증가하였다. 그리고, 상기 층간유전막 패턴의 양단 부분은 16Å, 중심 부분은 14Å의 두께가 증가하였다.
결과적으로, 실시예 2의 경우가 종래기술 보다 터널 산화막 패턴 및 층간유전막 패턴의 두께 증가가 적은 것으로 나타났다. 특히, 층간유전막 패턴의 두께 증가가 상당하게 적은 것으로 나타났다.
이로써, 실시예 2에 따른 재산화 공정은 터널 산화막 패턴 및 층간유전막 패턴의 두께 증가가 적은 것으로 평가되었다.
<실시예 2와 종래기술에 따른 재산화 공정 후에 프로그램(program) 의 문턱 전압(threshold voltage, Vth)의 산포 평가>
도 15는 실시예 2와 종래기술에 따른 재산화 공정 후에 프로그램의 문턱 전압의 산포 평가 결과를 설명하는 그래프이다.
다수의 평가용 불휘발성 메모리 장치의 셀 게이트 구조물은 실시예 2와 종래기술의 재산화 공정에 따라 처리되었다. 상술한 불휘발성 메모리 장치의 셀 게이트 구조물의 두께 증가에 대한 평가를 설명할 때, 상기 각각의 상기 재산화 공정 조건을 설명하였다. 그러므로, 각각의 상기 재산화 공정 조건의 설명을 생략한다.
도 15를 참조하면, X 축은 문턱전압을 나타내고, Y 축은 측정된 비트 수를 나타내고 있다. 여기서, 한 개의 비트는 한 개의 셀 게이트 구조물이다.
□는 실시예 2에 따라 제조된 셀 게이트 구조물의 측정 결과 값이고, ■는 종래기술에 따라 제조된 셀 게이트 구조물의 측정 결과 값이다.
도 17의 그래프에서 보여주듯이, 실시예 2에 따라 제조된 셀 게이트 구조물의 문턱 전압의 산포(ΔVth)는 1.9V이고, 종래기술에 따라 제조된 셀 게이트 구조물 의 문턱 전압의 산포(ΔVth)는 3V이다.
이로써, 실시예 2에 따른 재산화 공정은 셀 게이트 구조물의 프로그램(program)의 문턱 전압(threshold voltage, Vth)의 산포를 줄이는 것으로 평가되었다.
<실시예 2에 따라 제조된 셀 게이트 구조물의 베이크 리텐션(bake retension) 평가>
평가용 불휘발성 메모리 장치의 셀 게이트 구조물은 상술한 실시예 2의 재산화 공정에 따라 처리되었다. 상술한 불휘발성 메모리 장치의 셀 게이트 구조물의 두께 증가에 대한 평가를 설명할 때, 상기 재산화 공정 조건을 설명하였다. 그러므로, 상기 재산화 공정 조건의 설명을 생략한다.
그리고, 상기 셀 게이트 구조물을 베이크 리텐션(bake retension) 평가 조건인 300℃온도에서 12시간을 유지한 후에, 상기 셀 게이트 구조물의 프로그램(program) 문턱 전압(threshold voltage, Vth)을 측정하였다. 측정된 문턱 전압은 0.8V로 정해진 스펙(spec, <1V) 기준을 만족하였다.
이로써, 실시예 2에 따른 재산화 공정은 터널 산화막 패턴의 큐어링(curing)을 충분하게 시키는 것으로 평가되었다.
상술한 바와 같이 본 발명에 의하면, 셀 게이트 구조물의 형성 시에 산화제인 산소 원자를 포함하는 라디칼을 이용한 재산화 공정을 수행함으로서, 게이트 산 화막 패턴의 두께 증가를 억제한다. 또한, 좋은 품질(quality)의 산화막을 얻는다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 반도체 기판 상에 게이트 산화막 패턴 및 도전막 패턴이 순차적으로 적층된 예비 게이트 구조물을 형성하는 단계; 및
    상기 예비 게이트 구조물이 형성된 반도체 기판에 산소 원자를 포함하는 라디칼을 이용한 재산화(re-oxidation) 공정을 수행하여 상기 반도체 기판 및 상기 예비 게이트 구조물의 외부 표면에 산화막을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 구조물 제조방법.
  2. 제1항에 있어서, 상기 산소 라디칼은 20 torr 이하의 압력에서, 800 내지 1050 ℃ 의 온도와, H2 가스 및 O2 가스의 혼합 가스를 소스 가스로 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 게이트 구조물 제조방법.
  3. 제2항에 있어서, 상기 H2 가스는 상기 H2 및 O2의 혼합 가스의 1 내지 50 부피 퍼센트(%)인 것을 특징으로 하는 반도체 장치의 게이트 구조물 제조방법.
  4. 제1항에 있어서, 상기 도전막 패턴은 불순물이 도핑된 도프트 폴리실리콘을 증착하여 형성되는 것을 특징으로 하는 반도체 장치의 게이트 구조물 제조방법.
  5. 반도체 기판 상에 터널 산화막 패턴, 제1 도전막 패턴, 층간유전막 패턴 및 제2 도전막 패턴이 순차적으로 적층된 셀 예비 게이트 구조물을 형성하는 단계; 및
    상기 셀 예비 게이트 구조물이 형성된 반도체 기판을 산소 원자를 포함하는 라디칼을 이용한 재산화(re-oxidation) 공정을 수행하여 상기 반도체 기판 및 상기 예비 셀 게이트 구조물의 외부 표면에 산화막을 형성시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 구조물 제조방법.
  6. 제5항에 있어서, 상기 산소 라디칼은 20 torr 이하의 압력에서, 800 내지 1050℃ 의 온도와, H2 가스 및 O2 가스의 혼합 가스를 소스 가스로 사용하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 구조물 제조방법.
  7. 제6항에 있어서, 상기 H2 가스는 상기 H2 및 O2의 혼합 가스의 1 내지 50 부피 퍼센트(%)인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 구조물 제조방법.
  8. 제5항에 있어서, 상기 층간유전막 패턴은 제1 산화막 패턴, 실리콘 질화막 패턴 및 제2 산화막 패턴이 순차적으로 적층하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 구조물 제조방법.
  9. 제5항에 있어서, 상기 도전막 패턴은 불순물이 도핑된 도프트 폴리실리콘을 증착하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 구 조물 제조방법.
  10. 반도체 기판에 액티브 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 소자분리막이 형성된 반도체 기판 상에 터널 산화막, 제1 도전막, 층간유전막, 제2 도전막, 제3 도전막 및 하드마스크막을 순차적으로 형성하는 단계;
    상기 하드마스크막을 패터닝하여 예비 게이트 구조물을 정의하는 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각마스크로 이용하여 상기 제3 도전막, 상기 제2 도전막, 상기 층간유전막, 상기 제1 도전막, 및 상기 터널 산화막을 식각하여 예비 셀 게이트 구조물을 형성하는 단계; 및
    상기 예비 셀 게이트 구조물이 형성된 반도체 기판을 산소원자를 포함하는 라디칼을 이용한 재산화(re-oxidation) 공정을 수행하여 상기 반도체 기판 및 상기 예비 셀 게이트 구조물의 외부 표면에 산화막을 형성시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 구조물 제조방법.
  11. 제10항에 있어서, 상기 산소 라디칼은 20 torr 이하의 압력에서, 800 내지 1050 ℃ 의 온도와, H2 가스 및 O2 가스의 혼합 가스를 소스 가스로 사용하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 구조물 제조방법.
  12. 제11항에 있어서, 상기 H2 가스는 상기 H2 및 O2의 혼합 가스의 1 내지 50 부피 퍼센트(%)를 사용하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 구조물 제조방법.
  13. 제10항에 있어서, 상기 층간유전막은 제1 산화막, 실리콘 질화막 및 제2 산화막이 순차적으로 적층하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 구조물 제조방법.
  14. 제10항에 있어서, 상기 제1 도전막 및 제2 도전막은 불순물이 도핑된 도프트 폴리실리콘으로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 구조물 제조방법.
  15. 제10항에 있어서, 상기 제3 도전막은 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSix), 및 탄탈륨 실리사이드(TaSix)막으로 이루어진 군에서 선택되는 어느 하나를 증착하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 구조물 제조방법.
  16. 제10항에 있어서, 상기 제3 도전막은 텅스텐(W)을 증착하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 구조물 제조방법.
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