KR19990020604A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR19990020604A
KR19990020604A KR1019970044067A KR19970044067A KR19990020604A KR 19990020604 A KR19990020604 A KR 19990020604A KR 1019970044067 A KR1019970044067 A KR 1019970044067A KR 19970044067 A KR19970044067 A KR 19970044067A KR 19990020604 A KR19990020604 A KR 19990020604A
Authority
KR
South Korea
Prior art keywords
reactor
wafer
lower electrode
under vacuum
situ plasma
Prior art date
Application number
KR1019970044067A
Other languages
English (en)
Other versions
KR100250519B1 (ko
Inventor
황철주
Original Assignee
황철주
주성엔지니어링 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 황철주, 주성엔지니어링 주식회사 filed Critical 황철주
Priority to KR1019970044067A priority Critical patent/KR100250519B1/ko
Publication of KR19990020604A publication Critical patent/KR19990020604A/ko
Application granted granted Critical
Publication of KR100250519B1 publication Critical patent/KR100250519B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02301—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment in-situ cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

본 발명의 목적은 세척 등의 공정이나, 이동 중에 웨이퍼가 오염되고 산화되는 것을 방지하며, 반도체 소자의 성능을 향상시키고, 저온 공정이 가능하고, 질화막 또는 산화막의 조절이 가능하며, 웨이퍼 사이의 편차가 감소하는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 제조 방법에 따르면, 다수의 반응기를 구비하고, 각 반응기 사이에 진공 하에서 웨이퍼를 이동시킬 수 있는 처리장치를 사용한다. 본 제조 방법은 하부 전극 폴리가 형성된 웨이퍼를 상기 처리 장치의 어느 하나의 반응기에 장착하고 인-시튜 플라즈마 세척하는 단계와, 상기 하부 전극 폴리 위에 하부 전극을 형성하는 단계와, 상기 하부 전극에 인-시튜 이온 플라즈마 도핑하는 단계와, 상기 웨이퍼에 질화막을 형성하는 단계와, 상기 웨이퍼에 산화막을 형성하는 단계와, 상기 웨이퍼에 상부 전극을 형성하는 단계로 이루어진다. 상기 인-시튜 플라즈마 세척 단계와 상기 하부 전극 형성 단계는 제 1반응기에서 이루어지고, 상기 인-시튜 플라즈마 도핑 단계 및 질화막 형성 단계는 제 2반응기에서 이루어지고, 상기 산화막 형성 단계는 제 3반응기에서 이루어진다. 이들 반응기 사이에서는 웨이퍼를 진공 하에서 이동시킨다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 단일 웨이퍼형(single wafer type)의 다중 챔버 장비(multi-chamber tool)를 이용하여 반도체 제조 중에 웨이퍼를 대기 중에 노출하지 않게 하고 인-시튜 플라즈마 세척(in-situ plasma cleaning)을 사용하며, 진공 하에서 산화막을 형성하는 반도체 제조 방법에 관한 것이다.
도 1을 참조하면 종래의 반도체 소자 제조 방법은 다음과 같다. 먼저, 도 1A와 같이 실리콘 반도체 기판(1)의 셀(Cell) 영역(2)의 상부에 비소(As) 혹은 인(P)이 온을 이온 주입하여 n-type 영역(3)을 형성한다. 그 다음, 상기 구조의 상부에 폴리간 산화막(4)을 증착한 후 마스크와 에치 작업을 하여 폴리 콘택(5)을 형성한다. 그후, 폴리 콘택(5)에 폴리 실리콘을 증착하고 마스크와 에칭 작업을 실시하여 도 1B와 같이 하부 전극 폴리(6)를 구조를 형성한다.
이어서, 하부 전극 폴리(6)가 형성된 웨이퍼를 HF 용액에 담가(wet HF dip) (도 1C 참조), 하부 전극 폴리(6) 위에 존재하는 자연 산화막(7)을 제거한다. 이와 같은 습식 세척(wet cleaning)을 실시한 상기 구조에, 도 1D와 같이 지연 시간 없이(No-time delay) 하부 전극(8)을 전면(blaket) 형성한다.
도 1E와 같이 상기 구조를 에칭 용액으로 에칭(etch-back)하여 폴리간 산화막(4)의 상부에 있는 하부 전극(8)은 제거하고, 하부 전극 폴리(6) 위의 하부 전극(8)은 남긴다. 그후, 도 1F와 같이 하부 전극(8)에 N+기체 이온(N+gas ion, P 혹은 As 함유 가스)을 도핑한다.
도핑 후 상기 구조의 상부에 존재하는 자연 산화막이나 불순물을 제거하기 위하여 HF로 전 세척(pre-cleaning)을 실시한다. 세척 후, 지연 없이 완전히 제거되지 않은 자연 산화막은 고온의 질소 분위기에서 질화(nitridafion)시키며, 도 1G와 같이 질화막(9)을 형성한다.
도 1H와 같이, 상기 구조의 상부에 지연 없이(no-time delay) 산화막(oxide, 10)을 형성한다. 상기 구조에 포토마스크와 에치 작업하여 도 1I와 같이 구조를 실현한다. 이어서, 도 1J와 같이 상기 구조에 상부 전극(11)을 전면 증착하여 캐퍼시터를 형성한 후, 후속 반도체 제조 공정을 진행한다.
이러한 종래의 반도체 소자 형성 방법은 아래와 같은 문제를 갖고 있다.
첫째, 자연 산화막의 습식 세척에 따라, 산화막이 완전히 제거되지 않거나, 웨이퍼가 불순물에 오염되는 문제가 있다. 캐퍼시터의 성능에 영향을 미치는 것은 주로 자연 산화막과 불순물, 입자(particle)이다. 종래의 기술에 의하면, 위와 같은 여러 단계를 수행하기 위해서 웨이퍼는 여러 장치를 이동한다. 이 때, 웨이퍼는 대기중에 노출됨으로써 웨이퍼 표면에 수십 Å의 자연 산화막이 형성된다. 이러한 자연 산화막은 반도체 소자 전기적 물리적 특성을 저하시킨다. 특히 하부 전극 폴리(6)위에 이러한 자연 산화막이 완전히 제거되지 않으면 하부 전극(8)으로 주로 사용되는 HSG(Hemi-Spherical Glass)의 형성(migration)이 이루어지지 않아 원하는 모양의 HSG를 형성할 수 없다. 또한, 질화막(nitride, 9) 형성 전 하부 전극(8) 상부에 존재하는 자연 산화막은 캐퍼시터의 정전 용량을 감소시키는 원인이 되므로 완전히 제거하여야 한다.
그런데 종래와 같이 HF 담금(dip) 등의 습식 화학 세척(wet chemical cleaning)을 사용하는 경우 자연 산화막이 완전히 제거되지 않는다. 특히, HSG의 홈에 존재하는 자연 산화막은 제거되지 않고 국부적으로 남게 되어 질화막의 균일도를 떨어뜨린다. 그리고, 습식 세척시 습식조(wet bath)로부터 웨이퍼가 불순물과 입자에 오염되기 쉽다. 이러한 불순물은, 하부 전극(8)으로 HSG를 사용할 경우, 비정질 HSG를 원하지 않는 낮은 온도에서 결정화시켜 HSG의 형성(migration)을 방해한다.
둘째, 종래 기술에 따르면, 질화막(nitride)과 상부(top oxide)의 두께를 조절하기 힘들다. 종래에는 노(furnace)에서 질화막과 산화막을 형성하므로, 얇은 두께를 조절하기 힘들다. 그리고, 산화막 형성시 온도가 낮은 습식 산화(wet oxidation) 공정을 주로 사용함으로 인한 막내에 수분의 침입 문제가 있다. 얇은 두께를 정확하게 조절하는 능력은 소자가 고집적화 됨에 따라서 더욱 중요성이 증대되고 있다.
셋째 종래 기술에 따르면, 노를 이용한 배치(batch type)공정으로 표면적으로는 처리량(throughput)이 많다는 장점을 있을 수 있으나, 웨이퍼가 놓이게 되는 위치에 따른 막질의 차이가 심하다는 문제가 있다.
그 외에도, 반도체 공정 응용 상의 문제로써 넷째, 공정 상의 습식 세척(wet cleaning) → 전면 하부 전극(8) → 에칭(etch back) → N+-ion 도핑 → 습식 세척 → 질화막 형성 → 산화막 형성 등으로 공정이 복잡하고 턴-어라운드 시간(turnaround time)이 길다. 또한, 다섯째, 지연 없이(no-time delay) 공정을 진행하기 위해 다음 공정 장비 할당(allocation)을 위한 장비의 아이들 타임(idle time)이 길다.
또한 다수의 더미 웨이퍼(dummy wafer)를 필요로 하여 웨이퍼의 낭비 등으로 경제성이 적다. 여섯째 하부 전극(예; HSG) 도핑 공정과 하부 전극(8) 표면에 존재하는 자연 산화막을 질화(nitridation) 하는 공정이 모두 800℃ 이상의 고온 공정으로써, 얕은 접합을 형성하기 어렵게 하고 Salicide을 응집시키는 등의 문제가 있다.
본 발명의 목적은 웨이퍼의 대기 노출 없이 공정을 진행하여 자연 산화막의 발생이 없는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 습식 세척을 하지 않고 인-시튜 플라즈마 세척을 함으로써, 세척시 발생하는 웨이퍼의 오염을 방지하는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 선택적 하부 전극 형성이 가능하여 공정을 단순화할 수 있으며, 에칭(etch-back)으로 인한 하부 전극의 먼적 손실이 없이, 하부 전극 모양을 그대로 유지하여 캐퍼시터의 용량이 증가 등, 반도체 성능을 향상시키는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 반응 챔버 내에서 인-시튜 이온 플라즈마 도핑(in-situ ion plasma doping)을 실시하므로 플라즈마를 이용한 저온 도핑 공정이 가능하여 열버젯(thermal budget)을 줄일 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 상부 산화막을 진공 하에서 형성하므로 수분 침입의 문제가 없고, 막질이 우수하여 전체 정전 용량(capacitance)를 2배 이상 증가시킬 수 있으며, 질화막과 산화막의 두께를 정확하게 조절할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 전체 공정이 클러스터 장비(cluster tool)내에서 진행되므로 턴-어라운드 시간(turn around time)이 짧아 처리량이 크고, 매엽식(single wafer) 공정으로 웨이퍼와 웨이퍼 사이의 균일도(uniformity)가 우수한 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 하부 전극의 이온 도핑 등 대부분의 공정이 플라즈마를 이용하는 저온 공정이어서 GDRAM급 이상이나 MML(Merged Memory Logic) 소자에 이용이 가능한 반도체 소자 제조 방법을 제공하는 것이다.
도 1은 종래의 기술에 따른 캐퍼시터의 형성 공정도.
도 2는 본 발명에 따른 반도체 소자의 형성 공정도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 셀 영역
3 : n-영역 4 : 폴리간 산화막
5 : 폴리 콘택 6 : 하부 전극 폴리
7 : 자연 산화막 8 : 하부 전극
9 : 질화막 10 : 산화막
11 : 상부 전극
이러한 목적을 달성하기 위하여 본 발명은 다수의 반응기(process module)를 구비하며, 반도체 웨이퍼를 진공 하에서 하나의 반응기로부터 다른 반응기로 이동시킬 수 있는 처리 장치(processing system)로 하부 전극 폴리가 형성된 반도체 웨이퍼(wafer)를 처리하여 반도체 소자를 제조하는 방법에 있어서, 상기 웨이퍼를 상기 처리 장치의 어느 하나의 반응기에 장착하고 인-시튜 플라즈마 세척(in-situ plasma cleaning)하는 단계와, 상기 하부 전극 폴리 위에 하부 전극을 형성하는 단계와, 상기 하부 전극에 인-시튜 이온 플라즈마 도핑(in-situ plasma doping)하는 단계와, 상기 웨이퍼에 질화막(nitride)을 형성하는 단계와, 상기 웨이퍼에 산화막(oxide)을 형성하는 단계와, 상기 웨이퍼에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
상기 인-시튜 플라즈마 세척 단계와 상기 하부 전극 형성 단계는 제 1반응기에서 이루어지고, 상기 인-시튜 플라즈마 도핑 단계 및 질화막 형성단계는 제 2반응기에서 이루어지고, 상기 산화막 형성 단계는 제 3반응기에서 이루어진다. 상기 제 1반응기와 상기 제 2반응기 사이에 웨이퍼를 진공 하에서 이동시키며, 상기 제 2반응기에서 상기 제 3반응기 사이에 웨이퍼를 진공 하에서 이동시킨다.
이하 도면을 참조하여 본 발명을 상세히 설명한다.
특히 본 제조 공정은 출원인이 특허 출원(특허출원 제 95-1029호)하고, 출원인이 제작한 'Warm wall type 매엽식 LPCVD system'을 이용하거나, 유사한 기능을 갖는 단일 또는 다중 챔버 CVD 장치(single or multi-chamber CVD system)를 이용한다. 본 발명을 실현하기 위한 제조 장비는 그 구성상 2개 이상의 챔버로 이루어진다. 본 발명의 바람직한 실시예에서는 3개의 챔버로 이루어진 장치를 사용하며, 각각은 제 1반응기, 제 2반응기, 제 3반응기라 한다.
도 2A를 참조하면, 본 발명의 공정에 사용되는 웨이퍼를 도시한다. 실리콘 반도체 기판(1)의 셀 영역(2)의 상부에 비소(As) 혹은 인(P)이온을 이온 주입하여 n--형(type) 영역(3)을 형성한다. 그 다음, 상기 구조의 상부에 폴리간 산화막(4)을 증착한 후 마스크와 에치 작업을 하여 폴리 콘택(5)을 형성한다.
도 2B를 참조하면 폴리콘택(5)에 폴리 실리콘을 증착하고 마스크와 에칭 작업을 실시하여 도시한 바와 같은 하부 전극 폴리(6)를 구조를 형성한다. 이때 하부전극폴리(6)의 구조는 도 2B에 도시된 모양 이외에, 실린더 형태, 혹은 도랑(trench) 형태일 수도 있다. 그러나, 본 발명은 이러한 형태로 제한되는 것은 아니다.
하부 전극 폴리(6)가 형성된 웨이퍼는 도 2C와 같이, 습식 세척(wet cleaning) 없이 CVD 장비의 제 1반응기에 장착한다. 그리고 불필요한 산화막(7)과 오염된 성분을 제거하기 위해서 인-시튜 플라즈마 세척(in-situ Plasma cleaning)을 실시한다. 이 세척은 낮은 온도의 진공 분위기 내에서 반도체 웨이퍼에 플라즈마에 의해 이온화되는 수소 기체 또는 수소 함유 기체를 인가함으로써 수행된다. 세척시 사용되는 기체는 수소(H2)나 수소 성분을 함유한 모든 가스-예를 들면, PH3, B2H6, GeH4, AsH3-중에 어느 한 가스 혹은 그 조합으로 이루어진 것이다. 이러한 가스에 SiH4나 Si2H6을 1~30sccm 정도 첨가하기도 한다. 이때의 플라즈마 파워(Plasma power)는 10W~3kW, H2기체 유동 속도(gas flow rate)는 10 sccm~10slm, 온도는 150℃~900℃, 그리고 반응기 내의 압력은 1mTorr~100Torr의 범위에서 실시한다.
도 2D도를 참조하면, 상기의 제 1반응기에서 세척 후, 동일 반응기에서 선택적으로 하부 전극(8)을 형성한다. 이때 하부 전극(8)은 HSG을 사용할 수도 있고, 금속 질화물(Metal-nitride)-예를 들면, TiN, TaN, AlN, WN 등-을 사용할 수도 있다. 또한, 삼성분계 혹은 단일 금속을 사용할 수도 있다. 하부 전극(8)으로써 HSG를 사용하는 경우 그 조건은 Si 원료 기체(Si source gas)로 SiH4, SiCl4, Si2H6, SiH2Cl2등 가운데 하나 혹은 그 이상의 조합을 사용한다. 그 외 Ar, N2기체를 사용하기도 한다. Si 원료 기체의 유동 속도는 10sccm~1slm, 베이스 압력(base pressure)은 1E-5 Torr 이하이고 공정은 압력은 1mTorr~100Torr, 공정 온도는 300℃~750℃의 범위에서 20Å~1000Å 증착하도록 한다.
하부 전극(8)으로써 금속 질화물을 사용할 경우, 금속(metal) 원료로는 금속(metal) 원소를 함유한 기체와 N 원료로는 NH3혹은 N2O 혹은 N2를 사용한다. 금속 함유 가스는 불활성 가스나 H2를 이용하여 운반할 수도 있다. 이 때의 공정 조건은 금속(metal) 원료 기체 유동 속도는 10sccm~1slm, 베이스 압력은 1E-5Torr 이하이고 증착압력은 1mTorr~100Torr, 증착온도는 200℃~900℃의 범위에서 20Å~1000Å 증착하도록 한다.
하부 전극(8)으로써 금속을 사용할 경우, 금속 원료로는 금속(metal) 원소를 함유한 기체를 이용하며 이때 금속 함유 가스는 불활성 가스나 H2를 이용하여 운반할 수도 있다. 이 때의 공정 조건은 금속 원료 가스 유동 속도는 10sccm~1slm, 베이스 압력(base pressure)은 1E-5Torr이하이고 공정압력은 1mTorr~100Torr, 증착온도는 200℃~900℃의 범위에서 20Å~1000Å 증착하도록 한다.
도 2E를 참조하면, 상기의 하부전극(8)을 진공 하에서 제 2반응기로 이동하여 인-시튜 이온 플라즈마 도핑한다. 이때 도핑 이온으로는 PH3, AsH3, B2H6중 하나 혹은 그 조합을 사용하며, 기체 유동 속도는 5sccm~10slm, 플라즈마 압력은 0.1mTorr~100Torr, RF power는 10W~3kW, 웨이퍼온도는 200℃~900℃에서 실시하도록 한다.
도 2F를 참조하면, 도핑을 실시한 상기 구조의 상부에 질화막(9)을 20Å~300Å의 두께로 증착한다. 이때 반응 가스로는 사용되는 Si 원료 기체와 N원료 기체를 가용하는데, Si원료 기체로는 SiH4, SiCl4, Si2H6, SiH2Cl2등 가운데 하나 혹은 그 이상의 조합을 사용하고, N원료 기체로는 NH3, N2O, N2중 하나 혹은 그 이상의 조합을 사용하도록 한다. Si 원료 기체의 유동 속도는 1sccm~10slm, N 원료 기체의 유동 속도는 5sccm~100slm의 범위에서 사용하도록 한다. 이 외 증착 조건으로 베이스 압력은 1E-5Torr 이하이고, 증착압력은 1mTorr-100Torr, 증착온도는 200℃~900℃ 범위에서 사용하도록 한다.
도 2G를 참조하면, 상기의 구조를 진공 하에서 제 3반응기로 이동하여 상부 산화막(top oxide, 10)을 30Å~1000Å의 두께로 증착하도록 한다. 이때 반응 가스로 Si 원료 기체가 사용되는데, 이는 SiH4, SiCl4, Si2H6, SiH2Cl2등 가운데 하나 혹은 그 이상의 조합을 사용한다. 또한, O 원료 기체를 사용하는데, N2O 또는 O2함유 기체 중 하나 혹은 그 이상의 조합을 사용하도록 한다. Si 원료 기체의 유동 속도는 1sccm~10slm, O원료 기체의 유동 속도는 5sccm~100slm의 범위에서 사용하도록 한다. 이때 공정조건은 베이스 압력이 1E-5Torr 이하이고, 증착압력은 0.1mTorr~100Torr, 증착온도는 300℃~800℃, RF 전력은 10W~3kW의 범위에서 실시하도록 한다.
도 2H를 참조하면, 상기의 구조를 본 발명에서 사용한 장비에서 꺼내어 포토마스크와 에치작업을 하여 그림과 같은 구조를 실현한다.
도 2I를 참조하면, 상기 구조의 전면에 상부전극(11)을 증착하여 캐퍼시터를 실현한 다음 이 후의 반도체 공정을 진행하도록 한다.
이상 본 발명을 바람직한 실시예를 들어 설명하였으나, 본 발명은 이에 제한되지 않는다.
예를 들어 제 1반응기에서 인-시튜 세척 후 하부전극(8)의 공정을 진행한 후 도핑 단계를 진행한 후, 진공 하에서 제 2반응기로 이동하여 질화막(9)을 형성한 후 연속적으로 진공 하에서 산화막(10)을 형성하는 것도 가능하다.
또한, 제 1반응기에서 인-시튜 세척 후 하부전극(8)의 공정을 진행한 후, 인-시튜 플라즈마 도핑을 실시한다. 이 후 진공 하에서 제 2반응기로 이동하여 질화막(9)을 증착하고 연속적으로 진공 하에서 산화막(10)을 증착할 수도 있다.
또한 제 1반응기에서 인-시튜 세척 후 하부전극(8)의 공정을 진행한 후, 진공하에서 제 2반응기로 이동하여 인-시튜 플라즈마 도핑을 한 후 질화막(9)을 증착한 후 연속적으로 산화막(10) 증착할 수도 있다.
또한 제 1반응기에서 인-시튜 세척 후 진공 하에서 제 2반응기로 이동하여 하부전극(8)의 공정을 진행한 후 인-시튜 플라즈마 도핑을 한다. 연속적으로 질화막(9)을 증착한다. 이 후 진공 하에서 제 3반응기로 이동한 후 진공 하에서 산화막(10)을 형성할 수도 있다.
또한 제 1반응기에서 인-시튜 세척 후 진공 하에서 제 2반응기로 이동하여 하부전극(8)의 공정을 진행한 후, 인-시튜 플라즈마 도핑을 실시한다. 이 웨이퍼를 다시 진공 하에서 제 3반응기로 이동하여 질화막(9)을 증착한 후, 진공 하에서 산화막(10) 증착할 수도 있다.
이 밖에 하부전극(8)의 공정진행에 있어서, 핵생성(seeding)과 어닐링(annealing) 작업이 서로 다른 반응기에서 진행될 수도 있다. 이 경우, 본 발명의 다른 실시예로써, 제 1반응기에서 인-시튜 세척 후 하부전극(8)의 핵생성 공정을 진행한다. 진공 하에서 제 2반응기로 이동하여 어닐링 작업을 한 후, 연속적으로 인-시튜 플라즈마 도핑을 한 후, 질화막(9)을 증착한다. 진공 하에서 제 3반응기로 이동하여 진공 하에서 산화막(10)을 형성할 수도 있다.
또, 제 1반응기에서 인-시튜 세척 후 하부전극(8)의 핵생성 공정을 진행한다. 진공 하에서 제 2반응기로 이동하여 어닐링 작업을 한 후, 연속적으로 인-시튜 플라즈마 도핑을 진행한다. 그리고 나서 진공 하에서 제 3반응기로 이동하여 질화막(9)을 증착한 후, 진공 하에서 산화막(10)을 형성할 수도 있다.
또 제 1반응기에서 인-시튜 세척 후 하부전극(8)의 핵생성 공정을 진행한다. 진공 하에서 제 2반응기로 이동하여 어닐링 작업을 한 후, 연속적으로 인-시튜 플라즈마 도핑을 한 후, 질화막(9)을 증착한다. 이 후 연속적으로 진공 하에서 산화막(10)을 형성할 수도 있다.
이 밖에 이미 하부전극(8)이 실현된 웨이퍼를 사용할 수도 있다. 이 경우, 본 발명의 다른 실시예로써, 도핑되지 않은 하부전극(8)구조를 갖는 웨이퍼를 본 발명에서 사용한 장비의 제 1반응기에서 장착한 후, 자연산화막이나 불순물을 제거하기 위한 인-시튜 세척을 실시한다. 진공 하에서 제 2반응기로 이동하여 인-시튜 플라즈마 도핑을 한 후 연속적으로 질화막(9)을 증착한다. 이 웨이퍼를 다시 진공 하에서 제 3반응기로 이동하여 하에서 산화막(10)을 증착할 수도 있다.
또한 도핑되지 않은 하부전극(8) 구조를 갖는 웨이퍼를 본 발명에서 사용한 장비의 제 1반응기에서 장착한 후, 자연산화막이나 불순물을 제거하기 위한 인-시튜 pre-세척을 실시한 후, 연속적으로 인-시튜 플라즈마 도핑을 실시한다. 이 후 진공 하에서 제 2반응기로 이동하여 질화막(9)을 증착한 다음 다시 진공 하에서 이 웨이퍼를 제 3반응기로 이동하여 진공 산화막(10)을 증착할 수도 있다.
또, 도핑되지 않은 하부전극(8) 구조를 갖는 웨이퍼를 본 발명에서 사용한 장비의 제 1반응기에서 장착한 후, 자연산화막이나 불순물을 제거하기 위한 인-시튜 세척을 실시한 후, 연속적으로 인-시튜 플라즈마 도핑을 실시한다. 이 후 진공 하에서 제 2반응기로 이동하여 질화막(9)을 증착한 다음 연속적으로 진공 하에서 산화막(10)을 증착할 수도 있다.
또, 도핑되지 않은 하부전극(8) 구조를 갖는 웨이퍼를 본 발명에서 사용한 장비의 제 1반응기에서 장착한 후, 자연산화막이나 불순물을 제거하기 위한 인-시튜 세척을 실시한 후, 연속적으로 인-시튜 플라즈마 도핑을 실시한다. 그리고 질화막(9)을 증착한다. 이 후 진공 하에서 제 2반응기로 이동하여 산화막(10)을 증착할 수도 있다. 이 밖에 이미 도핑된 하부전극(8)을 사용할 수도 있다. 이렇게 도핑이 필요 없는 하부전극(8)을 사용할 경우, 본 발명의 다른 실시예로서, 하부전극(8) 구조를 갖는 웨이퍼를 본 발명에서 사용한 장비의 제 1반응기에서 장착한 후, 자연산화막이나 불순물을 제거하기 위한 인-시튜 세척을 실시한 후, 진공 하에서 제 2반응기로 이동하여 질화막(9)을 증착한다. 이 웨이퍼를 다시 진공 하에서 제 3반응기로 이동하여 진공 하에서 산화막(10)을 증착할 수도 있다.
또한, 하부전극(8) 구조를 갖는 웨이퍼를 본 발명에서 사용한 장비의 제 1반응기에서 장착한 후, 자연산화막이나 불순물을 제거하기 위한 인-시튜 세척을 실시한 후, 진공 하에서 제 2반응기로 이동하여 질화막(9)을 증착한 후 연속적으로 진공 하에서 산화막(10)을 증착할 수도 있다.
또한, 하부전극(8) 구조를 갖는 웨이퍼를 본 발명에서 사용한 장비의 제 1반응기에서 장착한 후, 자연산화막이나 불순물을 제거하기 위한 인-시튜 세척을 실시한 후 연속적으로 질화막(9)을 증착한다. 이 웨이퍼를 진공 하에서 제 2반응기 이동하여 진공 하에서 산화막(10)을 증착할 수도 있다.
본 발명으로써 기존의 문제를 개선한 효과는 다음과 같다. 첫째, 캐퍼시터의 전체 공정에서 웨이퍼가 대기 중에 노출됨이 없이 진공 하에서 이루어지므로 자연산화막이나 불순물의 문제가 없다. 따라서 정전용량(capacitance)이 두배 이상 증가하고, TDDB(Time to Dielectric Breakdown) 특성이 개선될 뿐 아니라 누설 전류가 매우 작은 장점이 있다. 둘째, 기존의 방법의 습식 화학 세척을 사용하는 대신에 인-시튜 플라즈마 세척을 사용하므로, 습식조(wet bath)로부터 오염될 수 있는 불순물과 입자가 없다. 이러한 불순물과 미세 먼지가 공정 진행 중인 웨이퍼 상에 존재할 경우, HSG, 금속질화막, 금속 등의 하부 전극 형성을 방해하여 정전용량(capacitance)을 떨어뜨리는 결과를 초래한다. 본 발명을 이용할 경우 상기의 문제를 해결하는 효과를 기대할 수 있다. 셋째 캐퍼시터의 전체 공정이 한 장비 내에서 실현되므로 턴-어라운드 시간(turn around time)을 감소시켜 처리량을 증가시킬 수 있다. 넷째, 단일 웨이퍼 타입이므로 기존의 배치형(batch type) 공정에서 발생할 수 있는 웨이퍼 사이의 편차 문제를 줄일 수 있다.
다섯째, 기존의 노 방식으로 질화막과 산화막을 형성할 경우 얇은 두께를 조절하기가 어렵고, 웨이퍼간의 차이가 심했던 것에 비하여, 본 발명의 LPCVD 시스템을 이용할 경우 얇은 두께를 정확하게 조절할 수 있어, 향후 고집적소자에 적용할 수 있다. 여섯째, 본 발명의 상부 산화막은 기존의 노에서 형성된 산화막과는 달리 그 막질이 치밀하고 순도가 높아 정전용량이 크게 증대된다.
일본째, 본 발명은 기존의 공정이 n-이온 도핑과 자연산화막의 질화 등이 800℃ 이상의 고온에서 이루어지는 것에 비하여, 전체 공정이 대부분 700℃ 이하에서 이루어지는 것이 가능하다. 따라서 저온공정을 필수적인 1Giga급 이상 DRAM이나 MML(Merged Memory Logic) 소자에 이용할 수 있다.

Claims (32)

  1. 다수의 반응기(process module)를 구비하며, 반도체 웨이퍼를 진공 하에서 하나의 반응기로부터 다른 반응기로 이동시킬 수 있는 처리 장치(processing system)로 하부 전극 폴리가 형성된 반도체 웨이퍼(wafer)를 처리하여 반도체 소자를 제조하는 방법에 있어서,
    상기 웨이퍼를 상기 처리 장치의 어느 하나의 반응기에 장착하고 인-시튜 플라즈마 세척(in-situ plasma cleaning)하는 단계와,
    상기 하부 전극 폴리 위에 하부 전극을 형성하는 단계와,
    상기 하부 전극에 인-시튜 이온 플라즈마 도핑(in-situ plasma 도핑)하는 단계와,
    상기 웨이퍼에 질화막(nitride)을 형성하는 단계와,
    상기 웨이퍼에 산화막(oxide)을 형성하는 단계와,
    상기 웨이퍼에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서, 상기 인-시튜 플라즈마 세척 단계와 상기 하부 전극 형성 단계는 제 1반응기에서 이루어지고, 상기 인-시튜 플라즈마 도핑 단계 및 질화막 형성단계는 제 2반응기에서 이루어지고, 상기 산화막 형성 단계는 제 3반응기에서 이루어지며. 상기 제 1반응기와 상기 제 2반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계 및 상기 제 2반응기에서 상기 제 3반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2항에 있어서, 인-시튜 플라즈마 세척단계는 플라즈마에 의해 이온화되는 기체에 의해 이루어지며, 상기 기체는 수소 기체와 여러 종류의 불순물 도핑에 사용되는 이온원을 포함하는 수소 함유 기체 중 어느 하나의 기체이거나, 2종 이상 기체의 조합인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3항에 있어서, 상기 기체는 SiH4또는 Si2H6을 1sccm 내지 30sccm 함유하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 2항에 있어서, 인-시튜 플라즈마 세척단계는 플라즈마 전력(Plasma power)은 10W 내지 3kW이며 기체의 유동 속도( flow rate)는 10 sccm~10slm이고, 반응기의 온도는 150℃ 내지 900℃이며, 반응기 내의 압력은 1mTorr 내지 100Torr인 조건에서 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제2항에 있어서, 상기 하부 전극은 HSG(Hemi-Spherical Glass), 금속 질화물(Metal-nitride, MN), 삼성분계 금속, 단일 금속 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 6항에 있어서, 상기 금속 질화물은 TiN, TaN, AlN, WN 중의 하나인 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 2항에 있어서, 상기 하부전극은 금속 질화물(metal nitride, MN)이고, 금속(metal, M)의 원료로는 그 금속(metal) 원소를 함유한 기체를 사용하고, 질소(N)의 원료로는 NH3, N2O 또는 N2를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 2항에 있어서, 상기 하부전극은 삼성분계 또는 단일 금속으로 이루어지며, 금속의 원료로는 금속(metal) 원료를 함유한 기체인 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 8항 또는 제 9항에 있어서, 상기 금속 함유 기체는 불활성가스나 H2를 이용하여 운반하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 10항에 있어서, 금속을 함유한 원료 기체의 유동 속도 5sccm 내지 1slm, 베이스 압력(base pressure)은 1E-5Torr 이하이고, 증착 압력은 1mTorr 내지 100Torr, 증착 온도는 200℃ 내지 900℃인 조건에서, 상기 하부 전극을 두께가 20Å 내지 1000Å가 되도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 2항에 있어서, 상기 인-시튜 이온 플라즈마 도핑(in-situ plasma doping)단계에서 사용하는 이온은 PH3, AsH3, B2H6중 하나 혹은 그 조합으로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제 12항에 있어서, 상기 인-시튜 이온 플라즈마 도핑(in-situ plasma doping)단계는 상기 도핑 이온 가스의 유동 속도 5sccm 내지 10slm, 플라즈마 압력은 0.1mTorr 내지 100Torr, RF 전력은 10W 내지 3kW, 웨이퍼 온도는 200℃ 내지 900℃의 조건에서 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제 2항에 있어서, 상기 질화막 형성 단계에서는 반응가스로 Si 원료 기체(Si source gas) 및 N 원료 기체(N source gas)를 사용하며, Si 원료 기체로는 SiH4, SiCl4, Si2H6, SiH2Cl2가운데 하나 혹은 그 이상의 조합을 사용하며, N 원료 기체로는 NH3, N2O 중 하나 혹은 이들의 조합을 사용하며, 그 공정조건은 Si 원료 기체의 유동 속도는 1sccm~10slm, N 원료 기체의 유동 속도는 5sccm~100slm, 베이스 압력은 1E-5Torr 이하이며, 증착 압력은 1mTorr-100Torr, 증착 온도는 200℃~900℃인 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 제 2항에 있어서, 상기 산화막 형성 단계에서는 반응 가스로 Si원료 기체(Si source gas) 및 O 원료 기체(O source gas)를 사용하며, Si 원료 기체로는 SiH4, SiCl4, Si2H6, SiH2Cl2가운데 하나 혹은 그 이상의 조합을 사용하며, O 원료 기체로는 N2O 또는 O2함유 기체 중 하나 혹은 그 이상의 조합을 사용하며, 그 공정조건은 Si 원료 기체의 유동 속도는 1sccm~10slm, O 원료 기체의 유동 속도는 5sccm~100slm, 베이스 압력은 1E-5Torr 이하이며, 증착 압력은 1mTorr-100Torr, 증착 온도는 200℃~900℃인 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 1항에 있어서, 상기 인-시튜 플라즈마 세척 단계와 하부 전극 형성 단계와 상기 인-시튜 플라즈마 도핑 단계가 제 1반응기에서 이루어지며, 상기 질화막 형성 단계 및 상기 산화막 형성 단계가 제 2반응기에서 이루어지며, 상기 반응기들 사이에 상기 웨이퍼를 진공 하에서 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 제 1항에 있어서, 상기 인-시튜 플라즈마 세척 단계와 하부 전극 형성 단계가 제 1반응기에서 이루어지며, 상기 인-시튜 플라즈마 도핑 단계와 상기 질화막 형성 단계 및 상기 산화막 형성 단계가 제 2반응기에서 이루어지며, 상기 반응기들 사이에 상기 웨이퍼를 진공 하에서 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 제 1항에 있어서, 상기 인-시튜 플라즈마 세척 단계는 제 1반응기에서 이루어지며, 상기 하부전극 형성 단계와 상기 인-시튜 플라즈마 도핑 단계와 상기 질화막 형성 단계는 제 2반응기에서 이루어지고, 상기 산화막 형성 단계는 제 3반응기에서 이루어지며, 상기 제 1반응기와 상기 제 2반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계 및 상기 제 2반응기에서 상기 제 3반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 제 1항에 있어서, 상기 인-시튜 플라즈마 세척 단계는 제 1반응기에서 이루어지며, 상기 하부전극 형성 단계와 상기 인-시튜 플라즈마 도핑 단계는 제 2반응기에서 이루어지고, 상기 질화막 형성 단계와 상기 산화막 형성 단계는 제 3반응기에서 이루어지며, 상기 제 1반응기와 상기 제 2반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계 및 상기 제 2반응기에서 상기 제 3반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  20. 제 1항에 있어서, 상기 하부전극(8) 형성 단계는 핵생성(seeding) 단계와 어닐링(annealing) 단계로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
  21. 제 21항에 있어서, 상기 인-시튜 플라즈마 세척 단계와 상기 하부 전극 형성 단계의 핵생성 단계는 제 1반응기에서 이루어지며, 상기 하부전극 형성 단계의 어닐링 단계와 상기 인-시튜 플라즈마 도핑 단계와 상기 질화막 형성 단계는 제 2반응기에서 이루어지고, 상기 산화막 형성 단계는 제 3반응기에서 이루어지며, 상기 제 1반응기와 상기 제 2반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계 및 상기 제 2반응기에서 상기 제 3반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  22. 제 21항에 있어서, 상기 인-시튜 플라즈마 세척 단계와 상기 하부 전극 형성 단계의 핵생성 단계는 제 1반응기에서 이루어지며, 상기 하부전극 형성 단계의 어닐링 단계와 상기 인-시튜 플라즈마 도핑 단계는 제 2반응기에서 이루어지고, 상기 질화막 형성 단계와 상기 산화막 형성 단계는 제 3반응기에서 이루어지며, 상기 제 1반응기와 상기 제 2반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계 및 상기 제 2반응기에서 상기 제 3반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제 21항에 있어서, 상기 인-시튜 플라즈마 세척 단계와 상기 하부 전극 형성 단계의 핵생성 단계는 제 1반응기에서 이루어지며, 상기 하부전극 형성 단계의 어닐링 단계와 상기 인-시튜 플라즈마 도핑 단계와 상기 질화막 형성 단계와 상기 산화막 형성 단계는 제 2반응기에서 이루어지며, 상기 제 1반응기와 상기 제 2반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  24. 다수의 반응기(process module)를 구비하며 반도체 웨이퍼를 진공 하에서 하나의 반응기로부터 다른 반응기로 이동시킬 수 있는 처리 장치(processing system)에서 도핑되지 않은 하부 전극이 형성된 반도체 웨이퍼(wafer)를 처리하여 반도체 소자를 제조하는 방법에 있어서,
    상기 웨이퍼를 상기 처리장치의 어느 하나의 반응기에 장착하고 인-시튜 플라즈마 세척(in-situ plasma cleaning)하는 단계와,
    상기 하부 전극에 인-시튜 이온 플라즈마 도핑(in-situ plasma doping) 하는 단계와,
    상기 웨이퍼에 질화막(nitride)을 형성하는 단계와,
    상기 웨이퍼에 산화막(oxide)을 형성하는 단계와,
    상기 웨이퍼에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  25. 제 24항에 있어서, 상기 인-시튜 플라즈마 세척 단계는 제 1반응기에서 이루어지고, 상기 인-시튜 플라즈마 도핑 단계와 상기 질화막 형성 단계는 제 2반응기에서 이루어지고, 상기 산화막 형성 단계는 제 3반응기에서 이루어지며, 상기 제 1반응기와 상기 제 2반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계 및 상기 제 2반응기에서 상기 제 3반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  26. 제 24항에 있어서, 상기 인-시튜 플라즈마 세척 단계와 상기 인-시튜 플라즈마 도핑 단계는 제 1반응기에서 이루어지고, 상기 질화막 형성 단계는 제 2반응기에서 이루어지고, 상기 산화막 형성 단계는 제 3반응기에서 이루어지며, 상기 제 1반응기와 상기 제 2반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계 및 상기 제 2반응기에서 상기 제 3반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  27. 제 24항에 있어서, 상기 인-시튜 플라즈마 세척 단계와 상기 인-시튜 플라즈마 도핑 단계는 제 1반응기에서 이루어지고, 상기 질화막 형성 단계와 상기 산화막 형성 단계는 제 2반응기에서 이루어지며, 상기 제 1반응기와 상기 제 2반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  28. 제 24항에 있어서, 상기 인-시튜 플라즈마 세척 단계와 상기 인-시튜 플라즈마 도핑 단계와 상기 질화막 형성 단계는 제 1반응기에서 이루어지고, 상기 산화막 형성 단계는 제 2반응기에서 이루어지며, 상기 제 1반응기와 상기 제 2반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  29. 다수의 반응기(process module)를 구비하며 반도체 웨이퍼를 진공 하에서 하나의 반응기로부터 다른 반응기로 이동시킬 수 있는 처리 장치(processing system)에서 하부 전극이 형성된 반도체 웨이퍼(wafer)를 처리하여 반도체 소자를 제조하는 방법에 있어서,
    상기 웨이퍼를 상기 처리 장치의 어느 하나의 반응기에 장착하고 인-시튜 플라즈마 세척(in-situ plasma cleaning)하는 단계와,
    상기 웨이퍼에 질화막(nitride)을 형성하는 단계와,
    상기 웨이퍼에 산화막(oxide)을 형성하는 단계와,
    상기 웨이퍼에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  30. 제 29항에 있어서, 상기 인-시튜 플라즈마 세척 단계는 제 1반응기에서 이루어지고, 상기 질화막 형성 단계는 제 2반응기에서 이루어지고, 상기 산화막 형성 단계는 제 3반응기에서 이루어지며, 상기 제 1반응기와 상기 제 2반응기 사이에 웨이퍼를 진공하에서 이동시키는 단계 및 상기 제 2반응기에서 상기 제 3반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  31. 제 29항에 있어서, 상기 인-시튜 플라즈마 세척 단계는 제 1반응기에서 이루어지고, 상기 질화막 형성 단계와 상기 산화막 형성 단계는 제 2반응기에서 이루어지며, 상기 제 1반응기와 상기 제 2반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  32. 제 29항에 있어서, 상기 인-시튜 플라즈마 세척 단계와 상기 질화막 형성 단계는 제 1반응기에서 이루어지며, 상기 산화막 형성 단계는 제 2반응기에서 이루어지며, 상기 제 1반응기와 상기 제 2반응기 사이에 웨이퍼를 진공 하에서 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1019970044067A 1997-08-30 1997-08-30 반도체 소자의 제조방법 KR100250519B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970044067A KR100250519B1 (ko) 1997-08-30 1997-08-30 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970044067A KR100250519B1 (ko) 1997-08-30 1997-08-30 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR19990020604A true KR19990020604A (ko) 1999-03-25
KR100250519B1 KR100250519B1 (ko) 2000-04-01

Family

ID=19519996

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970044067A KR100250519B1 (ko) 1997-08-30 1997-08-30 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100250519B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100856451B1 (ko) * 2000-04-25 2008-09-04 도쿄엘렉트론가부시키가이샤 소재의 플라즈마 세정장치 및 방법
KR101685661B1 (ko) 2015-11-06 2016-12-13 와토스코리아 주식회사 황동니플에 적용된 세면기 호스의 용출방지 구조

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100856451B1 (ko) * 2000-04-25 2008-09-04 도쿄엘렉트론가부시키가이샤 소재의 플라즈마 세정장치 및 방법
KR101685661B1 (ko) 2015-11-06 2016-12-13 와토스코리아 주식회사 황동니플에 적용된 세면기 호스의 용출방지 구조

Also Published As

Publication number Publication date
KR100250519B1 (ko) 2000-04-01

Similar Documents

Publication Publication Date Title
US5963833A (en) Method for cleaning semiconductor wafers and
US6350708B1 (en) Silicon nitride deposition method
US7465617B2 (en) Method of fabricating a semiconductor device having a silicon oxide layer, a method of fabricating a semiconductor device having dual spacers, a method of forming a silicon oxide layer on a substrate, and a method of forming dual spacers on a conductive material layer
KR19980041821A (ko) 내화성 금속의 선택적 침착 방법 및 그에 의해 형성된 실리콘기판과 그를 포함하는 집적 회로
KR20030027392A (ko) 티타늄 실리사이드 박막 형성방법
KR100297628B1 (ko) 반도체소자제조방법
US7384486B2 (en) Chamber cleaning method
GB2358284A (en) Capacitor with tantalum oxide Ta2O5 dielectric layer and silicon nitride layer formed on lower electrode surface
KR100328454B1 (ko) 반도체 소자의 캐패시터 제조 방법
US6124218A (en) Method for cleaning wafer surface and a method for forming thin oxide layers
KR100250519B1 (ko) 반도체 소자의 제조방법
WO2018226696A1 (en) Methods of lowering wordline resistance
KR100497474B1 (ko) 반도체소자의 게이트전극 형성방법
KR20000004349A (ko) 반도체 소자의 제조방법
KR100292218B1 (ko) 반도체소자제조방법
KR100291439B1 (ko) 반도체소자의제조방법
KR100292088B1 (ko) 반도체소자 제조방법
KR100285261B1 (ko) 반도체소자의제조방법
KR100273716B1 (ko) 반도체 소자의 제조방법
KR100377171B1 (ko) 반구형 실리콘을 이용한 반도체 소자의 캐패시터 형성방법
KR100494127B1 (ko) 반도체소자의 플러그 형성방법
KR100472855B1 (ko) 반도체소자의다결정실리콘박막제조방법
KR100419879B1 (ko) 반도체 소자의 제조방법
KR100596424B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20050071082A (ko) 반도체 소자의 금속전 유전체막 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110104

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee