KR100273716B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명에 따르면, 반도체 제조공정에 있어서 하부의 실리콘의 손실이 없이 텅스텐 막을 형성할 수 있으며, 선택적으로 텅스텐을 형성하는 방법을 제공한다. 먼저 도핑된 실리콘 하부구조 상에 실리콘 층을 형성하고, 그 위에 텅스텐 층을 형성한다. 텅스텐 층을 형성하기 전에 플라즈마 클리닝을 실시하면, 텅스텐 층을 선택적으로 형성할 수 있다.

Description

반도체 소자의 제조방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 텅스텐을 하부의 실리콘의 손실 없이 형성함으로써 낮은 저항과 낮은 누설전류의 특성을 얻을 수 있으며, 공정을 단순화시켜 수율을 증가시킬 수 있는 방법에 관한 것이다.

텅스텐을 바로 실리콘 위에 증착하는 경우, 인(P)이나 붕소(B)가 도핑된 실리콘에서는 그 실리콘의 손실이 컸다. 즉, 선택적 텅스텐 공정 시 텅스텐의 증착원료인 WF₆와 하부의 실리콘이 반응하여 실리콘이 손실된다. 이러한 실리콘 손실은 누설 전류의 원인이 되고 저항이 커져 소자의 성능을 저하시킨다. 이와는 다른 방법으로 실리콘 위에 TiN 또는 Ti를 증착한 후, 그 위에 텅스텐을 전면 증착하고 그 후 에칭 또는 CMP(Chemical Mechanical Polishing) 공정을 통하여 필요 없는 부분의 텅스텐을 제거하는 방법이 있다. 이렇게 전면 텅스텐 공정을 콘택에 적용할 때, 접착막(Glue Layer)을 PVD법으로 형성하면, 콘택 바닥(contact bottom)에까지 적정한 두께를 얻기가 곤란할 뿐만 아니라, 후열처리를 할 때, 접착막이 파괴되어 WF₆의 침투로 인한 성능 저하의 문제가 있다. 한편, 접착막을 CVD법으로 형성하는 기술이 상용화되기 위해서는 개선되어야 할 문제가 많이 있다.

또한, 종래 기술에 따르면, 클리닝을 하고 웨이퍼를 텅스텐 증착 반응기에 넣기 전에 산소가 있는 분위기에 노출됨으로써 실리콘 위에 자연 산화막이 형성된다. 이 자연산화막 때문에 선택성이 저하되는 문제가 있다. 이러한 문제는 전면에 텅스텐 공정에서도 마찬가지로써 저항을 상승시키고 막질을 저하시키는 원인이 된다.

따라서, 본 발명은 상기의 텅스텐을 이용한 반도체 소자 제조 공정에서 발생할 수 있는 단점을 개선하기 위한 것으로써, 본 발명의 목적은 텅스텐 공정에 따른 실리콘 손실 문제를 개선한 방법을 제공하는 것이다.

본 발명의 다른 목적은 접착력이 좋고, 후열처리를 할 때 스트레스로 인한 파괴 등의 문제가 없는 텅스텐 형성 방법을 제공하는 것이다.

본 발명의 다른 목적은 텅스텐의 에치 백으로 인한 텅스텐 리세스(recess)와 에치 잔류물(residue)의 문제를 개선한 텅스텐 형성 방법을 제공하는 것이다.

본 발명의 다른 목적은 텅스텐이나 보상 실리콘막 형성 전에 플라즈마 클리닝 공정과 집적화하여 자연산화막이나 불순물을 제거함으로써, 막질을 개선할 수 있고 선택성을 향상시킬 수 있는 텅스텐 형성방법을 제공하는 것이다.

제1도는 본 발명에 따른 반도체 제조 방법의 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 웨이퍼 2 : 산화막

3 : 콘택 또는 비아 4 : 실리콘 보상막

5 : 텅스텐

본 발명의 이러한 목적은 하부에 플라즈마 클리닝을 실시하는 단계 혹은 실리콘 보상막을 형성하는 단계를 거쳐 텅스텐을 형성하는 반도체 소자의 제조방법에 의해 달성된다.

특히 본 발명은 반도체 소자 제조 공정 중, 게이트의 실리콘-금속, 게이트 금속, 콘택(예를 들면, 셀의 노드(node)부의 플러그(plug)나 금속부 등), 비아 형성 등의 공정에 적용하여 그 특성을 개선할 수 있는 방법이다. 본 발명에 따르면, 텅스텐 증착 전에 하지 층에 실리콘 보상막을 형성함으로써 기판 실리콘의 손실로 인한 누설전류 성분을 억제할 수 있다. 또한, 텅스텐의 접착성을 향상하기 위한 접착막(glue layer; 주로 WN, Ti/TiN 등으로 이루어짐)을 생략할 수 있어 공정을 단순화할 수 있을 뿐만 아니라, 후속 공정을 진행하는 동안에 접착막의 특성열화로 인한 문제가 없다. 또한 플라즈마 클리닝을 실리콘 보상막 형성 전이나, 텅스텐 형성 전에 실시함으로써, 선택성을 향상시킬 수 있고 표면에 불순물 등을 효과적으로 제거하므로 막질과 특성 개선의 효과가 매우 높다.

본 발명은 산화막과의 열역학적인 반응으로 고려하여 증착조건을 설정하는 방법 등에 의해 산화막이 없는 부분에만 증착이 이루어지게 하는 선택적 텅스텐 증착의 경우에 사용할 수 있다. 또한, 본 발명은 산화막 위에도 텅스텐을 증착하여 이후 에칭 등의 방법으로 불필요한 텅스텐을 제거하게 하는 전면 증착 공정에도 사용할 수 있다.

이하 콘택에 텅스텐을 형성하는 실시형태를 들어 도면을 참조하여 본 발명을 상세히 설명한다.

제1(a)도를 참조하면, 웨이퍼(1)에 산화막(2)을 형성한 후 콘택(3)을 오픈한다. 제1(b)도를 참조하면, 상기 구조를 실현한 웨이퍼틀 사용하고자 하는 CVD반응기에 장착한다. 그리고 불필요한 산화막과 오염된 성분을 제거할기 위해서 플라즈마 클리닝(Plasma cleaning)을 실시한다. 플라즈마 클리닝을 실시할 때, 수소(H₂), 수소함유가스, 아르곤(Ar), 헬륨(He), 불화질소(NF_x), 할로겐원소, 할로겐 화합물 중 어느 하나의 가스이거나 2가지 종류 이상의 조합으로 이루어진 가스에 의해 형성된 플라즈마를 이용한다. 수소함유가스는 예를 들면, PH₃, B₂H₆, AsH₃, GeH₄등과 같은 것들을 들 수 있다. 본 발명의 방법에 사용하는 할로겐 화합물은 대표적으로 CCl₃, Cl₂O₂, HCl, NCl_x, ArBr, Br₂O₂등을 들 수 있다. 바람직한 실시형태의 하나에서는 할로겐 원소로서 Cl₂를 사용하고 할로겐 화합물로서는 염화산소(Cl₂O₂)를 수소와 함께 사용한다.

플라즈마 클리닝을 실시할 때, 이러한 가스들을 하나의 단계에서 이용하거나, 이와는 달리 둘 이상의 단계로 이용할 수도 있다. 즉, 상기 가스 중 하나 또는 한가지의 조합만을 하나의 단계에서 이용하는 것이 가능하다. 이와는 달리 공정을 둘 이상의 단계로 나누어 각각의 단계마다 다른 종류의 가스 또는 다른 종류의 가스 조합을 이용하는 것도 가능하다. 예를 들면, 플라즈마 세정 단계를 2단계로 나누어 1단계에서는 H₂를 플라즈마 발생가스로 사용하여 세정하고 다음 단계에서는 Cl₂을 플라즈마 발생가스로 사용하여 세정한다.

본 발명의 하나의 바람직한 실시형태에서는 수소가스와 할로겐 원소와 수소함유가스를 플라즈마 형성가스로 이용하였다. 플라즈마 클리닝을 실현하기 위한 실시 조건은 다음과 같다. 반응기 내의 플라즈마 처리 온도는 100℃∼800℃이며, 바람직하기로는 온도는 350℃∼700℃이다. 플라즈마 파워(Plasma Power, RF Power)는 20W 내지 1KW이다. 플라즈마 가스 유량(gas flow rate)은 수소의 경우 10~100 sccm, 할로겐 원소의 경우 5~50 sccm, 수소 함유 가스의 경우 5~500sccm이다. 반응기 내의 압력은 1E-4Torr ∼ 1E-2Torr이다. 수소 함유 기체가 B, P, As, Sb, Ga. In, Ge 등을 포함하는 경우 웨이퍼 표면에 세정을 하는 동안에 불순물 도핑이 되는 효과를 얻을 수 있다. 플라즈마 클리닝은 한국 특허출원 제98-3524호의 명세서에 기재된 플라즈마 클리닝일 수도 있으며, 상기 출원의 플라즈마 클리닝에 해당하는 부분은 본 명세서의 일부로 한다.

제1(c)도를 참조하면, 상기의 웨이퍼의 표면 즉 하부의 실리콘 위에 실리콘보상막(4)을 형성한다. 실리콘층(4)은 증착공정에 통하여 형성된다. 실리콘층 형성공정은 플라즈마 클리닝을 실시한 반응기에서 연속적으로 진행할 수 있다. 이와는 달리, 다른 반응기에서 실리콘 형성공정을 진행할 수도 있다. 이때. 웨이퍼는 진공이나 산소가 적은 분위기를 통하여 이동하는 것이 바람직하다. 대기를 통하여 다른 반응기로 이동할 수도 있다. 상기의 실리콘층(4)은 선택적으로 형성되는 에피 실리콘으로 이루어지는 것이 바람직하나, 이에 한정되는 것은 아니며, 비정질실리콘 혹은 폴리 실리콘(다결정 실리콘)으로 이루어질 수도 있다. 이러한 실리콘층은 선택적으로 오픈된 콘택(3) 위에만 형성하는 것이 바람직하다. 형성되는 실리콘층(4)의 두께는 50 내지 2000Å 이며, 100Å 내지 300Å두께인 것이 바람직하다. 실리콘 원료로는 SiH₄, SiH₂Cl₂, Si₂H₆를 사용할 수 있으며, 바람직하게는 Si₂H₆를 사용한다.

제1(d)도를 참조하면, 상기의 웨이퍼의 표면에 텅스텐(5)을 형성한다. 텅스텐층(5)은 증착공정을 통하여 형성된다. 텅스텐 형성공정은 실리콘을 형성한 반응기에서 연속적으로 진행할 수 있다. 이와는 달리, 다른 반응기에서 텅스텐 형성공정 진행할 수도 있다. 이때, 웨이퍼는 진공이나 산소가 적은 분위기를 통하여 이동하는 것이 바람직하나, 대기를 통하여 다른 반응기로 이동할 수도 있다. 대기를 통하여 다른 반응기로 웨이퍼를 이동시키는 경우는 텅스텐층(5)을 형성하기 전에 플라즈마 클리닝을 실시하여 자연 산화막을 제거하는 것이 바람직하다. 텅스텐층(5)은 선택적으로 실리콘이 노출된 부분에만 형성할 수 있다.

형성되는 텅스텐(5)의 두께는 500Å~5000Å이다. 바람직하기로는 텅스텐(5)을 콘택에 적용하여 선택적으로 형성하고자 할 때, 텅스텐(5)을 1500Å 내지 3500Å의 두께로 형성한다. 또한, 텅스텐의 원료로써는 WF₆를 사용하며, 실리콘 원료로는 SiH₄, SiH₂Cl₂, Si₂H₆를 사용하는 것이 바람직하다. 이때, 수소를 함께 사용할 수도 있다. 바람직하기로는 WF₆와 Si₂H₆를 사용하며, 증착온도는 300~700℃, 증착압력은 0.1~10Torr, WF₆의 유량은 30~500sccm, Si₂H₆의 유량은 15∼500sccm의 조건에서 텅스텐층(5)을 형성한다. 수소를 사용하는 경우 수소의 유량은 5sccm~5slm의 조건을 이용한다.

텅스텐막(5)을 형성한 후, 후속 반도체 공정을 진행한다.

본 발명을 콘택에 텅스텐층을 형성하는 실시형태를 들어 설명하였으나, 본 발명은 이에 제한되는 것은 아니다. 본 발명의 공정은 금속 배선을 연결하는 비아(via hole)에도 적용할 수 있다. 이때에는, 플라즈마 클리닝 후 실리콘 보상막 없이 금속이 노출된 부분에만 텅스텐을 선택적으로 형성할 수 있다.

본 발명의 공정은 게이트의 실리콘-메탈 공정에도 적용할 수 있다. 이때 실리콘 보상막을 형성한 후 텅스텐층을 연속적으로 증착 형성할 수도 있다. 이때의 실리콘층과 텅스텐층의 형성 방법은 앞에 기재된 공정과 동일하다. 이 때, 플라즈마 클리닝과 집적화하여 실리콘 보상막을 형성하는 챔버에서 진행하거나, 진공이나 산소가 적은 분위기 혹은 대기를 통하여 이동하여 다른 반응기에서 진행할 수 있다.

본 발명을 게이트 메탈 공정에 적용할 수 있다. 이때 실리콘 보상막 없이 본 발명에 따라, 게이트 산화막 위에 텅스텐을 바로 형성할 수 있다. 이때의 텅스텐의 형성 방법은 앞에 기재된 공정과 동일하다. 이 때, 플라즈마 클리닝과 집적화하여 실리콘 보상막을 형성하는 챔버에서 진행하거나, 진공이나 산소가 적은 분위기 혹은 대기를 통하여 이동하여 다른 반응기에서 진행할 수 있다.

본 발명의 다른 실시형태에서는 실리콘 보상막을 형성하고 텅스텐을 형성하는 공정을 반도체 소자에 제조 공정에 적용할 때에, 플라즈마 클리닝 대신에 습식세정(wet cleaning)을 실시한 후에, 실리콘 보상막 형성 공정을 진행하거나, 텅스텐 공정만을 진행할 수도 있다.

본 발명의 다른 실시형태에서는 텅스텐 형성 공정 이후에 텅스텐 층의 상부에 아크막(arc layer)을 형성하며, 이 텅스텐 형성과 아크막 형성 공정은 집적화하여 동일 시스템에서 실시할 수 있다. 이 때 아크막은 TiN 또는 SiO_xN_y로 이루어지며, 이 때 SiO_xN_y로는 Si₃N₄이 바람직하다.

본 발명의 다른 실시형태로서 상기의 실리콘 보상막에 특정한 목적으로 금속불순물을 10 atomic% 이하로 함유할 수 있으며, 이때 금속으로는 W(텅스텐) 혹은 Ti(타이타늄)이 바람직하다.

본 발명에 의하면, 실리콘의 손실이 없이 선택적인 텅스텐 형성이 가능하여 접착막 문제와 에지 혹은 CMP 공정을 거치지 않고도 우수한 성능의 텅스텐막을 형성하여 반도체 소자의 성능을 향상시킬 수 있다. 또한 본 발명을 전면 증착에 사용할 경우에도 접착막의 문제를 해결할 수 있고, 막질을 개선할 수 있다. 한편 텅스텐이나 보상 실리콘막 형성 전에 플라즈마 클리닝을 사용하면, 플라즈마 클리닝공정과 집적화가 가능하여 자연산화막이나 불순물을 제거하여 막질을 개선할 수 있고 선택성을 향상시킬 수 있다.

Claims (10)

1. 하부 실리콘의 손실 없이 웨이퍼 상에 텅스텐 층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 있어서, 상기 웨이퍼를 반응기 내에 위치시켜 플라즈마 클리닝을 실시하고, 상기 웨이퍼의 실리콘 하부 구조 상에 실리콘 층을 형성하고, 실리콘 층이 형성된 상기 웨이퍼를 다시 플라즈마 클리닝한 후, 상기 웨이퍼상에 텅스텐 층을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제1항에 있어서, 상기 텅스텐 층은 선택적으로 또는 전면 형성되며, 플라즈마 클리닝 공정과 함께 사용하는 것을 특징으로 하는 방법.
3. 제2항에 있어서, 상기 텅스텐 층을 형성하는 단계는 상기 플라즈마 클리닝단계와 동일한 반응기 내에서 진행하거나, 또는 진공이나 산소가 적은 분위기를 통하여 다른 반응기로 이동하여 진행하는 것을 특징으로 하는 방법.
4. 제1항에 있어서, 상기 실리콘 층은 에피 실리콘, 다결정 실리콘, 비정질실리콘 중의 어느 하나이며 그 두께가 50 내지 1000Å인 것을 특징으로 하는 방법.
5. 제1항, 제2항, 제3항 및 제4항 중 어느 한 항에 있어서, 상기 실리콘 층은 산화막에 대하여 열린 콘택에 적용하여 선택적으로 형성되는 것을 특징으로 하는 방법.
6. 제1항, 제2항, 제3항 및 제4항 중 어느 한 항에 있어서, 상기 실리콘 층의 형성은 플라즈마 클리닝 단계와 집적화하여 동일 반응기 내에서 진행하거나, 또는 진공이나 산소가 적은 분위기를 통하여 다른 반응기로 이동하여 진행하는 것을 특징으로 하는 방법.
7. 제1항, 제2항, 제3항 및 제4항 중 어느 한 항에 있어서, 상기 플라즈마 클리닝 단계에 의해 자연 산화막과 불순물이 제거되며, 하부 실리콘 층의 도핑이 이루어지는 것을 특징으로 하는 방법.
8. 제1항, 제2항, 제3항 및 제4항 중 어느 한 항에 있어서, 상기 실리콘 층을 형성하는 단계와, 이후 플라즈마 클리닝을 실시하는 단계, 및 상기 텅스텐층을 형성하는 단계는 동일한 반응기 내에서 이루어지거나, 또는 진공이나 산소가 적은 분위기를 통하여 이동하여 서로 다른 반응기에서 이루어지는 것을 특징으로 하는 방법.
9. 제1항, 제2항, 제3항 및 제4항 중 어느 한 항에 있어서, 상기 텅스텐층 위에 아크막을 형성하는 단계를 더 포함하며, 상기 텅스텐층 형성 단계와 상기 아크막 형성 단계는 집적화되어 동일 시스템에서 이루어지는 것을 특징으로 하는 방법.
10. 제1항, 제2항, 제3항 및 제4항 중 어느 한 항에 있어서, 상기 실리콘 층은 금속 불순물을 10 atmic% 이하로 함유하여 형성되는 것을 특징으로 하는 방법.