KR100278562B1 - 내화성금속의선택적침착방법및그에의해형성된실리콘기판과그를포함하는집적회로 - Google Patents

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Abstract

노출된 실리콘상에 내화성의 금속을 선택적으로 성장/침착시키나, 필드 산화물상에는 성장/침착시키지 않는 방법 및 그 방법에 의해 생성되는 장치가 개시된다. 본 방법은, DHF 딥(DHF dip)에서 웨이퍼를 사전처리한 후, 1) 실리콘 기판의 노출된 표면과 내화성 금속 할로겐 화합물을 반응시킴으로써 상기 실리콘 기판의 노출된 표면상에 내화성 금속을 선택적으로 침착하는 단계와, 2) 실리콘 함유 가스와 내화성 금속 할로겐 화합물을 반응시킴으로써 실리콘 기판의 소비를 제한하는 단계와, 3) 수소와 내화성 금속 할로겐 화합물을 반응시킴으로써 내화성 금속의 두께를 더욱 증가시키는 단계를 포함한다. 사전처리를 적절히 행하고 다음의 파라미터, 즉 1) 온도, 2) 압력, 3) 시간, 4) 유량 및 5) 각각의 침착 단계 동안의 유량비를 선택함으로써, 본 발명은 불균일한 n+ 대 p+(소스/드레인)의 성장, 내화성 금속에 의한 실리콘 영역내로의 깊숙한 소비/잠식(예를 들면, 벌레 구멍(worm hole)), 부족한 접착성, 제어되지 않는 선택도, 불균일한 형태(morphology)의 문제점을 적절히 해결한다.

Description

내화성 금속의 선택적 침착 방법 및 그에 의해 형성된 실리콘 기판과 그를 포함하는 집적 회로{METHOD FOR SELECTIVE DEPOSITION OF REFRACTORY METAL AND DEVICE FORMED THEREBY}
본 발명은 반도체 기판상에 금속 영역을 형성하는 침착 기법에 관한 것으로, 보다 상세하게는 반도체 기판상에 내화성 금속을 선택적으로 침착하는 것 및 그에 의해 형성된 집적 회로(integrated circuit; IC) 장치에 관한 것이다.
집적 회로의 계속되는 소형화는 소스/드레인/게이트 구조물의 제조 및 허용가능한 전기적 특성을 갖는 접촉 야금술에 대한 필요성을 증가시키고 있다. 최근 수년간, 이러한 필요를 충족시키기 위해 금속 규화물의 사용에 많은 연구의 초점이 맞추어져 왔다. 그러나, 장치의 치수가 수직적으로 및 수평적으로 더욱 작아짐에 따라, 규화물은 점차 그들의 매력을 잃고 있다. 규화물의 고유 저항률은 금속에 비해 높다. 또한, 규화물의 소비량(규화물이 기판내로 수직 방향으로 성장/침착됨) 및 잠식량(규화물이 기판내로 수평 방향으로 성장/침착함)은 차후의 장치에 대해 제안된 접촉 구조물에 비해 너무 크다. 일예로서, 코발트 이규화물(cobalt disilicide)(CoSi2)이 형성되는 경우, 형성된 CoSi2의매 Å마다 대략 3.4 Å의 시리콘 기판이 소비된다. 전계 효과 트랜지스터(FET)의 소스/드레인 영역에 다른 규화물이 사용되는 경우 통상 접합부로부터 약 500Å의 실리콘이 소비된다. 이로 인해 2개의 포토마스크 단계를 이용하는 깊은 소스/드레인 영역 및 두꺼운 소스/드레인 스페이서가 형성되어야 한다.
규화물을 대신할 만한 것으로 내화성 금속이 연구되어 왔다. 내화성 금속은 저항률이 낮고 및 비교적 높은 온도에서 안정하기 때문에 더욱 관심을 끈다. 또한, 최근의 선택적인 화학적 기상 증착(CVD) 공정의 발달에 의해 규화물을 대체할 주요 대체물로서 텅스텐(W) 및 몰리브데늄(Mo)과 같은 내화성 금속을 제조할 수 있게 되었다. 그러나, 내화성 금속을 침착하는데 사용된 공정은 여전히 부적절하게 처리되는 제한요소들을 가지고 있다.
하나의 문제점은 n+ 및 p+ (예를 들면, 소스/드레인) 확산 영역에 대한 불균일한 성장/침착 속도이다. 이것은 바람직하지 않다. 접촉 저항 및 판 저항에 있어서, n+ 및 p+ 확산 영역간에 저항률의 차이가 없어야 한다.
또 다른 문제점은 내화성 금속에 의해 실리콘 영역내로 깊게 소비/잠식된다는 것이다. 규화물과 유사한 W와 같은 선택적 내화성 금속막은, 그들의 형성 동안 Si를 소비한다. 장치의 치수가 감소됨에 따라, 접합부의 깊이가 감소되므로, 장치에 대한 손상을 방지하기 위해 소비/잠식이 최소화되어야 한다. 얇은 접합부가 이러한 현상에 특히 민감하며, 소비 및 잠식이 최소화되지 않을 경우에는 높은 접합부 누설이 발생할 수 있다. 바람직한 Si 소비는 100Å미만으로 제한되어야 한다.
또다른 문제점은 약한 접착성이다. W와 같은 내화성 금속막은 고유 산화물의 존재로 인해 Si 기판에 잘 접착하지 않는 것으로 알려져 있다. 이로 인해 웨이퍼의 다른 공정 후의 후속하는 열적 사이클링 동안 W막이 벗겨질 수 있다.
내화성 금속의 성장/침착의 선택도가 제어되지 않는 경우에도 또다른 문제점이 발생한다. 이상적인 선택적 침착 금속은 노출된 Si상에서만 성장되고 주변 산화물/질화물상에서는 성장되지 않는다. 실리콘이 아닌 노출된 영역상에서 내화성 금속이 성장하면, 인접한 성분들이 단락될 수 있다. 또한, 실리콘 이산화물과 실리콘의 경계면 부근을 따라 내화성 금속이 침투함에 따라 잠식 문제가 발생할 수 있다.
Si 경계면에서 선택적 내화성 금속막의 형태는 매끄러워야 한다. 표면이 거친 경우, Si내로 스파이킹(spiking)이 발생하여 장치에 고장을 일으킬 수도 있다. 내화성 금속막이 매끄러울 수록 접촉 저항이 개선된다. 또한, 매끄러운 표면은 차후의 금속층의 침착을 위한 접착층으로서 필요한 얇은 금속 라이너층에 의해 보다 효과적으로 커버된다. 또한 매끄러운 막은 포토리소그래피 처리에 의해 보다 용이하게 집적된다.
하나의 특정한 CVD 기법에 따르면, CVD 반응기내에 기판을 배치하고 기판을 가열함으로써 실리콘 기판의 표면 영역상에 텅스텐(W)이 침착된다. 텅스텐 헥사플루오라이드(WF6) 및, 아르곤(Ar) 또는 질소(N2)와 같은 불활성 캐리어 가스가 반응기내에 공급되며, WF6은 다음과 같은 반응식 1, 즉
2WF6+ 3Si ⇒ 2W + 3SiF4
에 따라 실리콘 기판과 반응한다.
W의 침착이 중지되며, 추가적인 재료 침착을 위해 WF6및 캐리어 가스에 수소(H2)가 부가된다. WF6은 다음과 같은 반응식 2, 즉
WF6+ 3H2⇒ W + 6HF
에 따라 WF6은 H2와 반응하여 원하는 추가W가 침착된다.
인터내셔널 비즈니스 머신즈사에 양도된 "Method of a Two Step Selective Deposition of Refractory Metals Utilizing SiH4Reduction and H2Reduction" 이란 명칭의 조시 등(Joshi et al.)에게 특허된 미국 특허 제 5,202,287 호에는 다른 침착 기법이 개시되어 있다. 이러한 2단계 공정은 다음과 같은 반응식 3, 즉
2WF6+ 3SiH4⇒ 2W + 3SiF4+ 6H2
에 따른 텅스텐 헥사플루오라이드(WF6)의 실레인(SiH4) 환원과 같은 제 1 침착 단계와, 이어서 다음과 같은 반응식 4, 즉
WF6+ 3H2⇒ W + 6HF
와 같이 수소와 WF6를 반응시키는 다른 선택적 침착 단계를 포함한다.
상기한 공정을 이용하여 초고밀도 집적 회로 애플리케이션에서 텅스텐을 선택적으로 침착하는 것은 침착 공정의 고유 문제점들에 의해 제한되어 왔다. 각각의 침착 단계의 결과는 다음의 5개의 파라미터, 즉, 1) 온도, 2) 압력, 3) 시간, 4) 유량, 5) 유량비에 의존한다. 이들 침착 단계 및 지금까지 언급된 공정의 침착 단계에 사용된 파라미터는 다음과 같은 문제점들, 즉 a) 불균일한 n+ 대 p+(소스/드레인)의 성장/침착, b) 내화성 금속에 의한 실리콘 영역내로의 깊숙한 소비/잠식(예를 들면, 벌레 구멍(worm hole)), c) 약한 접착성, d) 제어되지 않는 선택도, e) 불균일한 형태의 문제점들을 적절히 해결하지 못하였다.
본 발명은 3단계 침착 공정을 이용하여 실리콘 기판의 노출된 실리콘 표면상에 내화성 금속층을 선택적으로 침착하는 방법 및 그 방법에 의해 생성된 집적 회로에 관한 것이다. 본 침착 공정의 단계들은 상기 실리콘 기판의 노출된 표면과 내화성 금속 할로겐 화합물을 반응시킴으로써 상기 실리콘 기판의 노출된 표면상에 내화성 금속을 선택적으로 침착하는 단계와, 실리콘 함유 가스와 내화성 금속 할로겐 화합물을 반응시킴으로써 실리콘 기판 소비를 제한하는 단계와, 수소와 내화성 금속 할로겐 화합물을 반응시킴으로써 내화성 금속의 두께를 증가시키는 단계를 포함한다.
적절한 사전처리 및 각각의 침착 단계 동안의 파라미터들, 즉, 1) 온도, 2) 압력, 3) 시간, 4) 유량 및 5) 유량비를 적절히 선택함으로써, 본 발명은 불균일한 n+ 대 p+(소스/드레인)의 성장, 내화성 금속에 의해 실리콘 영역내로의 깊숙한 소비/잠식(예를 들면, 벌레 구멍(worm hole)), 약한 접착성, 제어되지 않는 선택도, 불균일한 형태의 문제점들을 적절히 해결한다.
본 발명은 (전형적으로 1 Torr 이상의 고압 환경에서 동작하는) 블랭킷 침착 장비(blanket deposition equipment)를 이용하여 선택적 내화성 금속을 침착함으로서 비용면에서 장점을 갖는다. 대부분의 선택적 공정에서는, 고가의 장비(1m Torr 압력 환경에서 동작하도록 터보 및 사이로펌프(cyropumps)를 이용함)가 이용되어야 한다. 또한, 종래의 선택적인 텅스텐 툴(tooling)의 비용은 선택적 텅스텐 침착 이전에 사용된 집중된 건식 에칭 단계(clustered dry etch step)의 이용으로 인해 증가된다. 본 발명은 고유 산화물을 제거하기 위해 DHF 딥(dilute hydrofluoric acid dip)에 의해 실리콘 기판을 사전처리하는 단지 하나의 단계만을 요구한다. DHF 딥 후에 진공상태의 중단이 허용된다.
도 1은 본 발명의 바람직한 실시예에서 W CVD 반응기의 개략적인 도면
도 2는 본 발명의 바람직한 실시예에서 선택적인 W의 침착 이전의 상태를 보여주는 개략적인 도면
도 3은 본 발명의 바람직한 실시예에서 선택적인 W의 침착 다음의 상태를 보여주는 개략적인 도면
도 4는 PFET상에 본 발명의 바람직한 실시예의 제 3 단계의 침착 후의 SEM을 나타낸 도면
도 5는 NFET상에 본 발명의 바람직한 실시예의 제 3 단계의 침착 후의 SEM을 나타낸 도면
도면의 주요 부분에 대한 부호의 설명
10 : 웨이퍼 11 : 전기적 공급로
20 : CVD 반응기 22 : 페데스털 히터
24 : 샤워헤드 26, 28, 30, 32, 34 : 가스원
40 : 후부 가스 50, 60 : 관통 펌프
52 : 게이트 밸브 54 : 스로틀 밸브
60, 62 : 스로틀 게이트 밸브
이제 본 발명의 바람직한 실시예가 첨부된 도면을 참조하여 설명되며, 도면중에 유사한 참조부호는 유사한 구성요소를 표시한다.
본 발명은 3단계 침착 공정을 이용하여 실리콘 기판의 노출된 실리콘 표면상에 내화성 금속층을 선택적으로 침착하는 방법 및 그 방법에 의해 생성된 집적 회로에 관한 것이다. 제 1 단계 전에, 반도체 웨이퍼는 고유 산화물을 제거하기 위해 한 단계의 DHF 딥으로 사전처리된다. 딥으로 인해 웨이퍼는 산화되지 않고 최고 대략 1 시간 동안 공기에 노출될 수 있다. 지금까지, 다른 선택적 W 방법은 등가의 결과를 얻기 위해 1) DHF 딥 공정, 2) (n+ 및 p+ 영역내의 오염물을 제거하기 위한) Si 라이트 에칭 공정을 포함하는 2단계의 사전처리를 요구하였다. 본 발명은 이러한 2단계 사전처리에 대한 필요성을 제거한다.
도 1을 참조하면, 사전처리된 웨이퍼(10)는 내화성 가스 CVD 반응기(22) 내부에서 전기적인 공급로(11)를 갖는 페디스틀 히터(pedestal heater)(22)의 상부에 위치된다. 가스는 가스원(26, 28, 30, 32, 34)에 의해 샤워헤드(shower head)(24)를 통해 공급된다. 후부 가스(40)도 또한 공급된다. 가스는 게이트 밸브(gate valve)(52)에 의해 펌프(50)를 통해 배기된다. 압력은 스로틀 밸브(throttle valve)(54)를 이용하여 제어된다. 마찬가지로, 후부 가스(40)는 게이트 밸브(62)에 의해 펌프(60)를 통해 배기된다. 후면 압력은 스로틀 밸브(64)를 이용하여 제어된다.
도 2는 선택적 W 침착전의 예시적인 집적 회로이다. 집적 회로(100)는, 예를 들면, 실리콘 이산화물 스페이서(101)를 분리 형성하는 단계와, p(+/-) 기판(102) 및 n(+/-) 기판(104)을 형성하도록 실리콘 기판을 도핑하는 단계와, 게이트 산화물(103)을 약 50 내지 100Å으로 침착하고 게이트 스택(gate stack)(112,114)을 약 2000Å으로 침착하는 단계에 의해 처리된다. 게이트 스택 산화물은 n(+/-) 게이트 스택(112) 및 p(+/-) 게이트 스택(114)내에 형성되어 내부로 에칭된다. 게이트 스택(112, 114)이 에칭된 후에, 그 위에 측벽 산화물(107)이 침착되고 다음에 질화물 또는 산화물 스페이서(106)가 침착된다. 질화물 스페이서는 비교적 얇다(대략 100-500Å임). 도 2에 도시된 실시예에 따라 칩이 처리된 후, DHF 딥 공정 및 내화성 금속을 선택적으로 침착하는 3단계 공정이 준비된다.
각각의 선택적-W 침착 처리 단계 동안, 원하는 결과를 얻는데 있어 7개의 파리미터가 특히 중요하다. 이 7개의 파라미터는 1) 온도, 2) 압력, 3) 시간, 4) WF4유량, 5) H2유량, 6) SiH4대 WF6유량비, 7) Ar 가스 유량을 포함한다. 총압력은 WF6및 SiH4의 부분 압력보다 훨씬 크게 선택된다.
내화성 금속을 침착하는데 사용된 장비는 2개의 그룹, 즉 1) 높은 총압력(1 Torr 이상 및 통상적으로는 10 Torr 이상)에서 동작하는 블랭킷 W의 툴과, 2) "매우" 낮은 총압력(1 mTorr)에서 동작하는 선택적 W 툴로 나누어질 수 있다. 지금까지는, 상업적인 제조를 위해 허용가능한 반복 특성을 갖는 선택적 W 막은 낮은 총압력에서만 얻을 수 있었다. 제조 장치내에서 블랭킷 W는 통상적으로 높은 총압력에서 동작하였다. 선택적 W 툴은 블랭킷 W 툴보다 고가인데, 그 이유는 a) 상업적인 제조시에 선택적 침착에 비해 블랭킷 침착이 널리 허용되고 있으므로 블랭킷 툴이 훨씬 더 보편적이고, b) 선택적 툴은 본질적으로 툴의 기본적인 비용을 상승시키는 부가적인 변형을 갖는 블랭킷 툴이기 때문이다. 본 발명은, p형 및 n형으로 도핑된 실리콘상에서 선택적 W의 침착을 동시에 수행하는 데 블랭킷 W의 장비를 성공적으로 이용할 수 있고, 당 분야에서 이전의 노력과는 달리, 높은 총압력에서 허용 가능한 반복성 및 그에 따른 장치를 제공한다고 하는 기대하지 않았던 장점을 갖는다. 이러한 성과를 가능하게 하는 한가지 요인은 각종 총압력에서 생성된 막의 성장 속도의 차에 관계된다. 본 발명은 WF6대량 이동(확산) 제한 환경에서 동작하는 선택적 W CVD를 제공하여 최소 속도로 고밀도 핵형성(dense nucleation)에 의해 W를 선택적으로 침착함으로서, n+ 및 p+ 영역상에 보다 매끄러운 미세구조 및 동등 침착을 이룬다(여기서, 동등 침착이라 함은 p+ 영역상에 침착된 W n+ 영역상에 침착된 W의 두께의 적어도 50%이내에 있음을 의미한다. 예를 들어, n+ 영역이 300Å이면 p+ 영역은 150Å이다).
제 1 단계에서, 다음의 반응식 5, 즉
2WF6+ 3Si ⇒ 2W + 3SiF4
에 따라, Ar과 같은 불활성 가스가 있는 곳에서, WF6와 같은 내화성 금속 할로겐 화합물을 실리콘 기판의 노출된 표면과 반응시킴으로써 상기 실리콘 기판의 노출된 표면상에 W와 같은 내화성 금속이 선택적으로 침착된다.
제 1 단계에서, Si 기판은, 5-10 sccm의 유속(바람직하게는 5 sccm), 275℃ 내지 325℃의 온도 범위(바람직하게는 300℃의 온도), WF6에 대한 10-50 milliTorr(mTorr)의 부분 압력 범위(바람직하게는 20 mTorr의 압력), 30,000 내지 100,000 mTorr의 총압력 범위(바람직하게는 40,000 mTorr(40 Torr)의 총압력), 약 1초의 주기, H2의 경우 0의 유속, Ar의 경우 10,000-20,000의 표준 입방 센티미터/분(standard cubic centimeter/minute; sccm)의 유속(바람직하게 14,000 sccm의 유속)으로 WF6에 노출된다. SiH4대 WF6의 비는 0이다. 제 1 단계의 처리 시간은 1초로 제한되며, 그에 따라 Si의 소비 및 잠식이 최소화된다. WF6에 약 1초 정도 노출된 후에, p+ 영역상에 50-100Å의 성장/침착이 관측되었다.
다른 보고서에서는 n+ 및 p+ 영역상에서 텅스텐의 성장을 균일하게 하기 위해 2단계 사전처리 시퀀스에 대한 필요성을 개시하고 있다. 이 보고서는 DHF 딥을 이용하여 표면 산화물을 제거한 다음, Si 라이트 에칭(반응성 이온 에칭에 노출시킴)을 행하여 다른 표면 오염물을 제거하는 것을 개시하였다. 이러한 선택적 텅스텐 침착 방법에 따르면, p+ 영역상에서 침착을 행하는데 있어 Si 라이트 에칭은 필수적이다. Si 라이트 에칭이 사용되지 않는 경우 WF6에 60초간 노출된 후에도 p+ 영역상에 어떤 성장도 이루어지지 않는다는 사실은, 선택적 텅스텐 CVD의 다른 실시예에 따른 Si 라이트 에칭이 중요하다는 증거로서 제시된다.
본 발명은 WF6대량 이동 제한 조건(높은 총 반응기 압력)하에서 초기의 Si 환원 상태에서 텅스텐을 성장시킴으로써 Si 라이트 에칭 단계를 제거한다. 이러한 조건하에서, 성장은 WF6가 p+ 및 n+ 표면에 도달하는 속도에 의해 제한되며, DHF 딥으로 제거되지 않는 오염물과 같은 표면 효과에 대한 감도를 감소시킨다. 따라서, 텅스텐은 p+ 및 n+ 영역상에서 실질적으로 동일한 두께로 성장한다.
제 2 단계는, 반응식 6에 따라, 실리콘 함유 가스와 내화성 금속 할로겐 화합물을 반응시킴으로써 내화성 금속의 두께를 증가시키면서 내화성 금속 할로겐 화합물에 의해 실리콘 기판이 소비되는 것을 제한하는 것을 포함한다.
2WF6+ 3SiH4⇒ 2W + 3SiH4+ 6H2
제 2 단계에서는, SiH4가 도입된다. 제 2 단계의 가스는 Si 기판이 더 이상 소비/잠식되는 것을 방지하기 위해 CVD 반응기(20)내로 신속히 도입된다. 제 2 단계에서, W는, 다음과 같은 파라미터의 설정, 즉, 275℃ 내지 325℃ 범위의 기판 온도(바람직하게는 300℃의 온도), 10-50 milliTorr(mTorr) 범위의 WF6의 부분 압력(바람직하게는 20 mTorr의 압력), 30,000 내지 100,000 mTorr 범위의 총압력 범위(바람직하게 40,000 mTorr(40 Torr)), 5-10 표준 리터/분(Standard Liters/Minute; SLM)의 범위의 H2유량(바람직하게는 9SLM), 10-20 SLM 범위의 Ar 유량(바람직하게는 14 SLM), 40-50sccm의 범위의 SiH4유량(바람직하게는 45sccm), 5-10 sccm의 유량 범위의 WF6(바람직하게는 5sccm)으로, 실리콘 기판상에 침착된다. 제 2 단계의 시간이 2-3초로 제한되어, 단계 2에 의해 부가되는 W가 약 50Å로 제한되기 때문에 제 2 단계 동안의 SiH4/WF6비가 10 정도로 높을 수 있다. 이러한 층의 Si 오염은 접촉층의 저항율을 증가시키지 않는데, 그 이유는 혼합된 과도 Si가 단계 3에서 소비되기 때문이다.
본 발명은 알킬실레인(alkylsilane) 또는 다이실레인(disilane)과 같은 다른 실레인 가스원의 사용을 또한 고려한다. 특히, 디에틸실레인(diethylsilane), 디메틸실레인(dimethylsilane), n-부틸실레인(n-buthylsilane), 메틸실레인(methylsilane), 에틸실레인(ethylsilane)과 같은 알킬실레인이 사용될 수 있다.
단계 2의 목적은 Si 기판과 WF6의 반응에 의한 W의 성장을 더욱 제한하는 것이다. Si 기판과 WF6을 반응시켜 W를 성장시키면 (제 1 단계에서 발생하는 바와 같이) Si 원자가 기판으로부터 확산되어 WF6과 반응함에 따라 기판이 더욱 잠식되고 소비되게 된다. 실레인 환원 동안 두가지의 반응이 발생된다. 제 1 반응은 실레인이 환원되는 반응식 7, 즉
2WF6+ 3SiH4⇒ 2W + 3SiH4+ 6H2
으로 주어진다.
제 2 반응은 WF6만의 단계 반응식 8, 즉
2WF6+ 3Si ⇒ 2W + 3SiF4
으로 주어지는 반응이다. 두 반응은 동시에 발생될 수도 있다. SiH4대 WF6의 유량비를 제어하고 제 1 단계로부터의 충분히 두꺼운(50-100Å) W의 층을 구비하여 확산 장벽을 제공함으로써, 서로에 대한 두 반응 속도가 제어된다. 즉, 실레인/WF6의 비가 커짐에 따라, 실레인 환원 반응이 우세해진다. 비가 0에 근접함에 따라, Si 환원 반응이 우세해진다. Si 환원이 Si 기판을 소비해서 W를 성장하는 동안, 실레인 환원은 W를 침착시킨다. 성장이 우세해지면 기판은 소비/잠식되나 막(film)내의 Si 오염이 거의 없게 된다. 침착이 우세하면, Si 오염물은 존재하지만 기판은 거의 소비/잠식되지 않는다. 본 발명은 의도적으로 W 침착이 보다 우세하도록 하여 기판 소비를 최소화함으로써 유도된다.
단계 2의 시간은, 이 층이 최종 막에 제공하는 거친 정도(roughness)를 감소시키고, 선택도 손실을 최소화하며, 저항률을 최소화하도록 2초 내지 3초로 최소화된다. 본 발명은 높은 SiH4대 WF6의 비를 가지므로, Si 잠식이 방지되고, 얇은 SiH4환원 층내의 과잉 Si이 후속하는 H2환원 단계 동안에 존재하는 WF6에 의해 소비될 수 있는 Si를 제공하여, Si이 더 이상 잠식되는 것을 방지한다.
제 3 단계는 다음 반응식 9와 같이 내화성 금속 할로겐 화합물을 수소와 반응시킴으로써 내화성 금속을 더욱 침착시키는 것을 목적으로 한다.
WF6+ 3H2⇒ W + 6HF
제 3 단계에서, W는 다음과 같은 파라미터의 설정, 즉, 275℃ 내지 325℃ 범위의 기판 온도(바람직하게는 300℃의 온도), 10-50 milliTorr(mTorr) 범위의 WF6부분 압력(바람직하게는 20 mTorr의 압력), 30,000 내지 100,000 mTorr 범위의 총압력(바람직하게는 40,000 mTorr(40 Torr)), 5-10 표준 리터/분(Standard Liters/Minute; SLM) 범위의 H2유량(바람직하게는 9SLM), 10-20 SLM 범위의 Ar 유량(바람직하게는 14 SLM), 5-10 sccm 범위의 WF6(바람직하게는 5sccm)에 의해 실리콘 기판상에 W가 침착된다. (산화물상의 W 침착으로 인한) 선택도 손실을 제한하기 위해, 제 3 단계에서 실레인은 턴오프된다. 부가적으로 약 100Å의 W를 더 제공하기 위해 제 3 단계에서 걸리는 시간은 약 3-5 초이다. 장치 요건에 따라 선택도 손실없이 W의 층을 300-400Å으로 두껍게 하기 위해 제 3 단계에 걸리는 시간은 5초를 넘는 시간으로 선택될 수도 있다.
제 1 및 제 2 단계에 걸리는 시간은 제 2 단계의 끝(이 때 SiH4는 턴오프된다)에서 약 100Å의 W가 침착되도록 선택된다. 100Å의 W는 Si의 확산에 대해 적절한 장벽을 제공한다. 따라서, 제 3 단계에서는 Si이 더 이상 소비되거나 잠식되지 않는다. 제 2 단계에 비해 제 3 단계의 다른 장점은 보다 매끄러운 막의 침착, 선택도 손실에 대한 보다 적은수의 경로, 및 제 2 단계에서의 SiH4환원 반응으로 부터 침착될 수도 있는 과잉 Si의 제거이다.
도 4는 제 3 침착 단계 다음의 p+ 전계 효과 트랜지스터(PFET)의 소스/드레인(S/D) 영역에 대한 주사 전자 현미경사진(Scanning Electron Micrograph; SEM)이다. 도 5는 제 3 침착 단계 이후의 NFET의 소스/드레인 영역의 SEM이다.
PFET 및 NFET 영역의 형태는 침착 후에 비교적 매끄럽게 된다. 매끄러운 표면은 사후 처리 단계 동안 보다 효과적인 결과를 제공한다. 예를 들면, 장치의 접촉 저항이 개선되며, 장치의 고장이 최소화된다. 또한, 포토리소그래피에 대한 정렬은 매끄러운 표면에 의해 보다 용이하게 얻어진다. 주변의 산화물 영역은 어떠한 W 침착부도 나타내지 않는다.
도 3에, 선택적 W 침착 후의 집적 회로 장치(200)가 도시된다. W 침착부는 (202)로 도시되어 있다. 상기한 각각의 3단계 동안의 시간을 이용하여, 전체 W의 두께는 약 200-300Å 사이의 범위가 된다. W 침착부(202)는 얕게 드레인된 임플랜트(implant)(108, 110) 및 n+ 게이트 스택(112) 및 p+ 게이트 스택(114)을 커버한다.
예상대로, 제 3 단계의 공정에서는 내화성 금속 Mo이 또한 사용될 수 있다. Mo에 대한 처리 단계는 W과 유사한 파라미터로 수행되며, 다음과 같은 반응식들의 단계, 즉
2MoF6+ 3Si ⇒ 2Mo + 3SiF4
2MoF6+ 3SiH4⇒ 2Mo + 3SiF4+ 6H2
MoF6+ 3H2⇒ Mo + 6HF
를 포함한다.
본 발명은 불균일한 n+ 대 p+(소스/드레인)의 성장, 내화성 금속에 의해 실리콘 영역내로의 깊숙한 소비/잠식(예를 들면, 벌레 구멍(worm hole)), 약한 접착성, 제어되지 않는 선택도, 불균일한 형태의 문제점들을 적절히 해결한다.
실시예
이 실시예는 Si 기판상에 W를 침착하는 것을 기술한다. 150Å의 고유 산화물을 제거하기 위해 200 : 1의 DHF 딥이 사용되었다. 대부분의 산화물 필드에 노출된 실리콘 영역을 갖는 기판상에서 W를 침착하기 위해 상업적으로 이용가능한 블랭킷 CVD W 장비가 사용되었다. 300℃에서 다음의 시퀀스를 수행한다. 즉, 1초 동안 Si이 WF6을 환원시키고, 3초 동안 SiH4가 WF6를 환원시키며, 그 다음의 5초 동안 H2가 WF6를 환원시켜 노출된 Si 영역상에 약 200-300Å의 W이 침착된다. 웨이퍼의 중앙 및 에지상에서는 우수한 선택도가 얻어졌다. n 및 p 영역상에서는 동등한 침착이 행해졌고, 500℃에서 30분 동안 어닐링이 행해진 후에도 W 막은 벗겨지지 않았다. 상업적으로 이용가능한 블랭킷 CVD W에 대해서는 어떤 특수한 하드웨어의 변경도 요구되지 않았으며, W 침착의 개시 이전에 Si 표면을 세정하기 위해 진공으로 일체화된 시퀀스도 요구되지 않는다.
상기한 바와 같은 본 발명에 따르면, 사전처리를 적절히 행하고 다음의 파라미터, 즉 1) 온도, 2) 압력, 3) 시간, 4) 유량 및 5) 각각의 침착 단계 동안의 유량비를 선택함으로써, 본 발명은 불균일한 n+ 대 p+(소스/드레인)의 성장, 내화성 금속에 의한 실리콘 영역내로의 깊숙한 소비/잠식(예를 들면, 벌레 구멍), 약한 접착성, 제어되지 않는 선택도, 불균일한 형태의 문제점을 적절히 해결한다.

Claims (19)

  1. 산화물 영역을 갖는 실리콘 기판(a silicon substrate)의 노출된 표면상에 내화성 금속(a refractory metal)을 선택적으로 침착하는 방법에 있어서,
    a) 상기 실리콘 기판의 노출된 표면과 내화성 금속 할로겐 화합물(a refractory metal halide)을 반응시킴으로써 상기 실리콘 기판의 상기 노출된 표면상에 내화성 금속을 선택적으로 침착하는 단계와,
    b) 실리콘 함유 가스와 상기 내화성 금속 할로겐 화합물을 반응시킴으로써 실리콘 기판이 소비되는 것을 제한하는 단계와,
    c) 수소와 상기 내화성 금속 할로겐 화합물을 반응시켜 선택도를 유지하는 단계
    를 포함하는 내화성 금속의 선택적 침착 방법.
  2. 제 1 항에 있어서,
    상기 단계 a)는,
    소스/드레인 확산 영역상에 거의 동일한 속도로 상기 내화성 금속을 선택적으로 침착하는 단계를 포함하는 내화성 금속의 선택적 침착 방법.
  3. 제 1 항에 있어서,
    상기 내화성 금속은 텅스텐(tungsten)이고 상기 내화성 금속 할로겐 화합물은 텅스텐 헥사플루오라이드(tungsten hexafluoride)인 내화성 금속의 선택적 침착 방법.
  4. 제 1 항에 있어서,
    상기 내화성 금속은 몰리브데늄(molybdenum)이고 상기 내화성 금속 할로겐 화합물은 몰리브데늄 헥사플루오라이드(molybdenum hexafluoride)인 내화성 금속의 선택적 침착 방법.
  5. 제 1 항에 있어서,
    상기 단계들은,
    블랭킷 장비(blanket equipment)를 이용하여 내화성 금속(a selective refractory metal)을 선택적으로 침착하는 단계를 더 포함하는 내화성 금속의 선택적 침착 방법.
  6. 제 5 항에 있어서,
    상기 단계 a)는,
    30 내지 100 Torr의 총압력 범위에서 상기 내화성 금속을 선택적으로 침착하는 단계를 더 포함하고,
    상기 단계 b)는,
    30 내지 100 Torr의 총압력 범위에서 실리콘 기판의 소비를 제한하는 단계를 더 포함하는 내화성 금속의 선택적 침착 방법.
  7. 제 1 항에 있어서,
    상기 단계 a)는,
    약 1초의 주기 동안 상기 실리콘 기판상에 상기 내화성 금속을 선택적으로 침착하는 단계를 더 포함하는 내화성 금속의 선택적 침착 방법.
  8. 제 1 항에 있어서,
    상기 단계 a) 이전에,
    d) 상기 실리콘 기판을 사전처리(preconditioning)하는 단계 ─ 상기 사전처리 단계는 DHF 딥(a DHF dip)으로 구성되어 고유 산화물을 제거함 ─ 를 더 포함하는 내화성 금속의 선택적 침착 방법.
  9. 제 1 항에 있어서,
    상기 단계 c) 이후에, 상기 내화성 금속은 100Å보다 큰 두께를 갖고 상기 실리콘의 소비는 100Å 미만인 내화성 금속의 선택적 침착 방법.
  10. 제 1 항에 있어서,
    상기 단계 a)는,
    5-10 sccm의 유속, 275℃ 내지 325℃의 온도 범위, WF6에 대해 10-50 milliTorr(mTorr)의 부분 압력 범위, 30 내지 100 Torr의 총압력 범위, 약 1초의 주기, Ar에 대해 10,000-20,000의 표준 입방 센티미터/분(standard cubic centimeter/minutesccm)의 유속으로, 상기 Si 기판을 WF6에 노출시키는 단계를 포함하는 내화성 금속의 선택적 침착 방법.
  11. 제 1 항에 있어서,
    상기 내화성 금속은 화학적 기상 증착(chemical vapor deposition)에 의해 침착되는 내화성 금속의 선택적 침착 방법.
  12. 제 1 항에 있어서,
    상기 실리콘 함유 가스는 SiH4인 내화성 금속의 선택적 침착 방법.
  13. 내화성 금속을 선택적으로 침착하는 방법에 있어서,
    a) 블랭킷 화학적 기상 증착(CVD) 반응기를 제공하는 단계와,
    b) 상기 블랭킷 CVD 반응기내에 웨이퍼를 배치하는 단계와,
    c) 30 내지 100 Torr 범위의 총압력 및 275 내지 325℃ 범위의 온도에서 상기 웨이퍼상에 내화성 금속을 선택적으로 침착하는 단계
    를 포함하는 내화성 금속의 선택적 침착 방법.
  14. 제 13 항에 있어서,
    상기 단계 c)는 40 Torr의 압력을 더 포함하는 내화성 금속의 선택적 침착 방법.
  15. 제 13 항에 있어서,
    상기 단계 c)는 300℃의 온도를 더 포함하는 내화성 금속의 선택적 침착 방법.
  16. 제 13 항에 있어서,
    상기 단계 c)는,
    d) 실리콘 기판의 노출된 표면을 갖는 웨이퍼상에, 상기 실리콘 기판의 노출된 표면과 내화성 금속 할로겐 화합물을 반응시킴으로써 내화성 금속을 선택적으로 침착하는 단계와,
    e) 실리콘 함유 가스와 상기 내화성 금속 할로겐 화합물을 반응시킴으로써 실리콘 기판 소비를 제한하는 단계와,
    f) 수소와 상기 내화성 금속 할로겐 화합물을 반응시킴으로써 상기 내화성 금속의 두께를 증가시키는 단계
    를 더 포함하는 내화성 금속의 선택적 침착 방법.
  17. 제 16 항에 있어서,
    상기 단계 e)에서, 상기 실리콘 함유 가스 대 상기 내화성 금속 할로겐 화합물의 반응비는 5 - 15인 내화성 금속의 선택적 침착 방법.
  18. 제 13 항에 있어서,
    상기 실리콘 기판을 사전 처리하는 단계 ─ 상기 사전 처리 단계는 DHF 딥으로 구성되어 고유 산화물을 제거함 ─를 더 포함하는 내화성 금속의 선택적 침착 방법.
  19. 제 1 항에 있어서,
    상기 단계 b)는,
    275℃ 내지 325℃ 범위의 온도, 10-50 mTorr 범위의 WF6부분 압력, 30 내지 100 Torr의 총압력 범위, 5-10 SLM(Standard Liters/Minute) 범위의 H2유량, 10-20 SLM 범위의 Ar 유량, 40-50sccm 범위의 SiH4유량으로 상기 내화성 금속 할로겐 화합물과 실레인 가스를 반응시키는 것을 포함하는 내화성 금속의 선택적 침착 방법.
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