JP5133643B2

JP5133643B2 - 半導体装置の製造方法

Info

Publication number: JP5133643B2
Application number: JP2007253154A
Authority: JP
Inventors: 裕美佐々木; 正成盛一
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-09-28
Filing date: 2007-09-28
Publication date: 2013-01-30
Anticipated expiration: 2027-09-28
Also published as: US7879680B2; US20090087957A1; JP2009088062A

Description

本発明は、半導体装置の製造方法に関し、さらに詳細にはＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタの製造方法に関する。

半導体装置の大容量化と微細化に伴ってＤＲＡＭキャパシタでは面積の小さなキャパシタを高容量化することが求められている。高容量化のためにキャパシタの上下電極に金属を用いるＭＩＭ（Ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）キャパシタ構造が検討されている。特許文献１および特許文献２にはこのようなＭＩＭキャパシタの下部電極をレジストを用いて加工する際に下部金属電極膜と絶縁膜との界面を制御する技術が開示されている。また、特許文献３にはＭＩＭキャパシタをロジック混載ＤＲＡＭにインテグレーションすることが開示されている。

特開２００６−３０３０６３特開２００１−２１０７８７特開２００２−３７３９４５

半導体装置の更なる微細化に伴って高容量化を行う上で、下部電極加工時の金属下部電極の酸化が依然として問題であった。金属酸化物の多くは絶縁性を示すので、電極表面に酸化膜が形成されると実質的に容量膜が厚くなり、容量が減少してしまうためである。レジスト除去は特許文献２に記載のように酸素を含んだガスを用いて行われるが、酸素は下部電極を酸化させる。下部電極が酸化されるのを防ぐアッシング方法として、アッシング温度を下げた酸化の進まないアッシング条件を用いることが考えられる。しかしながらこの場合アッシング速度が減少し、アッシング速度の減少分を補うために時間を延ばすのでは時間がかかり下部電極の酸化を十分に防止することができない。これに対して、特許文献１のように酸素を用いない場合高いアッシング速度（実用的なアッシング速度）を得ようとすると、デバイスにダメージを与える高バイアス条件にする必要があった。

上記課題につき本願発明者が鋭意検討を行なったところ図１に示す知見が新たに得られた。図１は処理温度２５℃でのアッシング時間と処理対象である金属下部電極の後述する酸化量の関係を酸素の割合を変化させてプロットしたものである。この実験を行ったところ、酸素の割合を減少させるとある酸素割合以下の場合には通常の予想に反して、金属の酸化量がアッシング時間に依存して増加しないことが新たに分かった。このように酸化量がアッシング時間に依存しない領域を用いれば、金属が酸化しない酸素割合で生産上問題にならないアッシング速度を確保してレジスト除去ができることが分かった。
このため本願は、基板上に第一の金属膜を形成する工程と、第一の金属膜上にレジスト膜によるパターンを形成する工程と、パターンをマスクとして第一の金属膜をドライエッチングで加工する工程と、ドライエッチングで加工する工程で加工された第一の金属膜上のレジストをアッシングする工程と、レジストがアッシングされた第一の金属膜上に絶縁膜を形成する工程と、絶縁膜上に第二の金属膜を形成してＭＩＭキャパシタを形成する工程を有し、アッシングする工程をバイアス無しで所定の温度で行う際の酸素ガスの割合が、第１の金属膜の酸化量がアッシングする時間に依存しない酸素の割合以下であり、アッシング速度が２００ｎｍ／ｍｉｎ以上となる酸素の割合以上に設定されていることを特徴とする。また、第一の金属膜が窒化チタンの場合には酸素の割合が２５℃で５０％以上８０％以下、４０℃で２５％以上５０％以下であることを特徴とする。

金属下部電極の酸化が時間に依存しないため、金属下部電極の酸化を進行させないでレジストを確実に除去することができ、高容量なキャパシタを形成することができる。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（実施形態１）
図２は本発明のＭＩＭキャパシタの製造方法を適用して基板上に形成される半導体装置の一例である混載ＤＲＡＭの断面図である。本発明の製造方法はＭＩＭキャパシタに関わるものであるため混載ＤＲＡＭに限定されず、例えば汎用ＤＲＡＭなどでも適用可能である。

図２の半導体装置はＤＲＡＭ部１４０とＬｏｇｉｃ部１６０からなり、下部電極である第一の金属膜１１５、容量絶縁膜１１６、上部電極である第二の金属膜１１７および１１８からなるＭＩＭキャパシタ１２０を有する。第二の金属膜は金属膜１１７および１１８の積層膜であっても良いしどちらか単層膜であっても良い。このＭＩＭキャパシタ１２０はＤＲＡＭ部のトランジスタ１０３の拡散層に形成されたシリサイド層１０４と金属プラグ１１０、１１３と下部電極１１５と接続されている。また、図２では配線層１３１はＭＩＭキャパシタ１２０の上層にのみ存在しているが、配線層がＭＩＭキャパシタ１２０の下層にあっても良い。またこの図でＭＩＭキャパシタはシリンダ構造となっているがプレーナ形やスタック型であってもよい。

図３は図５−図７で説明する工程フローをまとめたフローチャートである。図４は図８−１０のグラフからＳ７のアッシング条件を決定するためのフローチャートである。

図５−図７は図２のＤＲＡＭ部１４０の特にＭＩＭキャパシタ１２０の製造フローを説明する工程断面図である。トランジスタ１０３を形成し、ビット線１１２を形成し、金属プラグ１１０、１１３まで形成した後、層間膜１１４を形成する（Ｓ１）。この層間膜１１４の金属プラグと接続する箇所にドライエッチングによりシリンダを形成する加工を行う（Ｓ２）。この加工後に下部電極１１５となる第一の金属膜を形成する（Ｓ３）。この第一の金属膜には例えば窒化チタンを使用する。また、成膜手法としてはスパッタ、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）などの手法が使用でき、半導体装置全体の形成においてトランジスタ特性に影響を与えない低温（５００℃以下）かつ不純物を減らして成膜できる手法が好ましい。ＣＶＤの場合には有機金属原料を使用するＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）が好ましい。下部電極１１５の金属膜形成後、熱処理を行ってもよい（Ｓ４）。熱処理を行うことにより、この後の工程での酸化に対する耐性を持つ緻密な膜とすることができる。また、この熱処理はプラズマを用いないで行うことが望ましく、この場合には等方的に加熱されることによりシリンダ側壁面も緻密化される。ここで熱処理は、例えば窒素雰囲気で行う。

基板全面にレジストを１０００ｎｍ程度塗布し、シリンダ内部にのみドライエッチング時にマスクとなるレジスト１１９を残す処理（Ｓ５）を行う（図５（ｂ））。続いてドライエッチングを行ってレジスト１１９で覆われていない部分の下部電極膜の除去を行う。この場合、下部電極材料が窒化チタンであれば例えば塩素、窒素、アルゴンを含むガスを用いてエッチングを行う（Ｓ６）。ドライエッチングを行った後にはレジスト１１９が残っている（図６（ｃ））。この状態でｉｎ−ｓｉｔｕでレジスト除去を行わないでウェハの処理装置をエッチング装置からアッシング装置に移動するようなアッシング前に大気開放する場合にはエッチング装置内で不活性ガス雰囲気下１００〜３００℃で加温することが後のレジスト除去のために好ましい。エッチング後にレジスト１１９の除去（Ｓ７）を行う。この条件については後述する。

レジストが除去された下部電極１１５上に絶縁膜１１６を形成する（Ｓ１０）。絶縁膜１１６としては例えばＺｒＯ_２、ＨｆＯ_２、Ａｌ_２Ｏ_３、ＴｉＯ_２などが考えられるがＺｒＯ_２が最も好ましい。このＺｒＯ_２の形成方法としてはスパッタ、ＣＶＤ、ＡＬＤなどの手法が使用でき、半導体装置全体の形成においてトランジスタ特性に影響を与えない低温（５００℃以下）かつ不純物を減らして成膜できる手法が好ましい。

絶縁膜１１６成膜後、第二の金属膜である上部電極１１7および１１８が成膜される（Ｓ１１）。第二の金属膜は金属膜１１７および１１８の積層膜であっても良いしどちらか単層膜であっても良い。ここで金属膜１１７は例えば窒化チタンを使用する。この成膜手法としてはスパッタ、ＣＶＤ、ＡＬＤなどの手法が使用でき、半導体装置全体の形成においてトランジスタ特性に影響を与えない低温（５００℃以下）かつ不純物を減らして成膜できる手法が好ましい。ＣＶＤの場合には有機金属原料を使用するＭＯＣＶＤが好ましい。また、金属膜１１８はタングステンが用いられる。これらの膜の成膜後にレジストを用いてパターニングを行って、ドライエッチングを行い上部電極が形成される。（Ｓ１２）

エッチング後のアッシング除去条件設定方法について図４を参照して述べる。以降のアッシングはアッシング装置にてアッシングガスとして酸素と希釈用の不活性ガスを用いてバイアス無しのプラズマアッシングを行う。希釈用不活性ガスには窒素、アルゴンなどがあるが、窒素がより好ましい。以降のアッシング条件設定方法では希釈ガスに窒素を用い、酸素の窒素に対する割合を酸素割合として説明を行う。

まず、アッシング時に許容される上限酸化量Ａを求める（Ｓ７−１）。図８は容量値とその時の下部電極酸化量であるＴｉＯ比のプロットを行なったものである。この図の容量値は図５−図７のようにＭＩＭ容量を形成して測定し、ＴｉＯ比は対応するアッシング条件で作成したサンプルでＸＰＳもしくはＳＩＭＳ測定により決定した。ＴｉＯ比はＸＰＳ（Ｘ-ｒａｙＰｈｏｔｏｅｌｅｃｔｒｏｎＳｐｅｃｔｒｏｓｃｏｐｙ）もしくはＳＩＭＳ（ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ）測定を行ってＴｉＯｘの定量を行ってから、従来条件としたアッシング条件で処理を行ったサンプルと種々のアッシング条件で処理を行ったサンプルのＴｉＯｘ量の比とした。ＸＰＳ、ＳＩＭＳ用サンプルは基板上に酸化膜を形成した後、その上にＴｉＮを成膜し、これに実際のアッシング処理を行って下部電極酸化量測定用サンプルを作成した。これらの測定を行って容量値及びＴｉＯ比をプロットした曲線上で、必要とされる容量値からその時のＴｉＯ比を求める。このＴｉＯ比が上限酸化量Ａとなる。この値はキャパシタの下部電極の形状や必要となる容量値によって変わる値であるが例えば０．４程度とする。

続いてある温度ａ、レジスト量ｂ、ｃでの酸素の窒素に対する割合と酸化量の相関関係を図９のようにプロットする（Ｓ７−２）。ＴｉＯ比は先に説明したのと同様の方法でサンプルを作成しＸＰＳ、ＳＩＭＳを用いて求めた。この図では温度が２５℃、４０℃、２５０℃でレジスト量を６００ｎｍ、１７００ｎｍとし、酸素の窒素に対する割合を変化させた場合のＴｉＯ比が示されている。ここで、レジスト膜厚が厚ければその分処理時間が増加するため、レジスト膜厚の大小はアッシング時間の長短に相当する。２５℃のときには酸素の窒素に対する割合８０％でレジスト厚さによるＴｉＯ比に若干違いが見られている。よって、８０％がこの温度での酸素の窒素に対する割合の上限値であり、このときの酸化量Ｂは０．２５程度となる（Ｓ７−３）。ここで、アッシング時間による下部電極酸化量の差が生じる酸素の窒素に対する割合はアッシング処理の温度や下部電極に使用する金属の種類によって異なるものである。よって、処理温度や金属ごとにアッシング処理の酸素の窒素に対する割合とレジスト量を変化させ、相関関係を取得して時間依存のなくなる酸素の窒素に対する割合を取得する。ここで、この図から２５℃であれば８０％が、４０℃であれば５０％が酸素の窒素に対する割合の上限の割合となる。なお、アッシング温度が２５℃より低い場合および４０℃よりも高温で時間依存性が見られる酸素割合が逆に下がりすぎる場合にはアッシング速度が低くなるためアッシングを行う温度は２５℃以上４０℃以下が好ましい。

次にＳ７−１で得られた上限酸化量ＡとＳ７−３で得られた酸化量Ｂの比較を行なう（Ｓ７−４）。この例では上限酸化量Ａに比べて酸化量Ｂが小さいためＳ７−５に進む。ここで、酸化量Ａに比べて酸化量Ｂが大きい場合にはアッシング温度を下げて酸化量を減少させる必要がある。

Ｓ７−５ではＳ７−３でアッシング温度が決定されたため、図１０に示されるように、この温度での酸素の窒素に対する割合とアッシング速度の相関関係を取得する。アッシング速度はアッシング処理をある一定時間行った後、レジスト残膜の膜厚を断面ＳＥＭ（ＳｅｃｏｎｄａｒｙＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｙ）によって確認することによって求める。ここで、酸素の窒素に対する割合の下限値はレジスト除去が生産上問題とならないアッシング速度から決定する。アッシング速度は２００ｎｍ／ｍｉｎ．以上が好ましく２５℃の場合には５０％以上となる。４０℃であれば２５％以上となる。しかしながら、酸素の窒素に対する割合が少ないほどアッシング速度は減少するため、可能な限り酸素の窒素に対する割合を高いところを使用することが好ましい。このため、Ｓ７−３の酸化量Ｂのときの酸素の窒素に対する割合が下部電極の酸化防止とアッシング速度の点から最も好ましい酸素の窒素に対する割合となる。例えば、２５℃であれば８０％が、４０℃であれば５０％である。以上のフローによってアッシングを行う適切な温度及び酸素の窒素に対する割合の範囲が決定される。

以上説明したレジストのアッシングを行った後に、さらに必要があればジメチルスルホキシド、アミン、フッ化アンモニウムなどを含んだ液からなる溶液で有機剥離を行なっても良い。また、還元性のコリン、還元水処理、還元性の現像液を用いるとメモリセルの蓄積容量（Ｃｓ）の改善が可能である。これらを用いることでＴｉＯ比が低減できる。

以上、下部電極金属材料として窒化チタンを例に説明を行ったが、このような手法は酸素により酸化されうる金属であれば適用可能であり、例えば窒化タングステン、チタン、タングステン、ルテニウム、白金などに対しても適用される。下部電極酸化量であるＴｉＯ比はある基準のアッシング条件での金属酸化量と測定対象条件での金属酸化量の比とすればよいが、測定された酸化物量そのものとしてもよい。金属酸化量と容量値もしくは酸素の窒素に対する割合およびアッシング時間の相関関係を取得すればよい。

（実施形態２）
実施形態１で説明した下部電極を酸化しないアッシング方法に加えて下部電極形成の後にアニールを加えることが実施形態１と異なる。

レジスト１１９を除去後（図３、Ｓ７）にプラズマを用いない熱処理を５００℃以下で行う（Ｓ９）。例えばＲＴＰ（ＲａｐｉｄＴｈｅｒｍａｌＰｒｏｃｅｓｓｉｎｇ）で窒素雰囲気下、数十秒〜５分間程度行えばよい。熱処理温度の上限はトランジスタのシリサイド部分の耐熱性によって決定される。

このＲＴＰを４５０℃、３０秒、Ｎ_２１００％、７６０ｔｏｒｒで行ったものと行わなかったものの比較を図１１に示す。このような処理を行うことにより容量膜リーク電流に変化はなかったものの容量値が１ｆＦ／ｃｅｌｌ増加した。これは、特にシリンダ側壁部分のＴｉＮ表面のＴｉＯ層が、熱＋Ｎ_２雰囲気によりＴｉＮに改質したため見掛けの絶縁層膜厚が薄くなったためだと考えられる。実施形態１のアッシング方法に加えて下部電極形成の後にアニールを加えることにより、下部電極の酸化を防止して酸化されにくい下部電極が形成される。

本実施形態も、酸素により容易に酸化される金属であれば適用可能であり、例えば窒化タングステン、チタン、タングステン、ルテニウム、白金などに対しても適用される。以上、本発明の構成について説明したが、これらの構成を任意に組み合わせたものも本発明の態様として有効である。なお、本発明は、以下の構成を適用することも可能である。
（１）
基板上に第一の金属膜を形成する工程と、
前記第一の金属膜上にレジスト膜によるパターンを形成する工程と、
前記パターンをマスクとして前記第一の金属膜をドライエッチングで加工する工程と、
前記ドライエッチングで加工する工程で加工された第一の金属膜上のレジストをアッシングする工程と、
前記レジストがアッシングされた第一の金属膜上に絶縁膜を形成する工程と、
前記絶縁膜上に第二の金属膜を形成してＭＩＭキャパシタを形成する工程を有し、
前記アッシングする工程をバイアス無しで所定の温度で行う際の酸素ガスの割合が、前記第一の金属膜の酸化量がアッシングする時間に依存しない酸素の割合以下であることを特徴とする半導体装置の製造方法。
（２）
前記酸素ガスの割合がアッシング速度で２００ｎｍ／ｍｉｎ以上となる割合以上に設定されていることを特徴とする（１）に記載の半導体装置の製造方法。
（３）
前記第一の金属膜が窒化金属膜であることを特徴とする（１）または（２）に記載の半導体装置の製造方法。
（４）
前記第一の金属膜が窒化チタンであることを特徴とする（１）−（３）のいずれか１つに記載の半導体装置の製造方法。
（５）
前記所定の温度が２５℃以上、４０℃以下であることを特徴とする（１）−（４）のいずれか１つに記載の半導体装置の製造方法。
（６）
前記所定の温度が４０℃であって前記酸素ガスの割合が２５％以上５０％以下であることを特徴とする（１）−（５）のいずれか１つに記載の半導体装置の製造方法。
（７）
前記所定の温度が２５℃であって前記酸素ガスの割合が５０％以上８０％以下であることを特徴とする（１）−（６）のいずれか１つに記載の半導体装置の製造方法。
（８）
前記アッシングする工程と前記絶縁膜を形成する工程の間に熱処理を行うことを特徴とする（１）−（７）のいずれか１つに記載の半導体装置の製造方法。
（９）
前記熱処理を５００℃以下で行うことを特徴とする（８）に記載の半導体装置の製造方法。
（１０）
前記熱処理を窒素中で行うことを特徴とする（８）または（９）に記載の半導体装置の製造方法。
（１１）
前記第一の金属膜を形成する工程と前記パターンを形成する工程の間に熱処理を行うことを特徴とする（１）−（１０）のいずれか１つに記載の半導体装置の製造方法。

アッシング時間と下部電極酸化量の酸素割合依存性半導体装置の一例キャパシタ作成のフロー図アッシング条件を決定するフロー図ＭＩＭキャパシタ製造工程断面図ＭＩＭキャパシタ製造工程断面図ＭＩＭキャパシタ製造工程断面図容量値と下部電極酸化量の関係を示す図酸素割合と下部電極酸化量の関係を示す図酸素割合とアッシング速度の関係を示す図下部電極形成後アニール有無による容量値比較

符号の説明

１０３トランジスタ
１１２ビット線
１１５下部電極
１１６容量絶縁膜
１１７、１１８上部電極
１１９レジスト
１２０ＭＩＭキャパシタ

Claims

基板上に第一の金属膜を形成する工程と、
前記第一の金属膜上にレジスト膜によるパターンを形成する工程と、
前記パターンをマスクとして前記第一の金属膜をドライエッチングで加工する工程と、
前記ドライエッチングで加工する工程で加工された第一の金属膜上のレジストを、酸素を含むガスを用いてアッシングする工程と、
前記レジストがアッシングされた第一の金属膜上に絶縁膜を形成する工程と、
前記絶縁膜上に第二の金属膜を形成してＭＩＭキャパシタを形成する工程を有し、
前記アッシングする工程をバイアス無しで所定の温度で行う際の酸素ガスの割合が、前記第一の金属膜の酸化量がアッシングする時間に依存しない酸素の割合以下であり、
前記酸素ガスの割合がアッシング速度で２００ｎｍ／ｍｉｎ以上となる割合以上に設定されており、
前記第一の金属膜が窒化チタンであり、
前記所定の温度が２５℃以上、４０℃以下であることを特徴とする半導体装置の製造方法。
前記所定の温度が４０℃であって前記酸素ガスの割合が２５％以上５０％以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記所定の温度が２５℃であって前記酸素ガスの割合が５０％以上８０％以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記アッシングする工程と前記絶縁膜を形成する工程の間に熱処理を行うことを特徴とする請求項１−３のいずれか１つに記載の半導体装置の製造方法。
前記熱処理を５００℃以下で行うことを特徴とする請求項４に記載の半導体装置の製造方法。
前記熱処理を窒素中で行うことを特徴とする請求項４または５に記載の半導体装置の製造方法。
前記第一の金属膜を形成する工程と前記パターンを形成する工程の間に熱処理を行うことを特徴とする請求項１−６のいずれか１つに記載の半導体装置の製造方法。