KR100695896B1 - 금속 게이트 전극을 구비하는 반도체 장치의 형성 방법 및이에 의해 형성된 장치 - Google Patents
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Abstract
본 발명은 금속 게이트 전극을 구비하는 반도체 장치의 형성 방법 및 이에 의해 형성된 장치를 제공한다. 본 발명에서는, 금속함유막 패턴의 측벽을 덮는 산소차단패턴을 형성하고, 게이트 폴리막 상에 위치하는 금속함유막 패턴을 차례로 적층된 금속실리사이드막 패턴, 장벽금속막 패턴 및 게이트 금속막 패턴을 포함하도록 형성하는 것을 특징으로 한다. 상기 산소차단패턴에 의해, 게이트 재산화 공정 동안 산소가 상기 금속함유막 패턴으로 확산되는 것이 차단되어 종래의 산화막(O)이 형성되지 않는다. 또한 상기 장벽금속막 패턴과 상기 게이트 폴리막 사이에 위치하는 금속실리사이드막 패턴은 오믹층(ohmic layer)의 역할을 하여 장벽금속막과 게이트 폴리막 사이의 접촉 저항을 감소시키며, 동시에 산소차단막의 역할을 하여, 게이트 전극으로 사용될 수 있는 텅스텐과 같은 금속의 산화를 방지할 수 있다. 이로써, 게이트 전극의 저항을 저감시켜 동작 속도를 향상시키며 신뢰성 있는 반도체 장치를 구현할 수 있다.
금속 게이트 전극, 산소차단
Description
도 1은 종래 기술에 따른 반도체 장치의 단면도를 나타낸다.
도 2 내지 5는 본 발명의 일 실시예에 따라 반도체 장치를 형성하는 방법을 순차적으로 나타내는 단면도들이다.
도 6 내지 9는 본 발명의 다른 실시예에 따라 반도체 장치를 형성하는 방법을 순차적으로 나타내는 단면도들이다.
도 10 내지 14는 본 발명의 또 다른 실시예에 따라 반도체 장치를 형성하는 방법을 순차적으로 나타내는 단면도들이다.
도 15 내지 19는 본 발명의 또 다른 실시예에 따라 반도체 장치를 형성하는 방법을 순차적으로 나타내는 단면도들이다.
본 발명은 반도체 장치의 형성 방법 및 이에 의해 형성된 반도체 장치에 관한 것으로, 더욱 상세하게는 금속 게이트 전극을 구비하는 반도체 장치의 형성 방 법 및 이에 의해 형성된 장치에 관한 것이다.
또한, 반도체 장치가 고집적화됨에 따라 게이트 패턴의 폭도 좁아지게 된다. 이로써 게이트 전극의 저항이 증가하게 되며 동작속도가 저하된다. 동작속도를 상승시키기 위하여, 게이트 전극의 저항을 줄이는 것이 요구된다. 게이트 전극의 저항을 줄이기 위하여 텅스텐과 같은 금속막이 게이트 전극으로 도입되었다.
도 1은 종래 기술에 따라 금속 게이트 전극을 갖는 반도체 장치의 단면도를 나타낸다.
도 1을 참조하면, 반도체 기판(1) 상에 게이트 절연막(3), 게이트 폴리막(5), 장벽 금속막(7), 금속 게이트막(9), 및 캡핑막(11)을 차례로 형성한 후 패터닝을 하여 게이트 패턴(13)을 형성한다. 그 후 상기 패터닝 과정 동안 상기 반도체 기판(1)과 상기 게이트 폴리막(5)에 발생되는 식각 손상을 치유하기 위하여 산화분위기에서 열처리(게이트 재산화 공정)를 실시한다. 이때, 상기 장벽금속막(7)과 상기 게이트폴리막(5) 사이에 산화막(O)이 형성될 수 있다. 상기 산화막(O)은 상기 산화분위기에서 열처리하는 동안 산소가 상기 금속게이트막(9)과 상기 장벽금속막(7)의 측면을 통하여 확산되어 형성되는 것으로 추정된다. 상기 산화막(O)은 상기 금속 게이트막(9)과 상기 게이트 폴리막(5) 사이의 저항을 증가시켜 RC 지연(RC delay)을 유발시키고 반도체 장치의 동작 속도 저하 및 신뢰도를 저하시킬 수 있다.
도 1의 상기 게이트 패턴(13)에서는 상기 산화막(O)이 형성되지 않을지라도, 상기 장벽금속막(7)과 상기 게이트 폴리막(5) 간의 접촉 저항이 커서 동작 속도 저하를 야기한다. 반도체 장치가 고집적화될수록 이러한 문제를 해결하는 것이 요구된다.
따라서, 상기 문제점을 해결하기 위하여, 본 발명에 따른 기술적 과제는 동작 속도와 신뢰도를 향상시킬 수 있는 반도체 장치의 형성 방법 및 이에 의해 형성된 반도체 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 형성 방법에서는 금속함유막 패턴의 측벽을 덮는 산소차단패턴을 형성하고, 게이트 폴리막 상에 위치하는 금속함유막 패턴을 차례로 적층된 금속실리사이드막 패턴, 장벽금속막 패턴 및 게이트 금속막 패턴을 포함하도록 형성하는 것을 특징으로 한다. 상기 산소차단패턴에 의해, 게이트 재산화 공정 동안 산소가 상기 금속함유막 패턴으로 확산되는 것이 차단되어 종래의 산화막(O)이 형성되지 않는다. 또한 상기 장벽금속막 패턴과 상기 게이트 폴리막 사이에 금속실리사이드막 패턴이 위치한다. 상기 금속실리사이드막 패턴은 오믹층(ohmic layer)의 역할을 하여 장벽금속막과 게이트 폴리막 사이의 접촉 저항을 감소시키며, 동시에 산소차단막의 역할을 하여, 게이트 전극으로 사용될 수 있는 텅스텐과 같은 금속의 산화를 방지할 수 있다. 이로써, 게이트 전극의 저항을 저감시켜 동작 속도를 향상시키며 신뢰성 있는 반도체 장치를 구현할 수 있다.
보다 구체적으로 본 발명에 따른 반도체 장치의 형성 방법은, 반도체 기판 상에 게이트 절연막, 게이트 폴리막 및 금속함유막을 차례로 형성하는 단계; 상기 금속함유막 상에 캡핑막 패턴을 형성하는 단계; 상기 캡핑막 패턴을 식각마스크로 이용하여 적어도 상기 금속함유막을 패터닝하여 금속함유막 패턴을 형성하는 단계; 및 적어도 상기 금속함유막 패턴의 측벽을 덮는 산소차단 패턴을 형성하는 단계를 구비하되, 상기 금속함유막은 금속실리사이드막, 장벽금속막 및 게이트 금속막을 차례로 적층하여 형성되며, 상기 금속함유막 패턴은 차례로 적층된 금속실리사이드막 패턴, 장벽금속막 패턴 및 게이트 금속막 패턴을 포함하는 것을 특징으로 한다.
본 발명의 일 예에 있어서, 상기 캡핑막 패턴을 식각마스크로 이용하여 적어도 상기 금속함유막을 패터닝하여 금속함유막 패턴을 형성하는 단계는, 연속적으로 상기 게이트 폴리막을 식각하여 상기 금속함유막 패턴의 측벽과 정렬되는 측벽을 가지는 게이트 폴리막 패턴을 형성하는 단계를 포함할 수 있으며, 이때, 상기 산소차단패턴은 상기 금속함유막 패턴의 측벽만을 덮도록 형성된다. 상기 산소차단패턴을 형성하는 단계는, 화학기상증착 공정 또는 원자박막증착 공정을 진행하여 선택적으로 산소차단패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 예에 있어서, 상기 산소차단패턴은 상기 금속함유막 패턴의 측벽만을 덮도록 형성될 수 있으며, 이 경우, 상기 방법은 상기 산소차단패턴을 형성하는 단계 후에, 상기 캡핑막 패턴과 상기 산소차단패턴을 식각 마스크로 이용하여 상기 게이트 폴리막을 식각하여 상기 산소차단패턴의 측벽과 정렬되는 측벽을 가지는 게이트 폴리막 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 두 개의 예들에 있어서, 상기 산소차단패턴을 형성하는 단계는, 화학기 상증착 공정 또는 원자박막증착 공정을 진행하여 선택적으로 상기 금속함유막 패턴의 측벽을 덮는 금속 패턴을 형성하는 단계; 및 상기 금속 패턴을 산화하거나, 질화하거나 또는 산화와 질화를 연속적으로 하는 단계를 포함할 수 있다.
바람직하게는 상기 산소차단패턴은 산화알루미늄(Al2O3)으로 형성될 수 있으며, 이때 상기 산소차단패턴을 형성하는 단계는, 135~145℃의 온도와 0.1~1.1Torr의 압력에서 MPA(methylpyrrolidine alane)을 소스가스로 공급하고 아르곤(Ar) 100sccm을 캐리어(carrier) 가스로 공급하여 CVD 방법을 이용하여 알루미늄 패턴을 형성하는 단계; 및 산화분위기에서 상기 알루미늄 패턴을 산화하는 단계를 구비할 수 있다.
본 발명의 또 다른 예에 있어서, 상기 산소차단패턴은 연장되어 상기 캡핑막 패턴의 측벽을 덮도록 형성될 수 있으며, 이 경우, 상기 방법은 상기 산소차단패턴을 형성하는 단계 후에, 상기 캡핑막 패턴과 상기 산소차단패턴을 식각 마스크로 이용하여 상기 게이트 폴리막을 식각하여 상기 산소차단패턴의 측벽과 정렬되는 측벽을 가지는 게이트 폴리막 패턴을 형성하는 단계를 더 포함할 수 있다. 여기서, 상기 산소차단패턴을 형성하는 단계는, 상기 금속함유막 패턴이 형성된 상기 반도체 기판 상에 산소차단막을 콘포말하게 형성하는 단계; 및 상기 산소차단막에 대해 전면 이방성 식각 공정을 진행하여, 상기 캡핑막 패턴과 상기 게이트 폴리막 상의 상기 산소차단막을 제거하는 동시에 상기 캡핑막 패턴의 측벽과 상기 금속함유막 패턴의 측벽을 덮는 산소차단 패턴을 형성하는 단계를 포함할 수 있다. 상기 산소 차단막을 형성하는 단계는, 상기 금속함유막 패턴이 형성된 상기 반도체 기판 상에 금속막을 콘포말하게 형성하는 단계; 및 상기 금속막을 산화하거나, 질화하거나 또는 산화와 질화를 연속적으로 하는 단계를 포함할 수 있다.
바람직하게는, 상기 산소차단막은 산화알루미늄(Al2O3)으로 형성되며, 상기 산소차단막을 형성하는 단계는 200~600℃온도와 0.1~10Torr의 압력하에서 소스가스로 TMA(Tri-methyl-Aluminum)의 증기와 오존(O3)를 공급하고 캐리어 가스로 아르곤(Ar)을 공급하여 CVD 방법을 이용하여 진행된다.
상기 세 개의 예들에 있어서, 상기 산소차단패턴은 질화붕소, 금속, 상기 금속의 산화물(oxide), 상기 금속의 질화물(nitride) 또는 상기 금속의 산화질화물(oxynitride)로 형성될 수 있으며, 이때 상기 금속은 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 하프늄(Hf), 몰리브덴(Mo), 코발트(Co) 및 금(Au)을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다.
본 발명의 또 다른 예에 있어서, 상기 산소차단패턴은 상기 금속함유막 패턴의 측벽만을 덮는 제 1 산소차단 패턴과 상기 제 1 산소차단 패턴의 측벽과 상기 캡핑막 패턴의 측벽을 덮는 제 2 산소차단 패턴을 포함하도록 형성될 수 있으며, 이 경우, 상기 방법은 상기 산소차단패턴을 형성하는 단계 후에, 상기 캡핑막 패턴과 상기 제 2 산소차단패턴을 식각 마스크로 이용하여 상기 게이트 폴리막을 식각하여 상기 제 2 산소차단패턴의 측벽과 정렬되는 측벽을 가지는 게이트 폴리막 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 산소차단패턴을 형성하는 단계는, 화학기상증착 방법 또는 원자박막증착 방법을 이용하여 상기 금속함유막 패턴의 측벽을 덮는 제 1 산소차단패턴을 선택적으로 형성하는 단계; 상기 제 1 산소차단 패턴이 형성된 상기 반도체 기판 상에 산소차단막을 콘포말하게 형성하는 단계; 및 상기 산소차단막에 대해 전면 이방성 식각 공정을 진행하여, 상기 캡핑막 패턴과 상기 게이트 폴리막 상의 상기 산소차단막을 제거하는 동시에 상기 캡핑막 패턴의 측벽과 상기 제 1 산소차단 패턴의 측벽을 덮는 제 2 산소차단 패턴을 형성하는 단계를 포함할 수 있다.
상기 제 1 및 제 2 산소차단패턴은 질화붕소, 금속, 상기 금속의 산화물(oxide), 상기 금속의 질화물(nitride) 또는 상기 금속의 산화질화물(oxynitride)로 형성될 수 있으며, 이때, 상기 금속은 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 하프늄(Hf), 몰리브덴(Mo), 코발트(Co) 및 금(Au)을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 제 2 산소차단 패턴은 실리콘질화막으로 형성
상기 제 1 산소차단패턴을 형성하는 단계는, 화학기상증착 공정 또는 원자박막증착 공정을 진행하여 선택적으로 상기 금속함유막 패턴의 측벽을 덮는 금속 패턴을 형성하는 단계; 및 상기 금속 패턴을 산화하거나, 질화하거나 또는 산화와 질화를 연속적으로 하는 단계를 포함할 수 있다.
바람직하게는, 상기 제 1 산소차단패턴은 산화알루미늄(Al2O3)으로 형성될 수 있으며, 상기 제 1 산소차단패턴을 형성하는 단계는, 135~145℃의 온도와 0.1~1.1Torr의 압력에서 MPA(methylpyrrolidine alane)을 소스가스로 공급하고 아 르곤(Ar) 100sccm을 캐리어(carrier) 가스로 공급하여 CVD 방법을 이용하여 알루미늄 패턴을 형성하는 단계; 및 산화분위기에서 상기 알루미늄 패턴을 산화하는 단계를 구비할 수 있다.
바람직하게는, 상기 산소차단막은 산화알루미늄(Al2O3)으로 형성되며, 상기 산소차단막을 형성하는 단계는 200~600℃온도와 0.1~10Torr의 압력하에서 소스가스로 TMA(Tri-methyl-Aluminum)의 증기와 오존(O3)를 공급하고 캐리어 가스로 아르곤(Ar)을 공급하여 CVD 방법을 이용하여 진행된다. 그리고 상기 산소차단막을 이방성 식각하여 제 2 산소차단패턴을 형성한다.
상기 네 개의 예들에 있어서, 상기 방법은 상기 산소차단 패턴과 상기 게이트 폴리막 패턴이 형성된 상기 반도체 기판에 대하여 산화 분위기에서 열처리를 실시하는 단계; 상기 캡핑막 패턴을 이온주입마스크로 이용하여 제 1 이온주입 공정을 진행하여 상기 반도체 기판에 저농도 불순물 주입 영역을 형성하는 단계; 상기 캡핑막 패턴의 측벽, 상기 산소차단패턴의 측벽 및 상기 게이트 폴리막 패턴의 측벽을 덮는 스페이서를 형성하는 단계; 및 상기 스페이서와 상기 캡핑막 패턴을 이온주입 마스크로 이용하여 제 2 이온주입 공정을 진행하여 상기 반도체 기판에 고농도 불순물 주입 영역을 형성하는 단계를 더 포함할 수 있다.
상기 산화분위기에서 열처리를 실시하는 단계는 750~950℃의 온도에서, 불활성 캐리어 가스로 질소(N2) 가스를 공급하고, 수소(H2)와 산소(O2)를 공급하되, 산소/수소 비가 0.5~1.3이 되도록 공급하여 진행될 수 있다.
상기 방법으로 형성된 본 발명에 따른 반도체 장치는 반도체 기판 상에 게이트 절연막; 상기 게이트 절연막 상의 게이트 폴리막 패턴; 상기 게이트 폴리막 패턴 상의 금속함유막 패턴; 상기 금속함유막 패턴 상의 캡핑막 패턴; 및 적어도 상기 금속함유막 패턴의 측벽을 덮는 산소차단패턴을 포함하되, 상기 금속함유막 패턴은 차례로 적층된 금속실리사이드막 패턴, 장벽금속막 패턴 및 게이트 금속막 패턴을 포함하는 것을 특징으로 한다.
본 발명의 일 예에 있어서, 상기 게이트 폴리막 패턴은 상기 금속함유막 패턴의 측벽과 정렬되는 측벽을 가지며, 상기 산소차단패턴은 상기 금속함유막 패턴의 측벽만 덮을 수 있다.
본 발명의 다른 예에 있어서, 상기 게이트 폴리막 패턴은 상기 산소차단패턴의 측벽과 정렬되는 측벽을 가질 수 있다. 이때 상기 산소차단 패턴은 상기 금속함유막 패턴의 측벽만 덮을 수 있다. 또는 상기 산소차단패턴은 연장되어 상기 캡핑막 패턴의 측벽도 덮을 수 있다.
상기 산소차단 패턴은 상기 금속함유막 패턴의 측벽만 덮는 제 1 산소차단패턴과 상기 제 1 산소차단패턴의 측벽과 상기 캡핑막 패턴의 측벽을 덮는 제 2 산소차단패턴을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달 될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2 내지 5는 본 발명의 일 실시예에 따라 반도체 장치를 형성하는 방법을 순차적으로 나타내는 단면도들이다.
도 2를 참조하면, 반도체 기판(100) 상에 게이트 절연막(110)을 형성한다. 상기 게이트 절연막(110)은 열산화 공정으로 형성되는 실리콘산화막일 수 있다. 또는 상기 게이트 절연막(110)은 증착 공정으로 형성되는 고유전율을 가지는 산화막일 수 있으며, 예를 들면, 알루미늄산화막(Al2O3), 하프늄산화막(HfO2) 및 지르코늄산화막(ZrO2)을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 게이트 절연막(110) 상에 게이트 폴리막(120), 금속실리사이드막(130), 장벽금속막(140) 및 게이트 금속막(150)을 차례로 형성한다. 상기 게이트 폴리막(120)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘막으로 형성될 수 있다. 상기 금속실리사이드막(130)은 텅스텐실리사이드(WSi), 티타늄실리사이드(TiSi) 및 코발트 실리사이드(CoSi)등 다양한 금속의 실리사이드로 형성될 수 있으며, 이때 화학기상증착(CVD), 물리기상증착(PVD), 또는 원자박막증착(ALD)와 같은 방법이 적용될 수 있다. 상기 장벽금속막(140)은 텅스텐 질화막(WN) 또는 티타늄 질화막(TiN)으로 형성될 수 있으며, 이때에도 CVD, PVD 또는 ALD 방법이 적용될 수 있다. 상기 게이트 금속막(150)은 예를 들면 텅스텐(W)으로 CVD, PVD 또는 ALD 방법을 이용하여 형성될 수 있다. 상기 게이트 금속막(150)은 텅스텐 이외에도 알루미늄이나 구리와 같은 다양한 금속으로 형성될 수 있다. 상기 게이트 금속막(150) 상에 캡핑막 패턴(160)을 형성한다. 상기 캡핑막 패턴(160)은 캡핑막(미도시)을 적층하고 상기 캡핑막 상에 포토리소그라피 공정으로 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 캡핑막을 식각하여 형성될 수 있다. 상기 캡핑막 패턴(160)은 예를 들면, 실리콘질화막, 실리콘 산화막 또는 실리콘산화질화막으로 형성될 수 있다.
도 3을 참조하면, 상기 캡핑막 패턴(160)을 식각 마스크로 이용하여 상기 게이트 금속막(150), 상기 장벽금속막(140), 상기 금속실리사이드막(130) 및 상기 게이트 폴리막(120)을 순차적으로 식각한다. 이때 상기 게이트 절연막(110)도 연이어 식각될 수 있다. 상기 식각 공정으로 차례로 적층된 게이트 절연막 패턴(111), 게이트 폴리막 패턴(121), 금속실리사이드막 패턴(131), 장벽금속막 패턴(141) 및 게이트 금속막 패턴(151)이 형성되며 서로 정렬된 측벽을 가진다. 상기 금속실리사이드막 패턴(131), 상기 장벽금속막 패턴(141) 및 상기 게이트 금속막 패턴(151)은 금속함유막 패턴(300)을 구성한다.
도 4를 참조하면, 상기 금속함유막 패턴(300)의 측벽만을 덮는 산소차단패턴(180)을 선택적으로 형성한다. 상기 산소차단패턴(180)은 어떠한 식각 공정도 없이, 화학기상증착(CVD) 또는 원자박막증착(ALD)을 이용하여 형성되되, CVD 또는 ALD의 공정 조건을 조절하여 상기 금속함유막 패턴(300)의 측벽에만 선택적으로 형성되도록 한다. 즉, CVD 또는 ALD에서 핵생성속도(nucleation rate)와 같은 화학적 성질의 차이를 이용하여 상기 금속함유막 패턴(300)의 측벽에는 매우 증착이 잘 이루어지지만 다른 막들(100, 111, 121, 160)의 표면에는 증착이 거의 이루어지지 않는다. 상기 산소차단패턴(180)은 질화붕소, 금속, 상기 금속의 산화물(oxide), 상기 금속의 질화물(nitride) 또는 상기 금속의 산화질화물(oxynitride)로 형성될 수 있으며, 이때 상기 금속으로 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 하프늄(Hf), 몰리브덴(Mo), 코발트(Co) 및 금(Au)등을 포함하는 그룹에서 선택되는 적어도 하나가 사용될 수 있다.
상기 산소차단패턴(180)은 금속 패턴을 패터닝 공정없이 선택적으로 증착한 후, 증착된 금속 패턴을 산화하거나 질화하거나 또는 산화와 질화를 연속적으로 진행하여 형성할 수 있다. 상기 산소차단패턴(180)은 바람직하게는 5~100Å의 두께를 갖도록 형성된다. 상기 산소차단패턴(180)을 산화알루미늄(Al2O3)으로 형성할 경우, 먼저 135~145℃의 온도와 0.1~1.1Torr의 압력에서 MPA(methylpyrrolidine alane)을 소스가스로 공급하고 아르곤(Ar) 100sccm을 캐리어(carrier) 가스로 공급하여 5초동안 CVD 방법을 이용하여 상기 금속 함유막(130, 140)의 측면만을 덮는 알루미늄패턴을 형성하고, 그 후 대기하에서 자연 산화하여 산화알루미늄을 형성한다. 여기서 상기 알루미늄패턴은 금속함유막 패턴(300)을 제외한 다른 막들(100, 111, 121, 160)의 표면에는 증착되지 않는다.
도 5를 참조하면, 상기 산소차단패턴(180)이 형성된 상기 게이트 패턴을 갖는 상기 반도체 기판(100)에 대하여 산화 분위기에서 열처리를 실시하여 도 3의 식 각 공정 동안 발생된 식각손상을 치유한다. 상기 산화분위기에서 열처리 과정은 750~950℃의 온도에서 불활성 캐리어 가스로 질소(N2) 가스를 공급하고, 수소(H2)와 산소(O2)를 공급하되, 산소/수소 비가 0.5~1.3이 되도록 공급하여 진행될 수 있다. 이때, 상기 산소차단패턴(180)과 상기 금속실리사이드막 패턴(131) 및 상기 캐핑막 패턴(160)은 산소가 상기 게이트 금속막 패턴(151) 속으로 침투하는 것을 방지한다. 따라서, 종래와 같이 게이트 금속막 패턴(151)이 산화되거나 상기 게이트 금속막 패턴(151)과 상기 게이트 폴리막 패턴(121) 사이에 산화막이 형성되지 않아 저항의 증가가 없고, 반도체 소자의 신뢰도가 저하되지 않는다.
상기 캡핑막 패턴(160)을 이온주입마스크로 사용하여, 상기 게이트 폴리막 패턴(121)의 양측의 상기 반도체 기판(100)에 저농도 불순물 영역(190)을 형성한다. 상기 저농도 불순물 영역(190)은 상기 산소차단패턴(180)을 형성하기 전에 상기 캡핑막 패턴(160)을 이온주입마스크로 이용하여 불순물을 주입하여 형성될 수 있다. 상기 저농도 불순물 영역(190)이 형성된 상기 반도체 기판(100)의 전면 상에 스페이서막(미도시)을 콘포말하게 적층하고 전면 이방성 식각 공정을 진행하여 상기 캡핑막 패턴(160), 상기 금속함유막 패턴(300)과 상기 게이트 폴리막 패턴(121)의 측벽을 덮는 스페이서(200)를 형성한다. 상기 스페이서(200)는 실리콘 산화막, 실리콘산화질화막 또는 실리콘 질화막으로 형성될 수 있다. 상기 캡핑막 패턴(160)과 상기 스페이서(200)를 이온주입마스크로 사용하여 불순물을 주입하여 상기 반도체 기판(100)에 고농도 불순물 영역(210)을 형성한다.
도 5의 반도체 장치를 살펴보면, 게이트 절연막 패턴(111), 게이트 폴리막 패턴(121), 금속 실리사이드막 패턴(131), 장벽금속막 패턴(141), 게이트 금속막 패턴(151) 및 캡핑막 패턴(160)이 차례로 적층되어 게이트 패턴을 구성하고 있다. 상기 게이트 폴리막 패턴(121), 금속 실리사이드막 패턴(131), 장벽금속막 패턴(141), 게이트 금속막 패턴(151) 및 캡핑막 패턴(160)은 서로 정렬되는 측벽을 가진다. 상기 금속실리사이드막 패턴(131), 상기 장벽금속막 패턴(141) 및 상기 게이트 금속막 패턴(151)으로 구성되는 금속함유막 패턴(300)의 측벽이 산소차단 패턴(180)으로 덮여진다. 상기 금속실리사이드막 패턴(131)은 위에서 언급한 바와 같이 산소를 차단시키는 역할을 하는 것 뿐만 아니라 장벽금속막 패턴(141)과 게이트 폴리막 패턴(121) 사이의 접촉 저항을 낮추는 오믹층의 역할도 한다. 이로써 게이트 패턴의 저항을 낮출 수 있어 빠른 동작속도를 가지는 반도체 장치를 구현할 수 있다.
도 6 내지 9는 본 발명의 다른 실시예에 따라 반도체 장치를 형성하는 방법을 순차적으로 나타내는 단면도들이다.
도 6을 참조하면, 도 2와 같이 게이트 금속막(150) 상에 캡핑막 패턴(160)을 형성한 후에, 상기 캡핑막 패턴(160)을 식각 마스크로 이용하여 게이트 금속막(150), 장벽금속막(140) 및 금속실리사이드막(130)만 식각되고, 상기 게이트 폴리막(120)은 식각되지 않고 상부면이 노출된다. 이로써, 차례로 적층된 금속 실리사이드막 패턴(131), 장벽금속막 패턴(141) 및 게이트 금속막 패턴(151)을 포함하는 금속함유막 패턴(300)이 형성된다.
도 7을 참조하면, 도 4를 참조하여 설명한 바와 같이 산소차단패턴(180)을 패터닝없이 CVD나 ALD와 같은 증착 공정을 이용하여 금속함유막 패턴(300)의 측벽에만 선택적으로 형성한다.
도 8을 참조하면, 상기 캡핑막 패턴(160) 및 상기 산소차단패턴(180)을 식각마스크로 이용하여 상기 게이트 폴리막(120)을 식각한다. 이때 상기 게이트 절연막(110)도 식각될 수 있다. 이로써, 게이트 절연막 패턴(111)과 게이트 폴리막 패턴(122)이 형성된다. 상기 식각 공정에 의해 상기 산소차단패턴(180)의 상부도 일부 식각되어 상부로 갈수록 좁은 폭을 가지는 산소차단패턴(181)이 형성된다. 그러나 상기 식각 공정으로 상기 금속함유막 패턴(300)의 측벽은 노출되지 않고, 상기 산소차단 패턴(181)으로 덮인 상태가 유지된다. 상기 식각 공정으로 형성된 상기 게이트 폴리막 패턴(122)은 상기 금속함유막 패턴(300)의 폭보다 넓은 폭을 가지도록 형성되며 상기 산소차단패턴(181)의 측벽과 정렬되는 측벽을 가지도록 형성된다.
도 9를 참조하면, 산화분위기에서 열처리 공정을 진행하여 게이트 폴리막 패턴(122)의 측벽과 상기 게이트 절연막 패턴(111)의 식각 손상을 치유한다. 상기 캡핑막 패턴(160)과 상기 산소차단패턴(181)을 이온주입 마스크로 이용하여 상기 반도체 기판(100)에 불순물을 주입하여 저농도 불순물 영역(190)을 형성한다. 상기 캡핑막 패턴(160), 상기 산소차단패턴(181), 및 상기 게이트 폴리막 패턴(122)의 측벽을 덮는 스페이서(200)를 형성한다. 그리고 상기 캡핑막 패턴(160)과 상기 스페이서(200)를 이온주입마스크로 이용하여 상기 반도체 기판(100)에 불순물을 주입하여 고농도 불순물 영역(210)을 형성한다. 본 실시예에서, 막의 종류 및 공정 조 건 등은 도 2 내지 5를 참조하여 설명된 실시예와 동일하다.
도 9의 반도체 장치를 살펴보면, 게이트 절연막 패턴(111), 게이트 폴리막 패턴(122), 금속 실리사이드막 패턴(131), 장벽금속막 패턴(141), 게이트 금속막 패턴(151) 및 캡핑막 패턴(160)이 차례로 적층되어 게이트 패턴을 구성하고 있다. 상기 금속실리사이드막 패턴(131), 상기 장벽금속막 패턴(141) 및 상기 게이트 금속막 패턴(151)으로 구성되는 금속함유막 패턴(300)의 측벽이 산소차단 패턴(181)으로 덮여진다. 상기 산소차단패턴(181)은 상부로 갈수록 좁은 폭을 가진다. 상기 게이트 폴리막 패턴(122)은 상기 금속함유막 패턴(300)의 폭보다 넓은 폭을 가지도록 형성된다.
도 10 내지 14는 본 발명의 또 다른 실시예에 따라 반도체 장치를 형성하는 방법을 순차적으로 나타내는 단면도들이다.
도 10을 참조하면, 도 6과 같은 상태에서, 캡핑막 패턴(160)을 식각 마스크로 이용하여 상기 게이트 폴리막(120)의 상부를 일부 식각하는 과식각 공정을 실시한다. 이로써, 형성되는 게이트 폴리막(123)은 상기 금속함유막 패턴(300)에 인접하되, 상기 금속실리사이드막 패턴(131)의 하부면 보다 낮은 상부면의 리세스된 영역을 가지도록 형성될 수 있다.
도 11을 참조하면, 상기 과식각 공정으로 상기 리세스된 영역을 가지는 게이트 폴리막(123)이 형성된 상기 반도체 기판(100)의 전면 상에 산소차단막(182)을 콘포말하게 적층한다. 또는 도 6과 같은 상태에서 상기 산소 차단막(182)가 콘포말하게 적층될 수 있다. 상기 산소차단막(182)은 화학기상증착(CVD) 또는 원자박막증 착(ALD)을 이용하여 형성되되, CVD 또는 ALD의 공정 조건을 조절하여 상기 반도체 기판(100)의 전면 상에 콘포말하게 형성되도록 한다. 상기 산소차단막(182)은 질화붕소, 금속, 상기 금속의 산화물(oxide), 상기 금속의 질화물(nitride) 또는 상기 금속의 산화질화물(oxynitride)로 형성될 수 있으며, 이때 상기 금속으로 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 하프늄(Hf), 몰리브덴(Mo), 코발트(Co) 및 금(Au)등을 포함하는 그룹에서 선택되는 적어도 하나가 사용될 수 있다. 상기 산소차단막(182)은 금속막을 콘포말하게 증착한 후, 증착된 금속막을 산화하거나 질화하거나 또는 산화와 질화를 연속적으로 진행하여 형성할 수 있다. 또는 산소차단막(182)은 질화붕소, 금속, 금속산화물, 금속질화물 또는 금속산화질화막을 증착공정만 이용하여 별도의 산화 또는 질화 공정 없이 형성될 수 있다.
예를 들면, 상기 산소차단막(182)은 콘포말하게 산화알루미늄(Al2O3)으로 형성될 수 있다. 이때, 상기 산소차단막(182)을 형성하는 CVD 챔버의 온도를 200~600℃로 그리고 CVD 챔버의 압력을 0.1~10Torr으로 만든 상태에서, 소스가스로 TMA(Tri-methyl-Aluminum)의 증기와 오존(O3)를 공급하고 캐리어 가스로 아르곤(Ar)을 공급하여 CVD 방법으로 콘포말한 산화알루미늄을 형성한다. 상기 TMA는 액체 상태로 25℃에서 증기압이 15.6Torr이다. 즉, 예를 들면 25℃의 액체 상태에서 증발되는 상기 TMA 증기를, 캐리어 가스인 아르곤을 이용하여, 상기 CVD 챔버로 이송한다. 상기 오존은 상기 CVD 챔버의 부피의 1m3 당 50~1000g의 양으로, 바람직하게는 350g의 양으로 공급된다.
도 12를 참조하면, 상기 콘포말하게 적층된 산소차단막(182)에 대해 전면 이방성 식각 공정을 진행하여 상기 캡핑막 패턴(160)의 상부면과 상기 게이트 폴리막(123)의 리세스된 상부면 상에서 상기 산소차단막(182)을 제거하는 동시에 상기 캡핑막 패턴(160), 상기 금속함유막 패턴(300) 및 상기 게이트 폴리막(123)의 상측벽을 덮는 산소차단패턴(183)을 형성한다.
도 13을 참조하면, 상기 캡핑막 패턴(160)과 상기 산소차단 패턴(183)을 식각 마스크로 이용하여 상기 게이트 폴리막(123)을 식각하여 게이트 폴리막 패턴(124)을 형성한다. 상기 게이트 폴리막 패턴(124)은 상기 금속함유막 패턴(300)의 폭보다 넓은 폭을 가지며 상기 산소차단패턴(183)의 측벽과 정렬되는 측벽을 가진다.
도 14를 참조하면, 산화분위기에서 열처리 공정을 진행하여 게이트 폴리막 패턴(124)의 측벽과 상기 게이트 절연막 패턴(111)의 식각 손상을 치유한다. 이때, 상기 산소차단패턴(183)이 상기 금속함유막 패턴(300)의 측벽 뿐만 아니라, 상기 캡핑막 패턴(160)의 측벽 및 상기 게이트 폴리막 패턴(124)의 상측벽 일부까지 덮으므로 산소를 확실히 차단시킬 수 있다. 상기 캡핑막 패턴(160)과 상기 산소차단패턴(183)을 이온주입 마스크로 이용하여 상기 반도체 기판(100)에 불순물을 주입하여 저농도 불순물 영역(190)을 형성한다. 상기 산소차단패턴(183) 및 상기 게이트 폴리막 패턴(124)의 측벽을 덮는 스페이서(200)를 형성한다. 그리고 상기 캡핑막 패턴(160)과 상기 스페이서(200)를 이온주입마스크로 이용하여 상기 반도체 기판(100)에 불순물을 주입하여 고농도 불순물 영역(210)을 형성한다.
도 14의 반도체 장치를 살펴보면, 게이트 절연막 패턴(111), 게이트 폴리막 패턴(124), 금속 실리사이드막 패턴(131), 장벽금속막 패턴(141), 게이트 금속막 패턴(151) 및 캡핑막 패턴(160)이 차례로 적층되어 게이트 패턴을 구성하고 있다. 금속함유막 패턴(300)의 측벽, 상기 캡핑막 패턴(160)의 측벽 및 상기 게이트 폴리막 패턴(124)의 상측벽의 일부가 산소차단 패턴(183)으로 덮여진다. 상기 산소차단패턴(183)은 상부로 갈수록 좁은 폭을 가진다. 상기 게이트 폴리막 패턴(124)은 상기 금속함유막 패턴(300)의 폭보다 넓은 폭을 가지도록 형성된다.
도 15 내지 19는 본 발명의 또 다른 실시예에 따라 반도체 장치를 형성하는 방법을 순차적으로 나타내는 단면도들이다.
도 15를 참조하면, 도 10과 같은 상태에서, 제 1 산소차단패턴(180)을, 도 4에서 설명한 바와 같이, 상기 금속함유막 패턴(300)만을 덮도록 형성한다. 즉, CVD 또는 ALD의 공정 조건을 조절하여 핵생성속도(nucleation rate)와 같은 화학적 성질의 차이를 유발하여 상기 금속함유막 패턴(300)의 측벽에만 선택적으로 형성되도록 한다. 상기 제 1 산소차단패턴(180)은 질화붕소, 금속, 상기 금속의 산화물(oxide), 상기 금속의 질화물(nitride) 또는 상기 금속의 산화질화물(oxynitride)로 형성될 수 있으며, 이때 상기 금속으로 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 하프늄(Hf), 몰리브덴(Mo), 코발트(Co) 및 금(Au)등을 포함하는 그룹에서 선택되는 적어도 하나가 사용될 수 있다. 상기 제 1 산소차단패턴(180)은 금속 패턴을 패터닝 공정없이 선택적으로 증착한 후, 증착된 금속 패턴을 산화하거나 질화하거나 또는 산화와 질화를 연속적으로 진행하여 형성할 수 있다.
도 16을 참조하면, 상기 제 1 산소차단패턴(180)이 형성된 상기 반도체 기판(100) 상에 산소차단막(184)을 콘포말하게 적층한다. 상기 산소차단막(184)은 CVD 또는 ALD의 공정 조건을 조절하여 상기 반도체 기판(100)의 전면 상에 콘포말하게 형성되도록 한다. 본 실시예에서, 상기 산소차단막(184)는 후속에 형성되는 스페이서(200)과 동일한 식각 선택비를 가지는 물질로 형성될 수 있으며 바람직하게는 실리콘질화막으로 형성된다. 그외에 상기 산소차단막(184)은 질화붕소, 금속, 상기 금속의 산화물(oxide), 상기 금속의 질화물(nitride) 또는 상기 금속의 산화질화물(oxynitride)로 형성될 수 있으며, 이때 상기 금속으로 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 하프늄(Hf), 몰리브덴(Mo), 코발트(Co) 및 금(Au)등을 포함하는 그룹에서 선택되는 적어도 하나가 사용될 수 있다. 상기 산소차단막(184)은 금속막을 콘포말하게 증착한 후, 증착된 금속막을 산화하거나 질화하거나 또는 산화와 질화를 연속적으로 진행하여 형성할 수 있다.
도 17을 참조하면, 상기 산소차단막(184)에 대해 전면 이방성 식각 공정을 진행하여, 상기 캡핑막 패턴(160)의 상부면과 상기 게이트 폴리막(123)의 리세스된 상부면 상에서 상기 산소차단막(184)을 제거하는 동시에 상기 캡핑막 패턴(160), 상기 제 1 산소차단패턴(180) 및 상기 게이트 폴리막(123)의 상측벽을 덮는 제 2 산소차단패턴(185)을 형성한다.
도 18을 참조하면, 상기 캡핑막 패턴(160)과 상기 제 2 산소차단 패턴(185)을 식각 마스크로 이용하여 상기 게이트 폴리막(123)을 식각하여 게이트 폴리막 패턴(125)을 형성한다. 상기 게이트 폴리막 패턴(125)은 상기 금속함유막 패턴(300) 의 폭보다 넓은 폭을 가지며 상기 제 2 산소차단패턴(185)의 측벽과 정렬되는 측벽을 가진다.
도 19를 참조하면, 산화분위기에서 열처리 공정을 진행하여 게이트 폴리막 패턴(125)의 측벽과 상기 게이트 절연막 패턴(111)의 식각 손상을 치유한다. 이때, 상기 금속함유막 패턴(300)이 제 1 및 제 2 산소차단패턴(180, 185)에 의해 이중으로 덮여있으므로 산소를 더욱 확실히 차단시킬 수 있다. 상기 캡핑막 패턴(160)과 상기 제 2 산소차단패턴(185)을 이온주입 마스크로 이용하여 상기 반도체 기판(100)에 불순물을 주입하여 저농도 불순물 영역(190)을 형성한다. 상기 제 2 산소차단패턴(185) 및 상기 게이트 폴리막 패턴(125)의 측벽을 덮는 스페이서(200)를 형성한다. 그리고 상기 캡핑막 패턴(160)과 상기 스페이서(200)를 이온주입마스크로 이용하여 상기 반도체 기판(100)에 불순물을 주입하여 고농도 불순물 영역(210)을 형성한다.
도 19의 반도체 장치를 살펴보면, 게이트 절연막 패턴(111), 게이트 폴리막 패턴(125), 금속 실리사이드막 패턴(131), 장벽금속막 패턴(141), 게이트 금속막 패턴(151) 및 캡핑막 패턴(160)이 차례로 적층되어 게이트 패턴을 구성하고 있다. 금속함유막 패턴(300)의 측벽은 제 1 산소차단패턴(180)로 덮이며, 상기 제 1산소차단패턴(180)의 측벽, 상기 캡핑막 패턴(160)의 측벽 및 상기 게이트 폴리막 패턴(125)의 상측벽의 일부가 제 2 산소차단 패턴(185)으로 덮여진다. 상기 제 2 산소차단패턴(185)은 상부로 갈수록 좁은 폭을 가진다. 상기 게이트 폴리막 패턴(125)은 상기 금속함유막 패턴(300)의 폭보다 넓은 폭을 가지도록 형성된다.
따라서, 본 발명에 따른 반도체 장치의 형성 방법 및 이에 의해 형성된 장치에서는 금속함유막 패턴의 측벽을 덮는 산소차단패턴을 형성하고, 게이트 폴리막 상에 위치하는 금속함유막 패턴을 차례로 적층된 금속실리사이드막 패턴, 장벽금속막 패턴 및 게이트 금속막 패턴을 포함하도록 형성하는 것을 특징으로 한다. 상기 산소차단패턴에 의해, 게이트 재산화 공정 동안 산소가 상기 금속함유막 패턴으로 확산되는 것이 차단되어 종래의 산화막(O)이 형성되지 않는다. 또한 상기 장벽금속막 패턴과 상기 게이트 폴리막 사이에 위치하는 금속실리사이드막 패턴은 오믹층(ohmic layer)의 역할을 하여 장벽금속막과 게이트 폴리막 사이의 접촉 저항을 감소시키며, 동시에 산소차단막의 역할을 하여, 게이트 전극으로 사용될 수 있는 텅스텐과 같은 금속의 산화를 방지할 수 있다. 이로써, 게이트 전극의 저항을 저감시켜 동작 속도를 향상시키며 신뢰성 있는 반도체 장치를 구현할 수 있다.
Claims (37)
- 반도체 기판 상에 게이트 절연막, 게이트 폴리막 및 금속함유막을 차례로 형성하는 단계;상기 금속함유막을 패터닝하여 금속함유막 패턴을 형성하는 단계; 및상기 금속함유막 패턴의 측벽을 덮는 산소차단 패턴을 형성하는 단계를 구비하되,상기 금속함유막은 금속실리사이드막, 장벽금속막 및 게이트 금속막을 차례로 적층하여 형성되며,상기 금속함유막 패턴은 차례로 적층된 금속실리사이드막 패턴, 장벽금속막 패턴 및 게이트 금속막 패턴을 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 1 항에 있어서,상기 금속함유막 패턴을 형성하는 단계는,상기 금속함유막 상에 캡핑막 패턴을 형성하는 단계; 및상기 캡핑막 패턴을 식각마스크로 이용하여 상기 금속함유막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 2 항에 있어서,금속함유막 패턴을 형성하는 단계 후에, 상기 캡핑막 패턴을 식각마스크로 이용하여 상기 게이트 폴리막을 식각하여 상기 금속함유막 패턴의 측벽과 정렬되는 측벽을 가지는 게이트 폴리막 패턴을 형성하는 단계를 더 포함하며,상기 산소차단패턴은 상기 금속함유막 패턴의 측벽만을 덮도록 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 2 항에 있어서,상기 산소차단패턴을 형성하는 단계는, 화학기상증착 공정 또는 원자박막증착 공정을 진행하여 선택적으로 상기 금속함유막 패턴의 측벽을 덮는 산소차단패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 2 항에 있어서,상기 산소차단패턴은 질화붕소, 금속, 상기 금속의 산화물(oxide), 상기 금속의 질화물(nitride) 또는 상기 금속의 산화질화물(oxynitride)로 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 5 항에 있어서,상기 금속은 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 하프늄(Hf), 몰리브덴(Mo), 코발트(Co) 및 금(Au)을 포함하는 그룹에서 선택되는 적어도 하나인 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 2 항에 있어서,상기 산소차단패턴을 형성하는 단계는,화학기상증착 공정 또는 원자박막증착 공정을 진행하여 선택적으로 상기 금속함유막 패턴의 측벽을 덮는 금속 패턴을 형성하는 단계; 및상기 금속 패턴을 산화하거나, 질화하거나 또는 산화와 질화를 연속적으로 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 1 항에 있어서,상기 산소차단패턴은 산화알루미늄(Al2O3)으로 형성되며,상기 산소차단패턴을 형성하는 단계는,135~145℃의 온도와 0.1~1.1Torr의 압력에서 MPA(methylpyrrolidine alane)을 소스가스로 공급하고 아르곤(Ar) 100sccm을 캐리어(carrier) 가스로 공급하여 CVD 방법을 이용하여 알루미늄 패턴을 형성하는 단계; 및산화분위기에서 상기 알루미늄 패턴을 산화하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 2 항에 있어서,상기 산소차단패턴은 상기 금속함유막 패턴의 측벽만을 덮도록 형성되며,상기 산소차단패턴을 형성하는 단계 후에,상기 캡핑막 패턴과 상기 산소차단패턴을 식각 마스크로 이용하여 상기 게이트 폴리막을 식각하여 상기 산소차단패턴의 측벽과 정렬되는 측벽을 가지는 게이트 폴리막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 2 항에 있어서,상기 산소차단패턴은 연장되어 상기 캡핑막 패턴의 측벽을 덮도록 형성되며,상기 산소차단패턴을 형성하는 단계 후에,상기 캡핑막 패턴과 상기 산소차단패턴을 식각 마스크로 이용하여 상기 게이트 폴리막을 식각하여 상기 산소차단패턴의 측벽과 정렬되는 측벽을 가지는 게이트 폴리막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 10 항에 있어서,상기 산소차단패턴을 형성하는 단계는,상기 금속함유막 패턴이 형성된 상기 반도체 기판 상에 산소차단막을 콘포말하게 형성하는 단계; 및상기 산소차단막에 대해 전면 이방성 식각 공정을 진행하여, 상기 캡핑막 패턴과 상기 게이트 폴리막 상의 상기 산소차단막을 제거하는 동시에 상기 캡핑막 패 턴의 측벽과 상기 금속함유막 패턴의 측벽을 덮는 산소차단 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 11 항에 있어서,상기 산소차단패턴은 질화붕소, 금속, 상기 금속의 산화물(oxide), 상기 금속의 질화물(nitride) 또는 상기 금속의 산화질화물(oxynitride)로 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 12 항에 있어서,상기 금속은 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 하프늄(Hf), 몰리브덴(Mo), 코발트(Co) 및 금(Au)을 포함하는 그룹에서 선택되는 적어도 하나인 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 11 항에 있어서,상기 산소차단막을 형성하는 단계는,상기 금속함유막 패턴이 형성된 상기 반도체 기판 상에 금속막을 콘포말하게 형성하는 단계; 및상기 금속막을 산화하거나, 질화하거나 또는 산화와 질화를 연속적으로 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 11 항에 있어서,상기 산소차단막은 산화알루미늄(Al2O3)으로 형성되며,상기 산소차단막을 형성하는 단계는 200~600℃온도와 0.1~10Torr의 압력하에서 소스가스로 TMA(Tri-methyl-Aluminum)의 증기와 오존(O3)를 공급하고 캐리어 가스로 아르곤(Ar)을 공급하여 CVD 방법을 이용하여 진행되는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 2 항에 있어서,상기 산소차단패턴은 상기 금속함유막 패턴의 측벽만을 덮는 제 1 산소차단 패턴과 상기 제 1 산소차단 패턴의 측벽과 상기 캡핑막 패턴의 측벽을 덮는 제 2 산소차단 패턴을 포함하도록 형성되며,상기 산소차단패턴을 형성하는 단계 후에,상기 캡핑막 패턴과 상기 제 2 산소차단패턴을 식각 마스크로 이용하여 상기 게이트 폴리막을 식각하여 상기 제 2 산소차단패턴의 측벽과 정렬되는 측벽을 가지는 게이트 폴리막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 16 항에 있어서,상기 산소차단패턴을 형성하는 단계는,화학기상증착 방법 또는 원자박막증착 방법을 이용하여 상기 금속함유막 패턴의 측벽만을 덮는 제 1 산소차단패턴을 선택적으로 형성하는 단계;상기 제 1 산소차단 패턴이 형성된 상기 반도체 기판 상에 산소차단막을 콘포말하게 형성하는 단계; 및상기 산소차단막에 대해 전면 이방성 식각 공정을 진행하여, 상기 캡핑막 패턴과 상기 게이트 폴리막 상의 상기 산소차단막을 제거하는 동시에 상기 캡핑막 패턴의 측벽과 상기 제 1 산소차단 패턴의 측벽을 덮는 제 2 산소차단 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 17 항에 있어서,상기 제 1 및 제 2 산소차단패턴은 질화붕소, 금속, 상기 금속의 산화물(oxide), 상기 금속의 질화물(nitride) 또는 상기 금속의 산화질화물(oxynitride)로 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 18 항에 있어서,상기 금속은 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 하프늄(Hf), 몰리브덴(Mo), 코발트(Co) 및 금(Au)을 포함하는 그룹에서 선택되는 적어도 하나인 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 17 항에 있어서,상기 제 2 산소차단 패턴은 실리콘질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 17 항에 있어서,상기 제 1 산소차단패턴을 형성하는 단계는,화학기상증착 공정 또는 원자박막증착 공정을 진행하여 선택적으로 상기 금속함유막 패턴의 측벽을 덮는 금속 패턴을 형성하는 단계; 및상기 금속 패턴을 산화하거나, 질화하거나 또는 산화와 질화를 연속적으로 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 17 항에 있어서,상기 산소차단막을 형성하는 단계는,상기 금속함유막 패턴이 형성된 상기 반도체 기판 상에 금속막을 콘포말하게 형성하는 단계; 및상기 금속막을 산화하거나, 질화하거나 또는 산화와 질화를 연속적으로 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 17 항에 있어서,상기 제 1 산소차단패턴은 산화알루미늄(Al2O3)으로 형성되며,상기 제 1 산소차단패턴을 형성하는 단계는,135~145℃의 온도와 0.1~1.1Torr의 압력에서 MPA(methylpyrrolidine alane)을 소스가스로 공급하고 아르곤(Ar) 100sccm을 캐리어(carrier) 가스로 공급하여 CVD 방법을 이용하여 알루미늄 패턴을 형성하는 단계; 및산화분위기에서 상기 알루미늄 패턴을 산화하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 17 항에 있어서,상기 산소차단막은 산화알루미늄(Al2O3)으로 형성되며,상기 산소차단막을 형성하는 단계는 200~600℃온도와 0.1~10Torr의 압력하에서 소스가스로 TMA(Tri-methyl-Aluminum)의 증기와 오존(O3)를 공급하고 캐리어 가스로 아르곤(Ar)을 공급하여 CVD 방법을 이용하여 진행되는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 1 항에 있어서,상기 산소차단 패턴과 상기 게이트 폴리막 패턴이 형성된 상기 반도체 기판에 대하여 산화 분위기에서 열처리를 실시하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 25 항에 있어서,상기 산화분위기에서 열처리를 실시하는 단계는 750~950℃의 온도에서, 불활성 캐리어 가스로 질소(N2) 가스를 공급하고, 수소(H2)와 산소(O2)를 공급하되, 산소/수소 비가 0.5~1.3이 되도록 공급하여 진행되는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 반도체 기판 상에 게이트 절연막;상기 게이트 절연막 상의 게이트 폴리막 패턴;상기 게이트 폴리막 패턴 상의 금속함유막 패턴;상기 금속함유막 패턴 상의 캡핑막 패턴; 및적어도 상기 금속함유막 패턴의 측벽을 덮는 산소차단패턴을 포함하되,상기 금속함유막 패턴은 차례로 적층된 금속실리사이드막 패턴, 장벽금속막 패턴 및 게이트 금속막 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 27 항에 있어서,상기 게이트 폴리막 패턴은 상기 금속함유막 패턴의 측벽과 정렬되는 측벽을 가지며,상기 산소차단패턴은 상기 금속함유막 패턴의 측벽만 덮는 것을 특징으로 하는 반도체 장치.
- 제 27 항에 있어서,상기 게이트 폴리막 패턴은 상기 산소차단패턴의 측벽과 정렬되는 측벽을 가지는 것을 특징으로 하는 반도체 장치.
- 제 29 항에 있어서,상기 산소차단 패턴은 상기 금속함유막 패턴의 측벽만 덮는 것을 특징으로 하는 반도체 장치.
- 제 29 항에 있어서,상기 산소차단패턴은 상기 캡핑막 패턴의 측벽도 덮는 것을 특징으로 하는 반도체 장치.
- 제 27 내지 31 항 중에 어느 하나의 항에 있어서,상기 산소차단패턴은 질화붕소, 금속, 상기 금속의 산화물(oxide), 상기 금속의 질화물(nitride) 또는 상기 금속의 산화질화물(oxynitride)로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 32 항에 있어서,상기 금속은 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 하프늄(Hf), 몰리브덴 (Mo), 코발트(Co) 및 금(Au)을 포함하는 그룹에서 선택되는 적어도 하나인 것을 특징으로 하는 반도체 장치.
- 제 29 항에 있어서,상기 산소차단 패턴은 상기 금속함유막 패턴의 측벽만 덮는 제 1 산소차단패턴과 상기 제 1 산소차단패턴의 측벽과 상기 캡핑막 패턴의 측벽을 덮는 제 2 산소차단패턴을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 34 항에 있어서,상기 제 1 및 제 2 산소차단패턴은 질화붕소, 금속, 상기 금속의 산화물(oxide), 상기 금속의 질화물(nitride) 또는 상기 금속의 산화질화물(oxynitride)로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 35 항에 있어서,상기 금속은 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 하프늄(Hf), 몰리브덴(Mo), 코발트(Co) 및 금(Au)을 포함하는 그룹에서 선택되는 적어도 하나인 것을 특징으로 하는 반도체 장치.
- 제 34 항에 있어서,상기 제 2 산소차단 패턴은 실리콘질화막으로 이루어지는 것을 특징으로 하 는 반도체 장치.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102420118A (zh) * | 2011-11-14 | 2012-04-18 | 上海华虹Nec电子有限公司 | 一种金属硅化物栅极的形成方法 |
Citations (2)
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|---|---|---|---|---|
| KR20000061842A (ko) * | 1999-03-31 | 2000-10-25 | 김영환 | 모스 트랜지스터 제조방법 |
| KR20030086932A (ko) * | 2002-05-06 | 2003-11-12 | 인피네온 테크놀로지스 아게 | 트랜지스터용 게이트 구조체 및 그 제조 방법 |
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2006
- 2006-02-22 KR KR1020060017267A patent/KR100695896B1/ko not_active IP Right Cessation
Patent Citations (2)
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