CN114334652A - 一种mosfet及其制造方法 - Google Patents

Abstract

本发明提供一种MOSFET及其制造方法，制造方法包括：提供基底，在基底的表面上形成有掩膜层，掩膜层包括自下而上层叠的第一介质层和第二介质层，第一介质层和第二介质层为不同的材料层，在第一介质层中形成有第一开口，在第二介质层中形成有第二开口，第二开口露出第一开口，且第二开口的尺寸大于第一开口的尺寸，在基底与第一开口相对的区域内形成有掺杂区，其中，第一开口基于光刻和刻蚀工艺形成的；以第二介质层为掩膜，刻蚀第一介质层，以在第一介质层和第二介质层中形成第二开口；以第一介质层和第二介质层为掩膜，通过第二离子注入，在掺杂区的外侧形成阱区，其中阱区具有第一导电类型。

Description

一种MOSFET及其制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种MOSFET及其制造方法。

背景技术

作为第三代半导体材料的代表，碳化硅(silicon carbide，SiC)具有禁带宽度大、高击穿电场、高饱和电子漂移速率、高热导率、良好的化学稳定性以及极强的抗辐射能力等出色性能，可以在高温、高压、大电流、高频的领域中得到广泛的应用。

碳化硅MOSFET其击穿临界电场差不多是硅的10倍，碳化硅MOSFET取代高压硅IGBT器件在应用中具有更高的带宽，更低的损耗以及更高的工作温度。不过，由于碳化硅材料的杂质扩散系数相当低，掺杂区域形成只能通过多次注入后高温退火，比较难实现自对准工艺，多次光刻注入工艺导致器件的生产制造工艺复杂，器件具有较高的生产制造成本，另外，器件的元胞尺寸、均流性以及沟道电阻等性能都将受限制于光刻对准精度。

鉴于上述问题的存在，有必要提出一种新的MOSFET及其制造方法。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对目前存在的问题，本发明提供一种MOSFET的制造方法，所述制造方法包括：提供基底，在所述基底的表面上形成有掩膜层，所述掩膜层包括自下而上层叠的第一介质层和第二介质层，所述第一介质层和所述第二介质层为不同的材料层，在所述第一介质层中形成有第一开口，在所述第二介质层中形成有第二开口，所述第二开口露出所述第一开口，且所述第二开口的尺寸大于所述第一开口的尺寸，在所述基底与所述第一开口相对的区域内形成有掺杂区，其中，所述第一开口基于光刻和刻蚀工艺形成的；

以所述第二介质层为掩膜，刻蚀所述第一介质层，以在所述第一介质层和所述第二介质层中形成所述第二开口；

以所述第一介质层和所述第二介质层为掩膜，通过第二离子注入，在所述掺杂区的外侧形成阱区，其中所述阱区具有第一导电类型。

在一个示例中，形成所述掩膜层的方法，包括以下步骤：

在所述基底上依次沉积第一介质层、第二介质层和第三介质层，作为掩膜层，所述第一介质层和所述第二介质层为不同的材料层，所述第三介质层与所述第二介质层具有不同的材料；

通过光刻和刻蚀在所述掩膜层中形成第一开口，其中，所述第一开口露出所述基底的部分表面；

通过湿法刻蚀的方法，自所述第一开口中露出的第二介质层的侧壁向所述第一开口的外侧回蚀刻部分宽度的所述第二介质层，以在所述第二介质层中形成第二开口，其中，所述湿法刻蚀对所述第二介质层的刻蚀速率大于对所述第一介质层的刻蚀速率；

去除所述第三介质层。

在一个示例中，形成所述掺杂区的方法，包括：

在形成所述第一开口之后，所述湿法刻蚀之前，或者，在所述湿法刻蚀之后，以所述掩膜层为掩膜，进行第一离子注入，以在与所述第一开口相对的基底的部分区域内形成掺杂区，其中所述掺杂区具有第一导电类型。

在一个示例中，所述第二开口的中心轴和所述第一开口的中心轴位于同一直线上；和/或

第二开口的尺寸比第一开口的尺寸大1.2μm～2.4μm。

在一个示例中，形成所述掩膜层的方法，包括以下步骤：

在所述基底上依次沉积第一介质层、第二介质层，作为掩膜层，所述第一介质层和所述第二介质层为不同的材料层，

通过光刻工艺，在所述第二介质层上形成图案化的光刻胶层；

以所述图案化的光刻胶层为掩膜，湿法刻蚀所述第二介质层，以在第二介质层中第二开口，其中，所述第二开口的尺寸大于图案化的光刻胶层的开口区域的尺寸；

以所述图案化的光刻胶层为掩膜，干法刻蚀所述第一介质层，以在所述第一介质层中形成第一开口，其中，所述第一开口的尺寸和所述图案化的光刻胶层的开口区域的尺寸相同；

去除所述图案化的光刻胶层。

在一个示例中，形成所述掺杂区的方法，包括：

在去除所述光刻胶层之后，以所述第一介质层为掩膜，进行第一离子注入，以在与所述第一开口相对的基底的部分区域内形成掺杂区，其中所述掺杂区具有第一导电类型。

在一个示例中，在形成所述阱区之后，所述制造方法还包括以下步骤：

去除所述第二介质层；

在所述第一介质层的侧壁形成侧墙；

进行源极掺杂区离子注入，以在所述掺杂区和所述阱区上形成源极掺杂区。

在一个示例中，在所述第一介质层的侧壁形成侧墙，包括：

通过氧化工艺，至少对所述第一介质层的侧壁进行氧化，以形成所述侧墙。

在一个示例中，在形成所述源极掺杂区之后，所述制造方法还包括：

去除所述第一介质层和所述侧墙；

进行退火工艺，以激活掺杂杂质；

在所述基底上形成栅极结构，其中，所述栅极结构包括自下而上层叠的栅极介电层和栅极层；

沉积绝缘介质隔离层，以覆盖所述栅极结构以及所述基底露出的表面；

刻蚀所述绝缘介质隔离层以及部分所述基底，以形成接触开口，其中，所述接触开口贯穿所述源极掺杂区并部分位于所述阱区内；

沉积金属层以填充所述接触开口并覆盖所述绝缘介质隔离层的表面，以形成与所述源极掺杂区电连接的接触。

本申请还提供一种采用前述制造方法制备获得的MOSFET。

本发明实施例的MOSFET的制造方法，具有以下优点：

1、本申请的制造方法只需要一次光刻就可实现MOSFET(例如碳化硅MOSFET)元胞区域的各种掺杂分布的注入，且MOSFET表面掺杂分布不存在光刻对偏的问题，可实现较好的生产一致性，且器件具有较好的均流性；

2、本申请的制造方法结合合理的结构设计和工艺的控制下，可以得到沟道电阻较小、均流性较好、元胞结构较小以及一致性较好的MOSFET器件。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1a至图1j示出了常规的碳化硅MOSFET的制造方法依次执行所获得器件的剖面示意图；

图2a至图2i示出了本申请一个实施例中的碳化硅MOSFET的制造方法依次执行所获得器件的剖面示意图；

图3a至图3h示出了本申请另一个实施例中的碳化硅MOSFET的制造方法依次执行所获得器件的剖面示意图；

图4示出了本申请一个实施例中的碳化硅MOSFET的制造方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

常规的碳化硅MOSFET的制造方法通常包括如下步骤：

首先，如图1a所示，提供基底(例如碳化硅外延片)，基底包括衬底101和形成于衬底101上的外延层102，根据耐压需求选择合理的碳化硅外延片，其外延层102作为器件的漂移区，为承受高的电压部分，其衬底101为低阻接触层。

接着，如图1b所示，在碳化硅外延片上生长第一层介质层103，作为P阱区(Pwell)注入的硬掩膜(Hardmask)；

接着，如图1c所示，通过光刻在第一层介质层103上将Pwell区域打开，也即在第一层介质层103中形成开口露出部分外延层102，去除光刻胶后进行Pwell注入，形成阱区104；

接着，如图1d所示，淀积第二介质层105，其覆盖外延层102以及第一层介质层103；

接着，如图1e所示，通过干法刻蚀对第二介质层105进行回蚀刻，在开口处两侧形成侧墙(spacer)，通过侧墙和第一层介质层103作为硬掩膜阻挡注入，在阱区104形成源极掺杂区106；

接着，去除侧墙和第一介质层，生长第三介质层107，作为P+注入的硬掩膜,如图1f；

接着，通过光刻在第三介质层107中将P+区域打开，也即在第三介质层107中形成开口，以对应基底中预定形成P+区域的位置，去除光刻胶后进行P+注入，形成P+区108，如图1g；

接着，去除第三介质层，并进行杂质激活退火，如图1h；

接着，在外延层102的表面生长栅极氧化层109，并淀积多晶硅，并通过光刻刻蚀多晶硅定义出栅极结构110，如图1i；

接着，沉积绝缘介质隔离层111，通过光刻刻蚀定义出接触开口区域，沉积正面金属112，填充接触开口并覆盖绝缘介质隔离层111，如图1j。

上述的碳化硅MOSFET的制造工艺流程还至少还需要两次光刻才能实现满足器件要求的正面掺杂，该过程相对复杂并且这两次光刻如果有一个明显的光刻对偏，也将会对器件性能发生比较明显的负面影响。

因此，鉴于上述问题的存在，如图4所示，本申请提供一种碳化硅MOSFET的制造方法，包括：在步骤S401中，提供基底，在所述基底的表面上形成有掩膜层，所述掩膜层包括自下而上层叠的第一介质层和第二介质层，在所述第一介质层中形成有第一开口，在所述第二介质层中形成有第二开口，所述第二开口露出所述第一开口，且所述第二开口的尺寸大于所述第一开口的尺寸，在所述基底与所述第一开口相对的区域内形成有掺杂区，所述第一开口基于光刻和刻蚀工艺形成的；在步骤S402中，以所述第二介质层为掩膜，刻蚀所述第一介质层，以在所述第一介质层和所述第二介质层中形成所述第二开口；在步骤S403中，以所述第一介质层和所述第二介质层为掩膜，通过第二离子注入，在所述掺杂区的外侧形成阱区，其中所述阱区具有第一导电类型。

本发明实施例的碳化硅MOSFET的制造方法，具有以下优点：

1、本申请的制造方法只需要一次光刻就可实现碳化硅MOSFET(例如碳化硅MOSFET)元胞区域的各种掺杂分布的注入，且碳化硅MOSFET表面掺杂分布不存在光刻对偏的问题，可实现较好的生产一致性，且器件具有较好的均流性；

2、本申请的制造方法结合合理的结构设计和工艺的控制下，可以得到沟道电阻较小、均流性较好、元胞结构较小以及一致性较好的碳化硅MOSFET器件。

为了彻底理解本发明，将在下列的描述中提出详细步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

下面，将结合附图对本申请的碳化硅MOSFET的制造方法进行描述，其中，图2a至图2i示出了本申请一个实施例中的碳化硅MOSFET的制造方法依次执行所获得器件的剖面示意图；图3a至图3h示出了本申请另一个实施例中的碳化硅MOSFET的制造方法依次执行所获得器件的剖面示意图。

在一个实施例中，本申请的碳化硅MOSFET的制造方法，包括以下步骤：

首先，如图2a所示，提供基底；

具体地，如图2a所示，基底可以包括衬底201和形成于所述衬底201上的外延层202。基底可以是晶圆，在一些示例中，基底可以包括衬底201，而外延层则选择性的设置。

衬底201为半导体衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaN、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。其衬底201为低阻接触层，也即衬底201的电阻低于阈值电阻。

根据耐压需求选择合理的碳化硅外延片，外延层202的参数与器件的耐压需求相关。通常，耐压需求越高，外延层202掺杂浓度越低，外延层202厚度越厚。外延层202掺杂浓度通常在1013cm-3～1017cm-3，厚度一般大于6μm。

外延层202的材料可以是任意适合的半导体材料，例如Si、Ge、SiGe、SiC、SiGeC、InAs、GaN、GaAs、InP或者其它III/V化合物半导体等。在本实施例中，外延层202的材料可以是SiC。其外延层202作为器件的漂移区，为承受高的电压部分。

衬底201和外延层202的导电类型可以是为第一导电类型，第一导电类型可以是N型也可以是P型，具体可以根据实际需要合理的选择。

接着，如图2b所示，在所述基底的表面上形成掩膜层，其中，所述掩膜层包括自下而上层叠的第一介质层203、第二介质层204和第三介质层205，所述第一介质层和所述第二介质层为不同的材料层；所述第三介质层与所述第二介质层具有不同的材料。通过将相邻的两个介质层设置为不同的材料，以便在后续的刻蚀中实现对其中一种材料的刻蚀选择性。

在一个示例中，所述第一介质层203的材料包括多晶硅；而第二介质层204为不同于多晶硅的介质层，例如所述第二介质层的材料包括二氧化硅或氮化硅，或者其他适合的介质层；而第三介质层205为不同于第二层介质的介质层，例如，第三介质层的材料包括以下材料中的一种或多种：多晶硅、氮化硅、二氧化硅以及聚酰亚胺。

可选地，第一介质层、第二介质层和第三介质层的厚度可以根据实际工艺需要合理设定，例如，所述第一介质层的厚度范围为0.5μm-2μm；所述第二介质层的厚度范围为1.6μm-3μm；所述第三介质层的厚度范围为0.4μm-2μm。

第一介质层、第二介质层和第三介质层共同作为后续离子注入的硬掩膜。

接着，如图2c所示，通过光刻和刻蚀在所述掩膜层中形成第一开口2031，其中，所述第一开口2031露出所述基底的部分表面，例如外延层202的部分表面，该第一开口用于定义预定形成的掺杂区的区域，例如掺杂区为P+区。

在一个示例中，通过光刻和刻蚀在所述掩膜层中形成第一开口，包括：通过光刻工艺，例如曝光和显影等步骤，在所述掩膜层上形成图案化的光刻胶层；以所述图案化的光刻胶层为掩膜，刻蚀所述掩膜层，以在所述掩膜层中形成所述第一开口，也即依次刻蚀第三介质层、第二介质层和第一介质层，直到露出外延层202的部分表面。去除所述图案化的光刻胶层。

可以通过例如干刻蚀工艺刻蚀掩膜层，干刻蚀工艺可以为反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。

接着，继续如图2c所示，以所述掩膜层(例如第三介质层205、第二介质层204和第一介质层203)为掩膜，进行第一离子注入，以在与所述第一开口2031相对的基底(例如外延层202)的部分区域内形成掺杂区206，其中所述掺杂区具有第一导电类型，例如，掺杂区为P+掺杂区，也即P型重掺杂区。

第一离子注入的掺杂杂质可以包括Al，或者其他适合的能够形成P型掺杂的掺杂杂质。

P+掺杂区的掺杂浓度范围可以为1×10¹⁹cm^-3-1×10²¹cm^-3，或者还可以为其他适合的掺杂浓度。第一离子注入还可以在湿法刻蚀之后进行。

接着，如图2d所示，通过湿法刻蚀的方法，自所述第一开口2031中露出的第二介质层204的侧壁向所述第一开口2031的外侧回蚀刻部分宽度的所述第二介质层204，以在所述第二介质层中形成第二开口，其中，所述湿法刻蚀对所述第二介质层204的刻蚀速率大于对所述第一介质层203以及对第三介质层205的刻蚀速率，例如，湿法刻蚀几乎不会刻蚀第一介质层203和第三介质层205，而对第二介质层204的刻蚀速率则大于阈值速率，其中，第三介质层205还可以作为掩膜，使得第二介质层的刻蚀能够沿着预定的宽度方向进行，而不会在第二介质层的厚度方向进行。例如，第二开口的尺寸比第一开口的尺寸大1.2μm～2.4μm，且所述第二开口露出所述第一开口，较佳地，所述第二开口的中心轴和所述第一开口的中心轴位于同一直线上。

本文中，第二介质层的宽度方向的尺寸也即指第一开口径向方向的尺寸。

在其他示例中，该湿法刻蚀还可以对第三介质层205具有一定的刻蚀性。

例如，当第二介质层204的材料包括氮化硅时，湿法刻蚀的化学试剂可以使用磷酸溶液，而当第二介质层204的材料包括氧化硅时，则可以选择使用包括氢氟酸的化学试剂。

可选地，回蚀刻的第二介质层的部分宽度的范围为0.6μm-1.2μm，具体可以根据实际预定形成的阱区的尺寸合理设定。

接着，如图2e所示，去除第三介质层。

可以采用任意适合的方法去除第三介质层，具体地可以根据第三介质层的材料合理选择适合的方法，例如通过湿法刻蚀的方法，该湿法刻蚀对第三介质层相对第二介质层和第一介质层的刻蚀选择比大于阈值，例如大于10等，从而使得第三介质层刻蚀去除时，第二介质层和第一介质层未被腐蚀。

例如，第三介质层的材料为氧化硅，第二介质层为氮化硅，则可以采用氢氟酸去除第三介质层。

继续，如图2e所示，以所述回蚀刻后的第二介质层204为掩膜，刻蚀所述第一介质层203，以在所述第一介质层203和所述第二介质层204中形成第二开口2032，其中，第二开口的尺寸大于第一开口的尺寸，在第二开口中露出掺杂区外侧的部分区域的表面。

继续，如图2e所示，以所述第一介质层203和所述第二介质层204为掩膜，通过第二离子注入，在所述掺杂区206的外侧形成阱区207，其中所述阱区207具有第一导电类型。

形成的阱区207的掺杂浓度为5×10¹⁶cm^-3-1×10¹⁹cm^-3，阱区207可以为P型阱区，或者在一些示例中，其也可以为N型阱区，具体可以根据实际需要形成的器件合理的选择。

阱区207和掺杂区206具有相同的导电类型。掺杂区206的掺杂浓度大于阱区207的掺杂浓度。掺杂杂质可以包括Al，或者其他适合的能够形成P型掺杂的掺杂杂质。

在上述步骤中，仅在形成第一开口的过程中使用了光刻工艺，而在形成第二开口时直接利用湿法刻蚀对不同的介质层的刻蚀选择性，而是先对掩膜图形的进一步图案化，减少了一次光刻工艺，避免了光刻对偏问题的出现，节省了成本。

在形成所述阱区207之后，所述制造方法还包括以下步骤：

首先，如图2f所示，去除所述第二介质层，可以使用任意适合的方法去除第二介质层，例如湿法刻蚀的方法。

接着，继续如图2f所示，在所述第一介质层203的侧壁形成侧墙208，形成侧墙的方法可以是本领域技术人员熟知的任何适合的方法，例如，通过氧化工艺，至少对所述第一介质层203(例如多晶硅)的侧壁进行氧化，以形成所述侧墙208，可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成。氧化工艺使得第一介质层203(例如多晶硅)暴露的表面和侧壁上均形成了氧化层，侧壁上的氧化层作为侧墙208。

氧化层的厚度可以根据实际需要合理设定，在此不对其进行具体限定。

接着，继续如图2f所示，进行源极掺杂区离子注入，进行源极掺杂区离子注入，以在所述掺杂区和所述阱区上形成源极掺杂区209，例如在整个掺杂区206上和部分阱区207上形成源极掺杂区209。

源极掺杂区可以具有第二导电类型，例如N型，和前述的掺杂区206和阱区207具有不同的导电类型。

随后，在形成所述源极掺杂区之后，所述制造方法还包括以下步骤：

如图2g所示，去除所述第一介质层和所述侧墙，在第一介质层表面上覆盖氧化层时，可以一并将氧化层去除。

继续如图2g所示，进行退火工艺，以激活掺杂杂质，该退火工艺可以是快速热退火或者炉管热退火等退火工艺，利用900至1050℃的高温来活化源极掺杂区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。

接着，如图2h所示，在所述基底上形成栅极结构，其中，所述栅极结构包括自下而上层叠的栅极介电层210和栅极层211。

具体地，栅极介电层可以是氧化硅(SiO₂)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等生长氧化硅材质的栅极介电层，该栅极介电层也即为栅极氧化层。

在栅极介电层210上沉积栅极材料层例如多晶硅，通过光刻工艺和刻蚀工艺定义出栅极结构的尺寸和形状，例如，先在栅极材料层上形成光刻胶层，利用光刻工艺定义出栅极结构的形状，再以图案化的光刻胶层为掩膜，刻蚀栅极材料层停止于栅极介电层210中，从而形成栅极层211。

栅极介电层210的厚度为0.3μm-0.8μm，或者其他适合的厚度。栅极层例如多晶硅的厚度为0.5μm-2μm，或者其他适合的厚度。

随后，如图2i所示，沉积绝缘介质隔离层212，以覆盖所述栅极结构(例如栅极层211和栅极介电层210)以及所述基底(例如外延层202)露出的表面。

绝缘介质隔离层212可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，绝缘介质隔离层212也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。

绝缘介质隔离层212的厚度范围为0.4μm-2μm，或者其他适合的厚度。

接着，继续如图2i所示，刻蚀所述绝缘介质隔离层212以及部分所述基底，以形成接触开口，其中，所述接触开口贯穿所述源极掺杂区209并部分位于所述掺杂区206内。

该接触开口用于形成和源极掺杂区电连接的接触，以将源极掺杂区引出。

该刻蚀可以利用光刻工艺和刻蚀工艺进行，刻蚀工艺较佳地使用干法刻蚀工艺。

最后，沉积金属层213以填充所述接触开口并覆盖所述绝缘介质隔离层212的表面，以形成与所述源极掺杂区电连接的接触。

只要材料是导电的，金属层213的材料并不受特别的限制。可使用具有从Ag、Au、Cu、Pd、Cr、Mo、Ti、Ta、W和Al中选择的一种或多种的金属和金属化合物作为金属层213，可以通过例如物理沉积的方法沉积金属层213。

金属层213的厚度为1μm-10μm，或其他适合的厚度。

由于部分接触位于掺杂区206中，因此其也可以和掺杂区206电连接，还可以进行合金化工艺，以使金属层和其接触的源极掺杂区209和掺杂区206形成良好欧姆接触。

至此完成了对本申请的MOSFET器件的制造工艺的主要步骤的描述，对于完成的器件其还可能包括其他的步骤，例如在衬底201的背面形成漏极等。

综上所述，本申请公开一种碳化硅MOSFET自对准制造方法，本发明公开的一种碳化硅MOSFET自对准制造方法通过一个三层重叠的介质层，通过对每一层的逐步进行各种操作，一次光刻就可实现碳化硅MOSFET元胞区域的各种掺杂分布的注入，节省了成本。本发明公开的制造方法实现的碳化硅MOSFET表面掺杂分布不存在光刻对偏的问题，可实现较好的生产一致性，器件具有较好的均流性。

在另一个实施例中，如图3a至图3h，本申请还提供一种碳化硅MOSFET的制造方法，包括以下步骤：

首先，如图3a所示，提供基底；

具体地，如图3a所示，基底可以包括衬底301和形成于所述衬底301上的外延层302。基底可以是晶圆，在一些示例中，基底可以包括衬底301，而外延层则选择性的设置。

衬底301为半导体衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaN、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。其衬底301为低阻接触层，也即衬底301的电阻低于阈值电阻。

根据耐压需求选择合理的碳化硅外延片，外延层302的参数与器件的耐压需求相关。通常，耐压需求越高，外延层302掺杂浓度越低，外延层302厚度越厚。外延层302掺杂浓度通常在1013cm-3～1017cm-3，厚度一般大于6μm。

外延层302的材料可以是任意适合的半导体材料，例如Si、Ge、SiGe、SiC、SiGeC、InAs、GaN、GaAs、InP或者其它III/V化合物半导体等。在本实施例中，外延层302的材料可以是SiC。其外延层302作为器件的漂移区，为承受高的电压部分。

衬底301和外延层302的导电类型可以是为第一导电类型，第一导电类型可以是N型也可以是P型，具体可以根据实际需要合理的选择。

接着，如图3b所示，在所述基底的表面上形成掩膜层，其中，所述掩膜层包括自下而上层叠的第一介质层303、第二介质层304，所述第一介质层和所述第二介质层为不同的材料层通过将相邻的两个介质层设置为不同的材料，以便在后续的刻蚀中实现对其中一种材料的刻蚀选择性。

在一个示例中，所述第一介质层303的材料包括多晶硅；而第二介质层304为不同于多晶硅的介质层，例如所述第二介质层的材料包括二氧化硅或氮化硅，或者其他适合的介质层。

可选地，第一介质层、第二介质层的厚度可以根据实际工艺需要合理设定，例如，所述第一介质层的厚度范围为1.5μm-3μm；所述第二介质层的厚度范围为0.5μm-3μm。

第一介质层、第二介质层共同作为后续离子注入的硬掩膜。

接着，如图3c所示，通过光刻工艺，例如曝光和显影等步骤，在第二介质层304上形成图案化的光刻胶层，其中图案化的光刻胶层中具有与预定形成的第一开口尺寸相同的开口区域；以所述图案化的光刻胶层为掩膜，刻蚀第二介质层304，以在第二介质层304中形成第二开口3032，其中，第二开口3032的尺寸大于光刻胶层中的开口区域的尺寸，例如第二开口的尺寸比开口区域的尺寸大1.2μm～2.4μm。其中，可以通过湿法刻蚀刻蚀第二介质层，该湿法刻蚀对第二介质层相比第一介质层具有高的蚀刻选择比，或者，还可以先用干法刻蚀，再用湿法刻蚀。所述第二开口露出所述第一开口，且较佳地，第二开口的中心轴和第一开口的中心轴位于同一直线上。

或者，还可以先用干法刻蚀刻蚀第二介质层，再用湿法刻蚀将开口扩大为第二开口。

继续如图3c所示，以图案化的光刻胶层为掩膜，刻蚀(例如干法刻蚀)第一介质层303，以在第一介质层303中形成第一开口3031，其中第二开口3032的尺寸大于第一开口3031的尺寸，例如第二开口的尺寸比第一开口3031的尺寸大1.2μm～2.4μm。在一个示例中，该第一开口还可以在对第二介质层干法刻蚀的过程中同时实现。

通过光刻和刻蚀在所述掩膜层中形成第一开口3031，其中，所述第一开口3031露出所述基底的部分表面，例如外延层302的部分表面，该第一开口用于定义预定形成的掺杂区的区域，例如掺杂区为P+区。

在本文中干刻蚀工艺可以为反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。

接着，继续如图3c所示，去除图案化的光刻胶层，并以所述第一介质层303为掩膜，进行第一离子注入，以在与所述第一开口3031相对的基底(例如外延层302)的部分区域内形成掺杂区305，其中所述掺杂区具有第一导电类型，例如，掺杂区为P+掺杂区，也即P型重掺杂区。

第一离子注入的掺杂杂质可以包括Al，或者其他适合的能够形成P型掺杂的掺杂杂质。

P+掺杂区的掺杂浓度范围可以为1×10¹⁹cm^-3-1×10²¹cm^-3，或者还可以为其他适合的掺杂浓度。

接着，如图3d所示，以所述第二介质层304为掩膜，刻蚀所述第一介质层303，以在所述第一介质层303和所述第二介质层304中形成第二开口3032，其中，第二开口的尺寸大于第一开口的尺寸，在第二开口中露出掺杂区外侧的部分区域的表面。

继续，如图3d所示，以所述第一介质层303和所述第二介质层304为掩膜(也即硬掩膜)，通过第二离子注入，在所述掺杂区305的外侧形成阱区306，其中所述阱区306具有第一导电类型。

形成的阱区306的掺杂浓度为5×1016cm^-3-1×1019cm^-3，阱区306可以为P型阱区，或者在一些示例中，其也可以为N型阱区，具体可以根据实际需要形成的器件合理的选择。

阱区306和掺杂区305具有相同的导电类型。掺杂区305的掺杂浓度大于阱区306的掺杂浓度。掺杂杂质可以包括Al，或者其他适合的能够形成P型掺杂的掺杂杂质。

在形成所述阱区306之后，所述制造方法还包括以下步骤：

首先，如图3e所示，去除所述第二介质层，可以使用任意适合的方法去除第二介质层，例如湿法刻蚀的方法。

接着，继续如图3e所示，在所述第一介质层303的侧壁形成侧墙307，形成侧墙的方法可以是本领域技术人员熟知的任何适合的方法，例如，通过氧化工艺，至少对所述第一介质层303(例如多晶硅)的侧壁进行氧化，以形成所述侧墙307，可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成。氧化工艺使得第一介质层303(例如多晶硅)暴露的表面和侧壁上均形成了氧化层，侧壁上的氧化层作为侧墙307。

氧化层的厚度可以根据实际需要合理设定，在此不对其进行具体限定。

接着，继续如图3e所示，进行源极掺杂区离子注入，进行源极掺杂区离子注入，以在所述掺杂区和所述阱区上形成源极掺杂区308，例如在整个掺杂区305上和部分阱区306上形成源极掺杂区308。

源极掺杂区可以具有第二导电类型，例如N型，和前述的掺杂区305和阱区306具有不同的导电类型。

随后，在形成所述源极掺杂区之后，所述制造方法还包括以下步骤：

如图3f所示，去除所述第一介质层和所述侧墙，在第一介质层表面上覆盖氧化层时，可以一并将氧化层去除。

继续如图3f所示，进行退火工艺，以激活掺杂杂质，该退火工艺可以是快速热退火或者炉管热退火等退火工艺，利用900至1050℃的高温来活化源极掺杂区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。

接着，如图3g所示，在所述基底上形成栅极结构，其中，所述栅极结构包括自下而上层叠的栅极介电层309和栅极层310。

具体地，栅极介电层可以是氧化硅(SiO₂)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等生长氧化硅材质的栅极介电层，该栅极介电层也即为栅极氧化层。

在栅极介电层309上沉积栅极材料层例如多晶硅，通过光刻工艺和刻蚀工艺定义出栅极结构的尺寸和形状，例如，先在栅极材料层上形成光刻胶层，利用光刻工艺定义出栅极结构的形状，再以图案化的光刻胶层为掩膜，刻蚀栅极材料层停止于栅极介电层309中，从而形成栅极层310。

栅极介电层309的厚度为0.3μm-0.8μm，或者其他适合的厚度。栅极层例如多晶硅的厚度为0.5μm-2μm，或者其他适合的厚度。

随后，如图3h所示，沉积绝缘介质隔离层311，以覆盖所述栅极结构(例如栅极层310和栅极介电层309)以及所述基底(例如外延层302)露出的表面。

绝缘介质隔离层311可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，绝缘介质隔离层311也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。

绝缘介质隔离层311的厚度范围为0.4μm-2μm，或者其他适合的厚度。

接着，继续如图3h所示，刻蚀所述绝缘介质隔离层311以及部分所述基底，以形成接触开口，其中，所述接触开口贯穿所述源极掺杂区308并部分位于所述掺杂区305内。

该接触开口用于形成和源极掺杂区电连接的接触，以将源极掺杂区引出。

该刻蚀可以利用光刻工艺和刻蚀工艺进行，刻蚀工艺较佳地使用干法刻蚀工艺。

最后，沉积金属层312以填充所述接触开口并覆盖所述绝缘介质隔离层311的表面，以形成与所述源极掺杂区电连接的接触。

只要材料是导电的，金属层312的材料并不受特别的限制。可使用具有从Ag、Au、Cu、Pd、Cr、Mo、Ti、Ta、W和Al中选择的一种或多种的金属和金属化合物作为金属层312，可以通过例如物理沉积的方法沉积金属层312。

金属层312的厚度为1μm-10μm，或其他适合的厚度。

由于部分接触位于掺杂区305中，因此其也可以和掺杂区305电连接，还可以进行合金化工艺，以使金属层和其接触的源极掺杂区308和掺杂区305形成良好欧姆接触。

至此完成了对本申请的MOSFET器件的制造工艺的主要步骤的描述，对于完成的器件其还可能包括其他的步骤，例如在衬底301的背面形成漏极等。

综上所述，本实施案例在实施案例一的基础上减少一层介质层，通过在两层介质层上做各种操作和在只需要一次光刻的情况下实现碳化硅MOSFET元胞区域的各种掺杂分布的注入。本发明公开的一种碳化硅MOSFET自对准制造方法实现的碳化硅MOSFET表面掺杂分布不存在光刻对偏的问题，可实现较好的生产一致性，器件具有较好的均流性。

本申请实施例还提供一种MOSFET器件，该器件例如为碳化硅MOSFET，其可以通过前述的方法制备获得，因此具有和前述方法相同的优点。具体地，MOSFET的结构参考前文方法中的描述，在此不做赘述。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种MOSFET的制造方法，其特征在于，所述制造方法包括：

提供基底，在所述基底的表面上形成有掩膜层，所述掩膜层包括自下而上层叠的第一介质层和第二介质层，所述第一介质层和所述第二介质层为不同的材料层，在所述第一介质层中形成有第一开口，在所述第二介质层中形成有第二开口，所述第二开口露出所述第一开口，且所述第二开口的尺寸大于所述第一开口的尺寸，在所述基底与所述第一开口相对的区域内形成有掺杂区，其中，所述第一开口基于光刻和刻蚀工艺形成的；

以所述第二介质层为掩膜，刻蚀所述第一介质层，以在所述第一介质层和所述第二介质层中形成所述第二开口；

以所述第一介质层和所述第二介质层为掩膜，通过第二离子注入，在所述掺杂区的外侧形成阱区，其中所述阱区具有第一导电类型。

2.如权利要求1所述的制造方法，其特征在于，在形成所述阱区之后，所述制造方法还包括以下步骤：

去除所述第二介质层；

在所述第一介质层的侧壁形成侧墙；

进行源极掺杂区离子注入，以在所述掺杂区和所述阱区上形成源极掺杂区。

3.如权利要求1所述的制造方法，其特征在于，形成所述掩膜层的方法，包括以下步骤：

在所述基底上依次沉积第一介质层、第二介质层和第三介质层，作为掩膜层，所述第一介质层和所述第二介质层为不同的材料层，所述第三介质层与所述第二介质层具有不同的材料；

通过光刻和刻蚀在所述掩膜层中形成第一开口，其中，所述第一开口露出所述基底的部分表面；

通过湿法刻蚀的方法，自所述第一开口中露出的第二介质层的侧壁向所述第一开口的外侧回蚀刻部分宽度的所述第二介质层，以在所述第二介质层中形成第二开口，其中，所述湿法刻蚀对所述第二介质层的刻蚀速率大于对所述第一介质层的刻蚀速率；

去除所述第三介质层。

4.如权利要求3所述的制造方法，其特征在于，形成所述掺杂区的方法，包括：

在形成所述第一开口之后，所述湿法刻蚀之前，或者，在所述湿法刻蚀之后，以所述掩膜层为掩膜，进行第一离子注入，以在与所述第一开口相对的基底的部分区域内形成掺杂区，其中所述掺杂区具有第一导电类型。

5.如权利要求1所述的制造方法，其特征在于，所述第二开口的中心轴和所述第一开口的中心轴位于同一直线上；和/或

所述第二开口的尺寸比所述第一开口的尺寸大1.2μm～2.4μm。

6.如权利要求1所述的制造方法，其特征在于，形成所述掩膜层的方法，包括以下步骤：

在所述基底上依次沉积第一介质层、第二介质层，作为掩膜层，所述第一介质层和所述第二介质层为不同的材料层，

通过光刻工艺，在所述第二介质层上形成图案化的光刻胶层；

以所述图案化的光刻胶层为掩膜，湿法刻蚀所述第二介质层，以在第二介质层中第二开口，其中，所述第二开口的尺寸大于图案化的光刻胶层的开口区域的尺寸；

以所述图案化的光刻胶层为掩膜，干法刻蚀所述第一介质层，以在所述第一介质层中形成第一开口，其中，所述第一开口的尺寸和所述图案化的光刻胶层的开口区域的尺寸相同；

去除所述图案化的光刻胶层。

7.如权利要求6所述的制造方法，其特征在于，形成所述掺杂区的方法，包括：

在去除所述光刻胶层之后，以所述第一介质层为掩膜，进行第一离子注入，以在与所述第一开口相对的基底的部分区域内形成掺杂区，其中所述掺杂区具有第一导电类型。

8.如权利要求2所述的制造方法，其特征在于，在所述第一介质层的侧壁形成侧墙，包括：

通过氧化工艺，至少对所述第一介质层的侧壁进行氧化，以形成所述侧墙。

9.如权利要求2所述的制造方法，其特征在于，在形成所述源极掺杂区之后，所述制造方法还包括：

去除所述第一介质层和所述侧墙；

进行退火工艺，以激活掺杂杂质；

在所述基底上形成栅极结构，其中，所述栅极结构包括自下而上层叠的栅极介电层和栅极层；

沉积绝缘介质隔离层，以覆盖所述栅极结构以及所述基底露出的表面；

刻蚀所述绝缘介质隔离层以及部分所述基底，以形成接触开口，其中，所述接触开口贯穿所述源极掺杂区并部分位于所述阱区内；

沉积金属层以填充所述接触开口并覆盖所述绝缘介质隔离层的表面，以形成与所述源极掺杂区电连接的接触。

10.一种采用权利要求1至9任一项所述制造方法制备获得的MOSFET。

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