KR19990023845A - 트랜지스터 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 복합 측벽 스페이서 바디(20 및 22)를 구비하는 트랜지스터 및 그 형성 방법을 제공한다. 질화 실리콘층(16) 및 이산화 실리콘층(18)을 사용하여 바디(20 및 22)를 형성한다. 게이트 절연체층(12)에 의해 반도체 기판(10)과 분리되어지는 게이트 도체 바디(14)의 대향 측벽 상에 바디(20 및 22)가 피착된다. 측벽 바디(20 및 22)는 제어가능하고 강건한 특성을 갖는 질화 실리콘을 제공하지만, 도체 바디(14)로부터 기판(10) 내로 원치않는 불순물의 이동을 초래할 수 있는 후막의 질화 실리콘층의 형성을 필요로 하지 않는다.
Description
본 발명은 일반적으로 전자 디바이스(electronic devices)의 분야에 관한 것으로, 보다 상세하게는 복합 측벽 스페이서 구조(composite sidewall spacer structure)를 갖는 개선된 트랜지스터 및 그 형성 방법에 관한 것이다.
MOS 트랜지스터의 형성 시에, 측벽 스페이서는 종종 게이트 도체의 대향 측벽 상에 형성된다. 이들 측벽 스페이서에 의해 게이트 도체의 대향 측면 상에 소스 및 드레인 영역을 보다 제어되고 효율적으로 형성할 수 있다. 소스 및 드레인 영역을 측벽 스페이서의 폭에 대해 용이하거 정확하게 제어할 수 있는 치수로 위치 설정하는 것이 중요하다. 과거에는, 측벽 스페이서들은 이산화 실리콘으로 형성하였다, 이러한 형성 공정에는 전형적으로 사전 형성된 게이트 도체 상에 이산화 실리콘층을 콘포멀하게(conformal) 피착시키는 단계가 포함된다. 다음에, 이산화 실리콘층을 단지 소량의 필라멘트들만이 게이트 도체의 대향하는 수직 측벽에 근접하게 남아 있을 때까지 이방성으로 에칭시킨다. 이산화 실리콘층을 에칭하는 데 사용되는 공정은 전형적으로 반응성 이온 에칭을 포함한 플라즈마 공정이다. 이 공정 중에 소스 및 드레인 영역이 위치되어질 기판의 표면은 허용할 수 없는 손상을 입을 수 있다. 또한, 게이트의 표면 또는 실리콘 기판 자체의 표면으로부터 자연 산화물(native oxides)을 제거시키는 데 사용되는 임의 후속하는 글레이즈 제거 에칭(deglazing etch)에 의해서도 측벽 절연체가 공격을 받게 될 것이다. 글레이즈 제거 작업은 전형적으로 강도 및 지속 기간을 제어하기가 곤란한 습식 에칭 공정이다. 이러하 이유 때문에, 측벽 스페이서의 구조체는 이 공정들에서 에측할 수 없는 제조 능력 문제와 수율 문제를 갖고 에칭된다.
측벽 스페이서로서 이산화 실리콘을 사용함에 따른 문제들은 질화 실리콘의 측벽 스페이서를 사용함으로써 부분적으로는 해결되었다. 질화 실리콘의 사용으로 실리콘 기판의 표면은 질화 실리콘의 스페이서 바디의 형성 중에 게이트 산화물에 의해 피복된 상태로 남아 있는다. 이는 질화물과 산화물 간에 높은 선택성을 갖는 에칭 공정을 이용하기 때문이다. 이로써, 글레이즈 작업 및 주입 공정(implant procedures)을 표면이나 기판에 대한 손상없이 또는 질화물 스페이서 바디 자체에 대한 손상없이 처리할 수 있다. 그러나, 질화 실리콘의 사용으로 새로운 문제가 발생하였다. 질화 실리콘은 비교적 고온에서 극히 낮은 피착율로만 피착시킬 수 있다. 예를 들어, 2,000Å 정도 두께의 질화 실리콘층을 피착하는 데 800℃ 정도의 온도와 2 시간을 초과하는 피착 시간을 필요로 할 것이다. 이와 같이 긴 시간의 처리 공정에 의해 심각한 수율 문제가 발생하였다. 또한, 이러한 처리시의 높은 열적 버짓(budget)에 의해 게이트 도체 자체 내의 불순물, 특히 붕소가 박막의 게이트 산화물을 통해 트랜지스터의 채널이 형성되어질 반도체 기판 내로 확산되어 지게 된다. 이들 불순물들은 트랜지스터의 임계 전압을 심하게 변동시킬 수 있다.
따라서, 반도체 기판의 표면을 보호하면서도 디바이스의 임계 전압 또는 디바이스의 제조 수율에 악영향을 주지 않는 측벽 스페이서 구조가 필요로 된다.
따라서, 본 발명의 교시에 따르면, 종래 구조체 및 그 형성 방법에 관련된 단점들 및 문제점들을 사실상 제거시키는 복합 측벽 구조를 갖는 트랜지스터 아키텍쳐가 제공된다.
본 발명의 일 실시예에 따르면, 반도체층의 외면에 근접하게 배치된 대향하는 측벽들을 갖는 게이트 도체 바디를 구비하는 반도체층의 외면 상에 형성된 트랜지스터가 제공된다. 반도체층의 외면과 게이트 도체 바디 사이에는 게이트 절연체층이 배치된다. 제1 및 제2 측벽 절연체 바디들은 게이트 도체 바디의 대향하는 측벽에 근접하게 또한 게이트 도체 바디의 대향하는 측벽에 근접한 반도체층의 외면 부분에 인접하게 배치된다. 측벽 절연체 바디들 각각은 게이트 도체 바디의 측벽과 반도체층의 표면에 인접한 질화 실리콘의 제1층과, 질화 실리콘층에 인접하고 질화 실리콘층에 의해 게이트 도체 바디 및 반도체층의 표면과 분리되어진 이산화 실리콘층을 구비한다.
도 1a 내지 도 1d는 본 발명의 교시에 따라 복합 측벽 스페이서 바디들을 갖는 트랜지스터를 형성하는 방법을 예시하는 일련의 확대도, 단면도, 정면도로서 개략적으로 도시한 도면
도면의 주요 부분에 대한 부호의 설명
10 : 기판 12 : 게이트 절연체층
14 : 게이트 도체 바디 16 : 질화 실리콘층
18 : 이산화 실리콘층 20, 22 : 측벽 스페이서 바디
24 : 소스 영역 26 : 드레인 영역
30 : 소스 콘택트 32 : 게이트 콘택트
34 : 드레인 콘택트
본 발명의 교시는 동일 참조 부호들은 동일 소자들을 나타내는 첨부된 도면을 참조함으로써 보다 완전히 이해할 수 있을 것이다.
도 1a 내지 도 1d는 본 발명의 교시에 따라 복합 측벽 스페이서 바디를 갖는 트랜지스터를 형성하는 데 사용될 있는 일련의 공정을 도시한 것이다. 도 1a를 참조해 보면, 예를 들어, 실리콘, 갈륨 아세나이드, 또는 다른 적합한 반도체 재료를 구비할 수 있는 반도체 기판(10)이 도시된다. 반도체 기판(10)의 외면 상에 게이트 절연체층(12)이 형성된다. 게이트 절연체층(12)은 50 내지 60Å 정도의 두께를 갖는 이산화 실리콘층을 구비할 수 있다. 게이트 절연체층(12)의 표면 중 일부에서 외향으로 게이트 도체 바디(14)가 배치된다. 게이트 도체 바디(14)는 예를 들어, 다결정 실리콘을 구비할 수 있고 두께는 2000 내지 4000Å 정도이고 폭은 2500Å 정도일 수 있다. 도 1a 내지 도 1d에서 도시된 구조체는 단지 본 발명의 교시를 위해 제시된 것으로, 일부 예에서는 본래의 크기로 도시되지 않았다.
게이트 도체 바디(14)는 다결정 반도체 재료층을 피착하고 피착층을 패터닝하고 종래의 포토리소그래피 공정을 사용하여 피착층을 에칭함으로써 형성될 수 있다. 또한 게이트 도체의 도전성을 보다 양호하게 하기 위해 게이트 도체 바디(14)에 붕소 등의 P-형 불순물이나 비소 또는 인 등의 N-형 불순물을 주입할 수 있다. 후속의 처리 단계에서, 이들 불순물, 특히 붕소가 게이트 절연체층(12)을 통해 기이트 도체 바디(14)에 바로 인접한 기판(10)의 영역 내로 이동될 수 있다. 이들 분순물들이 이 영역 내로 이동되는 것이 허용되면, 완성된 디바이스의 최종 임계 전압에 해로운 영향을 줄 수 있다. 이들 불순물들의 이동은 주입된 게이트 도체 바디(14)에 대해 장시간 동안 고온 처리를 행하였을 때 발생한다. 이로써, 후속하는 공정에서는 단지 저온 처리만을 행하거나 고온 처리를 행하는 시간량을 제한해야 한다.
도 1b를 참조해 보면, 게이트 절연체층(12)의 노출 부분 및 게이트 도체 바디(14)의 전면을 피복하는 질화 실리콘층(16)이 피착되어 있다, 질화 실리콘층(16)은 저압 화학 기상 피착 방법을 사용하여 피착시킬 수 있다. 질화 실리콘층(16)의 두께는 250Å 정도일 수 있다. 이 공정에서는 특히 800℃의 온도를 필요로 하므로, 두께가 단지 250Å인 층이 갖는 의미는 이 구조체에 대해서는 단지 10 내지 12분 동안만 이러한 고온 처리를 행해야 한다는 것을 말한다. 이것은 게이트 도체 바디(14) 내의 붕소 또는 다른 불순물들이 게이트 절연체층(12)을 통해 기판(10) 내로 소정 실질적인 양이 확산되기에는 충분한 시간은 아니다. 본 발명의 다른 실시예에 따르면, 질화 실리콘층(16)을 피착하기 직전에 박막의 이산화 실리콘층을 추가로 피착시킬 수 있다.
이어서, 질화 실리콘층(16)에서 외향으로 이산화 실리콘층(18)을 피착시킨다. 이산화 실리콘층(18)은 또한 저압 화학 기상 피착 방법을 사용하여 피착될 수 있다. 이산화 실리콘층(18)의 두께는 1,750Å 정도가 될 수 있다. 이러한 피착 공정은 600 내지 700℃ 정도의 온도에서 행해진다. 게이트 도체 바디(14) 내의 불순물의 확산은 e-1/T에 비례하기 때문에, 층(18)의 형성 동안 게이트 도체 바디(14)로부터의 불순물, 특히 붕소의 확산은 거의 없을 것이다.
도 1c는 게이트 도체 바디(14)의 대향하는 측벽 상에 복합 측벽 스페이서 바디(20 및 22)를 포함하는 단면 구조체를 도시한다. 바디(20 및 22)는 연속하는 두 에칭 공정을 사용하여 형성된다. 우선, 이산화 실리콘층(18)을 질화 실리콘에 비해 이산화 실리콘에 대해 높은 선택도를 갖는 공정을 이용하여 에칭한다. 이 에칭 공정은 각종의 적합한 반응성 이온 에칭 시스템을 사용할 수 있어 10:1을 초과하는 선택도(selectivity) 및 고 정도의 이방성(anisotropy)을 달성할 수 있다. 또한, 이 공정 중에서 에칭 스토퍼(etch stop)로서 질화 실리콘의 존재를 검출하도록 동작하는 종료점(end point) 검출기를 사용할 수 있다. 예를 들어, 염소(Chlorine), 브롬(Bromine), 또는 헬륨(Helium) 및, CF4또는 SF6등의 불소 소스(Fluorine source)를 이용하는 플라즈마 에칭을 사용할 수 있다. 이들 반응물(reactant)의 비는 적당한 선택도가 제공되도록 변화될 수 있다. 다음에는 질화 실리콘층(16)의 노출 부분을 에칭하기 위한 제2 에칭 공정을 행한다. 동일하게, 이러한 에칭 공정은 이산화 실리콘 및 폴리실리콘에 비해 질화 실리콘에 대해 높은 선택도를 갖는 적당한 에칭 공정을 사용할 수 있어, 폴리실리콘 또는 이산화 실리콘을 검출하기 위한 종료점 검출기를 에칭 스토퍼로서 사용할 수 있다. 예를 들어, 염소, 브롬, 또는 헬륨 및, CF4또는 SF6등의 불소 소스를 이용하는 플라즈마 에칭을 사용할 수 있다. 이들 반응물의 비는 적당한 선택도가 제공되도록 변화될 수 있다. 이들 두 공정이 완료된 후, 게이트 절연체층(12)의 외면 및 게이트 도체 바디(14)의 외면이 노출되어, 측벽 바디(20 및 22)가 남게 될 것이다. 층(16)의 두께가 250Å 정도이고 층(18)의 두께가 1750Å 정도이면, 측벽 바디(20 및 22)는 게이트 절연체층(12)의 외면에 근접한 바디 각각의 풋(foot)에서의 폭이 1750Å 정도가 될 것이다. 측벽 바디(20 및 22)는 후속하는 글레이즈 제거 공정에 대해 높은 내구성을 갖는다. 또한, 이러한 구조체는 기판(10)의 외면을 피복하는 소정량의 산화물을 유지하여 기판(10)의 표면을 에칭 공정 동안 이온 공격으로부터 보호한다. 또한 절연체층(12)의 나머지 부분은 이들이 소스 및 드레인 영역을 형성하는 데 사용되는 주입 공정 동안 부주의로 생성된 금속 이온으로부터 기판(10)이 오염되는 것을 방지시키기 때문에 소스 및 드레인 영역의 주입 시에 도움이 된다. 층(16 및 18)은 이산화 실리콘 및 질화 실리콘을 구비할 필요없이 서로에 대해 선택적으로 에칭할 수 있는 임의 적합한 유전체를 구비할 수 있다는 것에 주목할 필요가 있다.
도 1d는 측벽 절연체 스페이서 바디(20 및 22)를 포함하는 완성된 디바이스를 도시한다. 도 1d에서는 소스 영역(24) 및 드레인 영역(26)의 배치를 도시한다. 또한, 예를 들어, 이산화 실리콘을 구비하는 아이솔레이션 절연체층(28)이 피착되어 있다. 또한, 형성된 트랜지스터의 3개 노드와의 전기적 접속을 행하기 위한 소스 콘택트(30), 게이트 콘택트(32) 및 드레인 콘택트(34)가 형성되어 있다. 도 1d는 트랜지스터를 간략히 변형시킨 것이다. 이 디바이스는 다른 층들을 포함할 수 있는 데, 예를 들어, 소스· 드레인 및 게이트 영역에서의 접촉 저항을 감소시키기 위해 티탄 실리사이드층을 포함할 수 있다.
본 발명의 트랜지스터 및 그 제조 방법에 따르면, 측벽 스페이서 바디가 질화 실리콘층을 구비하지만, 그 두께가 후막으로 형성되지 않아 도체 바디로부터 기판 내로 불순물이 이동되는 것을 방지시킬 수 있다.
비록 본 발명을 상기 실시예에 대해서만 기술 및 도시하였지만, 첨부된 청구 범위에 의해서만 한정되는 본 발명의 사상 및 범주를 벗어 나지 않는 한 본 명세서에서 기재된 교시에 대해 여러 가지의 변형, 수정 및 대체 실시예가 가능하다는 것은 말할 필요도 없다.
Claims (9)
- 반도체층의 외면 상에 형성되는 트랜지스터에 있어서,상기 반도체층의 상기 외면에 근접 배치된 대향하는 측벽을 갖는 게이트 도체 바디와,상기 반도체층의 상기 외면과 상기 게이트 도체 바디 사이에 배치된 게이트 절연체층과,상기 게이트 도체 바디의 상기 대향하는 측벽 중 하나에 각각 근접 배치되고 상기 게이트 도체 바디의 상기 대향하는 측벽에 근접한 상기 반도체층의 상기 외면의 부분에 인접하게 배치된 제1 및 제2 측벽 절연체 바디를 포함하고,상기 측벽 절연체 바디 각각은 상기 게이트 도체 바디의 상기 측벽 및 상기 반도체층의 상기 표면에 인접한 질화 실리콘의 제1층과, 상기 질화 실리콘층에 인접하고 상기 질화 실리콘층에 의해 상기 게이트 도체 바디 및 상기 반도체층의 상기 표면과 분리되는 이산화 실리콘층을 포함하는것을 특징으로 하는 트랜지스터.
- 제1항에 있어서, 상기 게이트 절연체층은 이산화 실리콘을 포함하는것을 특징으로 하는 트랜지스터.
- 제1항에 있어서, 상기 게이트 도체 바디는 다결정 실리콘을 포함하는것을 특징으로 하는 트랜지스터.
- 제1항에 있어서, 상기 게이트 절연체층은 그 두께가 60Å 정도이고, 상기 게이트 도체 바디는 그 폭이 2500Å 정도이고, 상기 측벽 절연체 바디 각각은 그 폭이 1,750Å 정도인것을 특징으로 하는 트랜지스터.
- 반도체층의 외면 상에 트랜지스터를 형성하기 위한 방법에 있어서,상기 반도체층의 상기 외면에 근접 배치되는 대향하는 측벽을 갖는 게이트 도체 바디를 형성하는 단계와,상기 반도체층의 상기 외면과 상기 게이트 도체 바디 사이에 배치되는 게이트 절연체층을 형성하는 단계와,상기 게이트 도체 바디의 상기 대향하는 측벽 중 하나에 각각 근접 배치되고 상기 게이트 도체 바디의 상기 대향하는 측벽에 근접한 상기 반도체층의 상기 외면의 부분에 인하게 배치되는 및 제2 측벽 절연체 바디를 형성하는 단계를 포함하고,상기 측벽 절연체 바디 각각은 상기 게이트 도체 바디의 상기 측벽 및 상기 반도체층의 상기 표면에 인접하여 피착된 질화 실리콘의 제1층과, 상기 질화 실리콘층에 인접하게 피착되고 상기 질화 실리콘층에 의해 상기 게이트 도체 바디 및 상기 반도체층의 상기 표면과 분리되는 이산화 실리콘층으로 형성되는것을 특징으로 하는 트랜지스터의 형성 방법.
- 제5항에 있어서, 상기 게이트 절연체층을 형성하는 단계는 이산화 실리콘층을 성장시키는 단계를 포함하는것을 특징으로 하는 트랜지스터의 형성 방법.
- 제5항에 있어서, 상기 게이트 도체 바디를 형성하는 단계는 다결정 실리콘층을 피착하는 단계와 상기 다결정 실리콘층을 패터닝하여 에칭하는 단계를 포함하는것을 특징으로 하는 트랜지스터의 형성 방법.
- 제5항에 있어서, 상기 게이트 절연체층은 그 두께가 60Å 정도이고, 상기 게이트 도체 바디는 그 폭이 2500Å 정도이고, 상기 측벽 절연체 바디 각각은 그 폭이 1,750Å 정도인것을 특징으로 하는 트랜지스터의 형성 방법.
- 제5항에 있어서, 상기 제1 및 제2 측벽 절연체 바디를 형성하는 단계는상기 게이트 도체 바디 및 상기 게이트 절연체층의 부분 상에 질화 실리콘층을 피착시키는 단계와,상기 질화 실리콘층 상에 이산화 실리콘층을 피착시키는 단계와,상기 이산화 실리콘층을 질화 실리콘에 비해 이산화 실리콘에 대해 선택도를 갖는 등방성 에칭 공정을 사용하여 에칭하는 단계와,상기 질화 실리콘층을 이산화 실리콘에 비해 질화 실리콘에 대해 선택도를 갖는 등방성 에칭 공정을 사용하여 에칭하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
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