TW381319B - Transistor having composite sidewall spacer and method of construction - Google Patents

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Description

A7 ---------B7 五、發明説明（i ) 發明技術範面 本發明-般與電子裝置有關，且更特別的與改良電晶體及 構建具有合成側壁間隔物結構的方法有關。 發明背景 經濟部中央標準局®C工消费合作社印裝 在構造MGSf晶料’通㈣魅間隔物觀在_導體相 對的侧壁上。這些側壁間隔物使得閘極導體相對側之源極和沒極 區域的形成較為控制及有效率。側㈣隔物的寬度為—個很容易 及準確控制的尺吋，對源極和汲極區域的位置非常重要。以往， 側壁間隔物是由二氧化稍職。此處理典型的包含在預先成型 的閘極導體上沉積—致的二氧秘層。此二氧切層接著各向異 性的蝕刻直到僅有小的細絲留在鄰近閘極導體之相對垂直側 壁嗰來蝕刻二氧化碎層的處理，典型的為包含反應離子蝕刻的 電漿處理。此處理可能對基底表面造成無法接受的損害，在該處 將放置源極和汲極區域。此外，任何稍後用來由閘極表面或矽基 底表面本身移去自然氧化物的去光蝕刻也將損害絕源體側壁。去 光蝕刻作業典型的為強度及時間均不易控制的濕蝕刻。基於此原 因，將側壁間隔物結構蝕刻至未知程度的這些處理，造 率的難題並衍生出一些問題。 使用二氧化矽作為側壁間隔物所產生的問題，已部份的經 由使用矽氮化物作為•側壁間隔物來對應4吏用矽氮化物使得在形 成矽氮化物間隔物本體期間，基底的表面保持為閘極氧化物所覆 蓋。這是因為可使用之餘刻處理在氮化物及氧化物間的高度選擇 性。因此，去光操作及植入程序可進行而不會損害基底表面或損 害氮化物間隔物本體本身。但是，使用矽氮化物產生新的問題。 -3- 本紙張尺度適用中國國家標準（CNS ) Λ4坭棉（ A7 B7 經濟、那中央榡準局員工消費合作社印製 五、發明説明（2 ) 它僅能在減的高溫財常慢軌積率騎。例如 為2000A (Angstroms)的石夕氮化物層，將需 又里、. 及超過兩小咖義。_喻1===« 此外’此處理的高熱度，使得在閉極導趙本身中=里=: 删，經由薄的問極氧化物進入半導體基底=二 的通道。這些雜質可造成電晶體的臨界電麗損害性的=曰體 依此，產生側壁間隔物結構上的需求， 半 但不會負面的影響裝置_界電壓或裝置製造^導體基底 發明概述 度1。 依據本發明之韻，提供-種財合軸魏構之電 構，相當的免除了習知結構及形成方法相關的缺點與問題β '、 ，據=發明之-難實關，提_成於轉體層的外部表 之電晶體，包括具有相對側歡冗積緊鄰於半導體層的外部表面 的開極導體賴。制極絕緣體敎積於半導體層的4部表面及 =極導體本體m及第二侧魏緣體本體沉積於開極導 肚本體緊觸相對㈣’且鄰近於部份的半導體層外部表面開極 導體本體緊鄰的相對側壁。每一側壁絕緣體本體包括鄰近於閉極 導體本體側壁及半導體層表面的第—魏化物層，以及鄰近於石夕 敗化物層的二氧切層，並以魏化物層朗極導體本體和半導 體層的表面分隔。 囷式簡述 # 對本發明之教義較完整的瞭解可經由參考附圖，其中相同的 編號表示相同的特性，且其中： 圖1A-1D為一系列充份放大、橫截面、正視及概要圖說明 依據本發明教義具有合成繼剛錄域之-獅成電晶體的方 -4 ‘·氏張尺度適用巾gjgj家標準（CNS ) Μ規格（2丨以別公楚 --------^------1T------Λ--------- • n II - - - I I— I I I (請先閲讀背面之注意事項再填寫本頁) ' 五、發明説明（3 ) ΑΊ Β7 經濟部中央標準局員工消費合作社印製 法。 發明之詳細說明 圖1A-1D說明依據本發明的技術，可用來形成具有合成側壁 間隔物結構電晶體-系列的處理。參相u，顯示半導體基細 可，括，例如碎、珅化鎵或其它適#的半導體材料。在基底_ 表面械-閘極絕緣體層…閘極絕賴層12可包含厚度數 I級為5GJL6G A 0二氧切層^㈣轉體本㈣由部份閘極 絕緣體層12的表面向外沉積。閘極導體本體14可包括 ’例如多元 、，’。明石夕且其厚度可能為2GGG至4GGG A。，寬度可能為25G0 A。。 應瞭解圖1A-1D__構僅為本發日錄義展紅目的，且在某些 例中將不會以適當的比例顯示。 可經由沉積-層多元結晶石夕半導體材料並使用傳統的光姓 刻處理來樣式化及侧沉積相導體本㈣。閘極導體 本體14也可植人ρ·型轉體雜冑諸㈣，餅料導體雜質諸如 碑或磷以獲她為導電的祕導體。在織的處理步驟中，這些 雜質特別是硼，可移動跨過難絕賴層I2進人緊觸極導體本 體Μ基底1G的輯々果這些雜將以移進此區域，整個裝置的 最終臨界賴可能受啦影響。這些雜質的移人發生於植入 的開極導體Μ在高溫-段時間之後。如此，繼的處理必需僅牽 涉低溫處理或限定高溫處理使用的時間。 參考圖1Β，將·一石夕的氮化物層I6沉積覆蓋閘極絕緣體層I2 的曝露部似及驗導體核丨锡全部。_統⑽16可使用 低壓化學蒸氣法沉積。石夕氮化物層16的厚度為25〇Α。數量級。其 中這些處理制f要_〇c的溫度，厚度為25() Α。的薄層表示此 結構將僅能在此高溫1()至12分鐘。對喊其它在閘極導體本體14
·- - I . .t-- (請先閱讀背面之注意事項再填寫本頁) --β i^--------- A7 B7 五、發明説明（4 為—足夠的時間能擴散任何相當的量經過開極絕緣 ΐ 。依據本發明之另—實施例，可在沉積梦的氮化 物層16之前立即沉積額外的二氧化矽薄層。 接者由判氮化物層16向外沉積二氧化销18。二氧化石夕層 18也可制健化學蒸氣沉積。騎_厚射能幻而。的數 =。此沉猶生於_至·。c的溫度。因為在閘極導體本糾 雜為的擴散成e·、比例，將僅有少量雜質的擴散，特別是棚，在 形成薄層18期間移出閘極導體本體14。 圖1C»兒明開極導體本體14的相對側壁上包括合成侧壁間隔 物本體2G及22的橫截賭構。使㈣個連續的伽!處理來形成本 體20及22。首先’制相對於魏化物對三氧切為高選擇性的 處理將，氧切層18_。此磁彳處理可制各㈣當的反應離 子侧系統並可達成超過i〇 : !的選擇性以及高度的各向異性。此 外，可以端點檢測器檢測石夕的氮化物來停止姓刻處理。例如，可 使用以氯、4、或氦及諸如％、％的I源的電彡錄刻。可改變 這些反應物的比例以提供適當的選擇性。接著使用第二舰刻處 理來姓啡夕氮化物層16的曝露部份。同樣的，此#刻處理可使用 相對於二氧化石夕及多元石夕對石夕氮化物為高選擇性的钮刻處理，並 可以端點檢測器檢測二氧化石夕及多元石夕停止侧處理。例如，可 使用以氣、溴、或虱及諸如eh、SF6的氟源的電漿颠刻。可改變 這些反應物的比例q提供適當的選擇性。這兩個處理完成後，閘 極絕緣體層12的外部表面及閘極導體層14的外部表面將會曝露而 留下側壁本體20及22。如果薄層16的厚度為25〇A。的數量級且薄 層18的厚度為1750A。的數量級’側壁本體2〇及22在每一本體緊鄰 閘極絕緣體層12外部表面基部寬度將為丨75〇A。的數量級。側壁本 1 _______ -6- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨Gx297讀） 政------、玎 (請先閲讀背面之注意事項再填窍本頁) 經濟部中央榡準局貝工消費合作社印製 B7 五、發明説明（5 ) 體2〇及22對繼的去域轉常的耐久。此外，結構維持氧化物 覆蓋基底1G的外部表面-個量’以保護在齡j處理期間基底1〇受 _子_擊。此外’絕緣體層12的剩餘部份有助於雜和沒極 區域的植入，防止基底10在植入處理產生源極和汲極區域期間受 到不慎產生金屬離子的污染。絲解騎16及18不需包含二氧化 石夕及石夕IUb物，但是’可能&含任何相關互相具選擇性钱刻適當 的介電材料。 圖1D說明完整的裝置，包括侧壁絕源體間隔物本體驗烈。 圖1D說明祕區域渐汲_的安置。此外，_的絕緣層 28包括例如，沉積的二氧化石夕。此外，形成源極接、閑極接 點32、沒極接點34使得形成電晶體電氣上三個節點的接觸。應瞭 賴1D說明-1晶體簡化的版本。此裝置可包括其它的層，例如， 也可包括鈦硅層以減少在源極及閘極區域的接觸電阻。 雖然本發明以詳細的描述，應瞭解可對在此所包含的教義 作各種的改變、變更、取似修正料會偏離本發蚊義後附之 專利申請項目的精神及範圍。 經濟部中央標準局員工消費合作社印製 適 度 尺 I張 I紙 一準 標 家 一麟

Claims (1)

  1. +請專利範 面 之間 種形成於半導體層外部表面的電晶體，包括： 1極導體主财有相對_沉積於_料體層外部表 -閑極絕緣層沉積於半導體層的外部表面及閘極導體本體 第·"'及第二繼絕緣體本體每—沉積緊鄰於閘極導體主 2對側壁之-，且鄰接於部份半導體層料部表面緊鄰於問 極導體主體相對側壁；以及 每-側壁絕緣體本體包括鄰接閘極導體主體側壁的第一層 矽氮化物，以及鄰接石夕氮化物層的二氧化石夕層，並以石夕氮化物 層與閘極導體主體及半導體層的表面分隔。 2.如申請專利範圍第1項所述之電晶體，其中閘極絕緣體層包括 二氧化矽。 _ 3·如申請專利綱第1項所述之電晶體，其中閘極導體主體包括 多元結晶碎。 4.如申請專利範圍第1項所述之電晶體，其中閘極絕緣體層之厚 度為60 A。（Angstroms)數量級，閘極導體主體寬度為25〇〇a。 數量級，而每一側壁絕緣體主體的寬度為175〇 的數量 級。 5_ —種在半導體層外部表面形成電晶體的方法，包括下列步驟： 形成一閘極气體主體具有相對側壁沉積於鄰近半導體層外 部表面， 形成一閘極絕緣層沉積於半導體層的外部表面及閘極導體 本體之間； 形成第一及第二側壁絕緣體本體，每一沉積緊鄰於閘極導 --------^------、玎 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 本紙張尺度適用中國國家梂準（CNS ) A4规格（210X297公釐） A8 B8 C8 D8 六、申請專利範圍 體主體相制壁之-，且輕於雜半導_料部表面緊鄰 於閘極導體主體相對側壁；以及 、 (請先閲讀背面之注意事項再填寫本頁) 每-側壁絕緣體本體由第一層的石夕氮化物沉積緊鄰於間極 導體主體_及半導體相表面，以及二氧切敎積緊鄰於 矽氮化物層’並以矽氮化物層與閘極導體主體及半導體層的表 面分隔。 6_如申請專利範圍第5項所述之方法，其切成開極絕緣器層的 步驟包括生長二氧化矽層的步驟。 7·如申轉利翻第5項所述之方法，其巾形細極導體本體的 步驟包括沉積-多元結晶石夕以及樣式化及侧多元結晶石夕層 的步驟。 8_如申凊專利範圍第5項所述之方法，其中閘極絕緣器層之厚度 為60A數量級，閘極導體主體寬度為25〇〇八。數量級，而每 一側壁絕緣體主體的寬度為175〇A。的數量級。 9·如申請專利範圍第5項所述之方法，其中形成第一及第二側壁 絕緣器主體包括下列的步驟： 在閘極導體主體及難絕緣H層的部份上沉财氮化 層； 在矽氮化物層上沉積二氧化矽層； 相對於石夕氮化物具選擇性的對二氧化石夕使用各向同性 將二氧化矽蝕刻； x 9 相對於二氧化石夕具選擇性的對石夕氮化物使用各 將矽氮化物蝕刻。 ， 1 9 本紙張尺度制㈣财轉(CNS M4規格
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2362028B (en) * 2000-05-04 2004-10-20 Mitel Corp Method of forming spacers in CMOS devices
JP2004071959A (ja) * 2002-08-08 2004-03-04 Renesas Technology Corp 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62261174A (ja) * 1986-05-08 1987-11-13 Matsushita Electronics Corp 半導体装置の製造方法
JPS6420663A (en) * 1987-07-15 1989-01-24 Nec Corp Manufacture of semiconductor device
JPH0228939A (ja) * 1988-07-19 1990-01-31 Matsushita Electron Corp Ｍｏｓ型トランジスタ
JPH02222543A (ja) * 1989-02-23 1990-09-05 Mitsubishi Electric Corp 半導体装置の製造方法
JPH03101238A (ja) * 1989-09-14 1991-04-26 Toshiba Corp Ｍｏｓ型半導体装置及びその製造方法
JPH04245442A (ja) * 1991-01-30 1992-09-02 Sanyo Electric Co Ltd Ｌｄｄトランジスタの製造方法
JPH08264662A (ja) * 1995-03-28 1996-10-11 Fujitsu Ltd 半導体装置とその製造方法

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