JPH02222543A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＭＯＳ　）ランジスタのＬ　Ｄ　Ｄ　（ｌ
ｉｇｈｔｌｙｄｏ′ｐ８ｄ　ｄｒａｉｚｃ）構造、特に
半導体基板上のゲート電極の側壁にサイドウオールを形
成する半導体装置の製造方法に関するものである。

（従来の技術〕 第２図（（転）〜幹）＆＝従来の半導体装置の製造方法
を示した断面側面図であり、特に微細ＮＭＯ８）ランジ
スタに発生するホットエレクトロンを防止するＬ　Ｄ　
Ｄ　（ｌｉｇｈｔｌｙ　ｄｏｐｓｄｄｒａｉｎ）構造を
形成する工程を示したものである。まず第２図（囚に示
すようにＰ型のシリコン基板１上にフィールド酸化膜２
及びゲート酸化膜３を形成させた後、ポリシリコンをパ
ターニングすることによりゲート電極４を形成させる。

次に第２図（Ｂ）のようにリンをイオン注入することに
より不純物濃度の低いＮ−拡散層５を形成させるＯ そして、第２図（０）のように０ＶＤ（化学的気相成長
）法により酸化膜７を表面全面にわたって被着させる。

その後、第２図（Ｄ）に示すように、前記ＯＶＤ酸化膜
７に異方性エツチングを施すことにより、ゲート電極４
の側面にのみ前記酸化膜７を残してサイドウオール８を
形成させ、ヒ素を高濃度でイオン注入してｒ拡散層９を
形成させる。

そして、上記工程により製作されたＬＤＤ構造のＮＭＯ
８）ランジスタ（第２図ＣＤ）参照）は、濃度の異なる
拡散層５及び９を設けることでドレイン電界が縫和され
、ホットエレクトロンの発生を防止している。

〔発明が解決しようとする課題〕

従来の製造方法において、特にサイドウオール８を形成
する工程では、異方性エツチングによりＯＶＤ酸化膜７
をエツチング除去する際にゲート酸化膜３も同時にエツ
チングされ、シリコン基板１が露出してしまうおそれが
あった０また上記異方性エツチングによりフィールド酸
化膜２の上部もある程度エツチングされてフィールド酸
化膜２の膜厚が減少してしまう。なぜなら、その形成方
法は熱酸化法とＯＶＤ法とそれぞれ異っていても同じ８
１へ膜であるため、ＯＶＤ酸化膜７のみを選択的にエツ
チングすることは不可能であり、オーバーエツチング時
にはゲート酸化膜３及びフィールド酸化膜２の一部もエ
ツチングされてしまうからである。

そして、上記フィールド酸化膜２がエツチングされ、そ
の膜圧が減少することにより、寄生フィールドトランジ
スタのしきい値電圧（Ｎ’ＴＩＩン　が下がるという問
題が生じていた。

また、ゲート酸化膜３がエツチングされると、シリコン
基板１の拡散層表面が露出して異方性エツチングにより
ダメージを受ける問題が生じる。

そして、このダメージが第８図に示すようにフンタクト
ホール１１及びアルミ電極化を形成した最終工程以降に
も残り、外部から静ＩＥｆＩＣ等のサージを受けた際に
コンタクトホールＵとゲート電極４との間で絶縁破壊が
発生しやすく、いわゆるサージ耐量の低下を引き起こす
問題が生じていた。

この発明は上記従来の問題点を解消するためになされた
もので、寄生フィールドトランジスタのしきい値電圧が
下がることなく、またサージ耐量の劣化等の問題がない
半導体装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置の製造方法は、ＬＤＤ構造の
ＭＯＳ）ランジスタを得るためにゲート電極の側壁にサ
イドウオールを形成するものであって、半導体基板上に
ゲート絶縁膜及びゲート電極を形成した後、上記ゲート
絶縁膜及びゲート電極の全面を第１の絶縁膜により被覆
する工程と、上記第１の絶縁膜上に第２の絶縁膜を形成
する工程と、第１の絶縁膜をエツチングのストッパーと
して、第２の絶縁膜を異方性エツチングすることにより
、上記ゲート電極の側壁にサイドウオールを形成する工
程とからなる。

〔作用〕

この発明においては、サイドウオールの材料となる第２
の絶縁膜の下地に第１の絶縁膜を形成させることにより
、第２の絶縁膜が異方性エツチングされる時に、上記第
１の絶縁膜はエツチングのストッパーとしての役割を果
たし、それ以上のエツチングを阻止する。そして、第１
の絶縁膜の下のゲート電極及びゲート酸化膜が露出され
ることなく、拡散層表面にダメージを与えることがない
。

〔実施例〕

以下、この発明に係る半導体装置の製造方法の一実施例
を第１図（Ｎ−（ロ）により説明する。

まず、第１図（Ａ）に示すようにＰ型のシリコン基板ｌ
上にフィールド酸化膜２及びゲート酸化膜３を形成し、
ポリシリコンのゲート電極４をパターニング形成した後
、リンをイオン注入して不純物濃度の低いＮ−拡散層５
を形成する。次に第１図ＣＢ）に示すようにＯＶＤ法に
より窒化膜６を表面全面にわたりデポジションさせた後
、上記と同様ＯＶＤ法により酸化膜７をデポジションさ
せる。

次に、第１図（０）に示すように、異方性エツチングを
施すことにより、ゲート電極４の側壁にサイドウオール
酸化膜８のみを残して他のｏｖｎ酸化膜７を全て除去す
る０この異方性エツチングにおいては、窒化膜６がエツ
チングストッパーとなり、ＣｖＤｍ化膜７のみが選択的
にエツチングされ、下地のゲート酸化膜３及びフィール
ド酸化膜２がオーバーエツチングされるおそれはない。

最後に、第１図Φ）に示すように熱リン酸により窒化膜
６を除去した後、ヒ素を高濃度でイオン注入することに
よりＮ＋拡散層９を形成し、ＬＤＤ構造を有し７ｅＭＯ
８）ランジスタを得ることができる。

上記製造工程によれば、従来のように異方性エツチング
時にゲート酸化膜３がエツチングされ、Ｎ−拡散層５の
表面がプラズマ等によりダメージを受けることがなくな
る。またフィールド酸化膜２の膜減りも発生しない。

なお、上記実施例においてはＮＭＯ８）ランジスタにつ
いて説明したが、ＰＭＯ８）ランジスタにおいても同様
に適用可能である。

さらに、サイドウオールの材料としてＯＶＤ酸化膜、エ
ツチングストッパーのための絶縁膜として窒化膜を用い
たが、同様の性質を有する他材料を適用しても同様の効
果が得られる。

〔発明の効果〕

以上のようにこの発明によれば、エツチングストッパ用
の絶縁膜を使用することにより、半導体基板の拡散＊表
面にエツチング時のプラズマダメージ等が及ばなくなり
、サージ耐量の優れた信頼性の高い半導体装置が得られ
る効果がある。

【図面の簡単な説明】

第１図＜Ａ）〜Φ）はこの発明の一実施例による半導体
装置の製造工程を示す断面図、第２図体２〜（０は従来
の半導体装置の製造工程を示す断面図、第８図は従来の
半導体装置の拡大断面図を示す。 図中、ｌはシリコン基板、２はフィールド酸化膜、３は
ゲート酸化膜、４はゲート電極、５はＮ−拡散層、６は
窒化膜、７は酸化膜、８はサイドウオール、９はＮ１拡
散層である。 なお図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 半導体基板上にゲート絶縁膜及びゲート電極を形成した
   後、上記ゲート絶縁膜及びゲート電極の全面を第１の絶
   縁膜により被覆する工程と、上記第１の絶縁膜上に第２
   の絶縁膜を形成する工程と、第１の絶縁膜をエッチング
   のストッパーとして、第２の絶縁膜を異方性エッチング
   することにより、上記ゲート電極の側壁にサイドウォー
   ルを形成する工程とからなる半導体装置の製造方法。