KR970054382A - 저도핑 드레인 구조의 모스 트랜지스터 제조 방법 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야
고집적 반도체 소자 제조 방법.
2. 발명이 해결하려고 하는 기술적 과제
게이트 전극의 측벽에 측벽 스페이서를 형성하기 위하여 스페이서 산화막의 블랭킷 식각을 실시하는 동안에 하부층인 게이트 산화막의 일부도 식각되게 되면서 게이트 전극을 중심으로 불균일한 두께로 게이트 산화막이 형성되어 소스/드레인 이온 주입을 수행하는 단계에서 소스/드레인 영역 접합 깊이의 불균일을 초래하게 되어 반도체 소자의 구동성 저하와 특성 열화를 초래한다는 문제가 발생함.
3. 발명의 해결방법의 요지
게이트 전극용 폴리실리콘이 스페이서 산화막의 하부층에서 식각 베리어 역할을 하게 하여 게이트 산화막의 식각 방지함으로써 소자의 신뢰성을 향상시킬 수 있도록 함.
4. 발명의 중요한 용도
고집적 반도체 소자, 특히 MOS 트랜지스터 제조에 이용됨.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2E도는 본 발명의 저도핑 드레인 구조의 모스 트랜지스터의 제조 방법에 따른 공정도.
Claims (2)
- 저도핑 드레인 구조의 모스 트랜지스터의 제조 방법에 있어서, 반도체 기판 상에 소정의 두께로 게이트 산화막, 게이트 전극용 폴리실리콘, 텅스텐 실리사이드를 차례로 형성하는 단계와, 상기 텅스텐 실리사이드의 패턴 형성을 위한 소정의 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 베리어로 이용하여 상기 텅스텐 실리사이드의 패턴을 정의한 후 저도핑 드레인 이온 주입을 실시하는 단계와, 잔류 포토레지스트 패턴을 제거하고 전체 구조 상에 스페이서 산화막을 형성하고, 블랭킷 식각을 실시하여 측벽 스페이서를 형성하는 단계 및 상기 텅스텐 실리사이드와 측벽 스페이서를 식각 베리어로 이용하여 상기 폴리실리콘을 식각하는 단계를 포함해서 이루어진 저도핑 드레인 구조의 모스 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 게이트 전극용 폴리실리콘의 형성 두께는 약 200A 내지 300A인 것을 특징으로 하는 저도핑 드레인 구조의 모스 트랜지스터의 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950054354A KR970054382A (ko) | 1995-12-22 | 1995-12-22 | 저도핑 드레인 구조의 모스 트랜지스터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950054354A KR970054382A (ko) | 1995-12-22 | 1995-12-22 | 저도핑 드레인 구조의 모스 트랜지스터 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970054382A true KR970054382A (ko) | 1997-07-31 |
Family
ID=66617335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950054354A KR970054382A (ko) | 1995-12-22 | 1995-12-22 | 저도핑 드레인 구조의 모스 트랜지스터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970054382A (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4818715A (en) * | 1987-07-09 | 1989-04-04 | Industrial Technology Research Institute | Method of fabricating a LDDFET with self-aligned silicide |
| JPH0227735A (ja) * | 1988-07-15 | 1990-01-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH05315353A (ja) * | 1992-05-12 | 1993-11-26 | Nec Corp | 半導体装置及びその製造方法 |
| KR950012646A (ko) * | 1993-10-20 | 1995-05-16 | 문정환 | 트랜지스터의 제조방법 |
-
1995
- 1995-12-22 KR KR1019950054354A patent/KR970054382A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR950012646A (ko) * | 1993-10-20 | 1995-05-16 | 문정환 | 트랜지스터의 제조방법 |
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