KR960015954A - 전계효과트랜지스터 제조방법 - Google Patents
전계효과트랜지스터 제조방법 Download PDFInfo
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Abstract
본 발명은 전계효과트랜지스터 제조방법에 관한 것으로, 사진식각공정 한계이하의 크기를 갖는 완전히 겹쳐진(fully-overlapped) 게이트구조를 비교적 단순한 공정에 의해 형성하기 위한 것이다.
본 발명은 반도체기판상에 게이트절연막을 형성하는 단계와, 상기 게이트절연막 상부에 제1폴리실리콘층을 형성하는 단계, 상기 제1폴리실리콘층상에 습식식각시 상기 제1폴리실리콘층에 대하여 식각선택비를 갖는 제2폴리실리콘층을 형성하는 단계, 상기 제2폴리실리콘층위에 게이트전극 패턴으로 패터닝된 포트레지스트패턴을 형성하는 단계, 상기 포토레지스트패턴을 마스크로 하여 상기 제2폴리실리콘층 및 제1폴리실리콘층을 식각하는 단계, 고농도로 불순물을 이온주입하여 기판 소정영역에 고농도 소오스 및 드레인영역을 형성하는 단계, 습식식각에 의해 상기 제2폴리실리콘층을 선택적으로 식각하여 측면을 일정두께 제거하는 단계, 상기 포토레지스트패턴을 제거하는 단계, 저농도로 불순물을 이온주입하여 기관 소정영역에 저농도 불순물영역을 형성하는 단계, 및 열처리공정을 실시하는 단계를 포함하여 이루어지는 전계효과트랜지스터 제조방법을 제공함으로써 기존공정을 응용하여 비교적 용이하게 사진식각공정의 한계보다 작은 크기의 게이트를 갖는 신뢰성 높은 전계효과트랜지스터를 구현한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 완전히 겹쳐진(fully-overlapped) 게이트구조를 갖는 전계효과트랜지스터 제조방법을 도시한 공정순서도.
Claims (4)
- 반도체기판상에 게이트전연막을 형성하는 단계와, 상기 게이트절연막 상부에 제l폴리실리콘층을 형성하는 단계, 상기 제1폴리실리콘층상에 습식식각시 상기 제1폴리실리콘층에 대하여 식각선택비를 갖는 제2폴리실리콘콘층을 형성하는 단계, 상기 제2폴리실리콘층위에 게이트전극패턴으로 패더닝된 포토레지스드패턴을 형성하는 단계, 상기 포토레지스트패턴을 마스크로 하여 상기 제2폴리실리콘층 및 제1폴리실리콘층을 식각하는 단계, 고농도로 불순물을 이온주입하여 기판 소정영역에 고농도 소오스 및 드레인영역을 형성하는 단계, 습식식각에 의해 상기 제2폴리실리콘층을 선택적으로 식각하여 측면을 일정두께 제거하는 단계, 상기 포토레지스트패턴을 식각하는 단계, 제2폴리실리콘층을 마스크로 이용하여 저농도로 불순물을 이온주입하여 기판 소정영역에 저농도 불순물영역을 형성하는 단계, 및 열처리공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 전계트랜지스터 제조방법.
- 제1항에 있어서, 상기 제2폴리실리콘층을 형성하는 단계후에 650℃에서 1시간가량 열처리하는 단계를 더 포함하는 것을 실시으로 하는 전계효과트랜지스터 제조방법.
- 제1항에 있어서, 상기 제1폴리실리콘층을 언도우프드 폴리실리콘으로 형성하고, 제2폴리실리콘층은 도우프드 폴리실리콘으로 형성하는 것을 특징으로 하는 전계효과트랜지스터 제조방법.
- 제1항에 있어서, 상기 열처리공정에 의해 제2폴리실리콘층의 도판트가 제1폴리실리콘층으로 확산되는 것을 특징으로 하는 전제효과트랜지스터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940027731A KR960015954A (ko) | 1994-10-27 | 1994-10-27 | 전계효과트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940027731A KR960015954A (ko) | 1994-10-27 | 1994-10-27 | 전계효과트랜지스터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR960015954A true KR960015954A (ko) | 1996-05-22 |
Family
ID=66687609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940027731A KR960015954A (ko) | 1994-10-27 | 1994-10-27 | 전계효과트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960015954A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467147B1 (ko) * | 2002-06-25 | 2005-01-24 | 주식회사 서울제약 | 이중코팅층을 갖는 제피정의 제조방법 |
| KR100469147B1 (ko) * | 1997-12-29 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1994
- 1994-10-27 KR KR1019940027731A patent/KR960015954A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469147B1 (ko) * | 1997-12-29 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100467147B1 (ko) * | 2002-06-25 | 2005-01-24 | 주식회사 서울제약 | 이중코팅층을 갖는 제피정의 제조방법 |
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