KR950021233A - 반도체소자 제조방법 - Google Patents

반도체소자 제조방법 Download PDF

Info

Publication number
KR950021233A
KR950021233A KR1019930028857A KR930028857A KR950021233A KR 950021233 A KR950021233 A KR 950021233A KR 1019930028857 A KR1019930028857 A KR 1019930028857A KR 930028857 A KR930028857 A KR 930028857A KR 950021233 A KR950021233 A KR 950021233A
Authority
KR
South Korea
Prior art keywords
forming
gate electrode
insulating film
conductive layer
photoresist
Prior art date
Application number
KR1019930028857A
Other languages
English (en)
Other versions
KR0161848B1 (ko
Inventor
신호철
Original Assignee
문정환
금성일렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 금성일렉트론 주식회사 filed Critical 문정환
Priority to KR1019930028857A priority Critical patent/KR0161848B1/ko
Publication of KR950021233A publication Critical patent/KR950021233A/ko
Application granted granted Critical
Publication of KR0161848B1 publication Critical patent/KR0161848B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 종래의 트랜지스터 LDD구조의 형성공정시 저농도 불순물영역 형성을 위한 이온주입공정과 고농도 불순물영역형성을 위한 게이트전극의 측벽스페이서 형성공정이 추가되어야 하는 번거로움이 따르는 문제를 해결하기 위해 반도체기판(1)상에 게이트절연막(2)을 형성하는 공정과, 상기 게이트절연막(2)상에 게이트전극 형성을 위한 도전층(3)을 형성하는 공정, 상기 도전층(3)상에 포토레지스트(4)를 도포하는 공정, 상기 포토레지스트를 사진식각공정을 통해 소정의 게이트전극 패턴(4)으로 패터닝하는 공정, 상기 포토레지스트패턴(4)을 마스크로 이용하여 상기 도전층(3)및 게이트절연막(2)을 식각하는 공정, 상기 포토레지스트패턴(4)을 플로잉시켜 상기 게이트전극(3)을 감싸는 렌즈형태의 패턴으로 변화되도록 하는 공정, 결과물 전면에 불순물을 고농도로 이온주입하는 공정, 상기 포토레지스트패턴(4)을 제거하는 공정, 결과물 전면에 불순물을 저농도로 이온주입하는 공정, 및 어닐링을 행하는 공정으로 이루어진 반도체소자 제조방법을 제공한다. 본 발명에 의하면, 별도로 추가되는 공정없이 비교적 용이한 공정에 의해 LDD구조의 트랜지스터를 형성할 수 있게 된다.

Description

반도체소자 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 LDD구조 트랜지스터 제조방법을 도시한 공정순서도,
제3도는 본 발명의 다른 실시예를 도시한 도면.

Claims (2)

  1. 반도체기판(1)상에 게이트절연막(2)을 형성하는 공정과, 상기 게이트절연막(2)상에 게이트전극 형성을 위한 도전층(3)을 형성하는 공정, 상기 도전층(3)상에 포토레지스트(4)를 도포하는 공정, 상기 포토레지스트를 사진식각공정을 통해 소정의 게이트전극 패턴(4)으로 패터닝하는 공정, 상기 포토레지스트패턴(4)을 마스크로 이용하여 상기 도전층(3) 및 게이트절연막(2)을 식각하는 공정, 상기 포토레지스트패턴(4)을 플로잉시켜 상기 게이트전극(3)을 감싸는 렌즈형태의 패턴으로 변화되도록 하는 공정, 결과물 전면에 불순물을 고농도로 이온주입하는 공정, 상기 포토레지스트패턴(4)을 제거하는 공정, 결과물 전면에 불순물을 저농도로 이온주입하는 공정, 및 어닐링을 행하는 공정으로 이루어진 것을 특징으로 하는 반도체소자 제조방법.
  2. 제1항에 있어서, 상기 포토레지스트패턴(4)을 플로잉시키는 공정은 200℃정도의 온도에서 행하는 것을 특징으로 하는 반도체소자 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930028857A 1993-12-21 1993-12-21 반도체소자 제조방법 KR0161848B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930028857A KR0161848B1 (ko) 1993-12-21 1993-12-21 반도체소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930028857A KR0161848B1 (ko) 1993-12-21 1993-12-21 반도체소자 제조방법

Publications (2)

Publication Number Publication Date
KR950021233A true KR950021233A (ko) 1995-07-26
KR0161848B1 KR0161848B1 (ko) 1999-02-01

Family

ID=19371947

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930028857A KR0161848B1 (ko) 1993-12-21 1993-12-21 반도체소자 제조방법

Country Status (1)

Country Link
KR (1) KR0161848B1 (ko)

Also Published As

Publication number Publication date
KR0161848B1 (ko) 1999-02-01

Similar Documents

Publication Publication Date Title
KR0132490B1 (ko) 박막트랜지스터 제조방법
KR950021233A (ko) 반도체소자 제조방법
KR960015954A (ko) 전계효과트랜지스터 제조방법
KR950004584A (ko) 오프셋 구조의 다결정 실리콘 박막 트랜지스터 제조방법
KR0166043B1 (ko) 모스 전계 효과 트랜지스터의 제조방법
KR19980060636A (ko) 반도체소자의 제조방법
KR950021201A (ko) 반도체 소자의 스페이서 형성방법
KR970077357A (ko) 모스(mos) 트랜지스터의 제조방법
KR960009204A (ko) 이피롬의 제조방법
KR950004583A (ko) 박막 트랜지스터 제조방법
KR970054250A (ko) 마스크 롬의 제조방법
KR970053011A (ko) 반도체 소자의 트랜지스터 제조 방법
KR970054340A (ko) 반도체 소자의 트랜지스터 제조 방법
KR940027199A (ko) 박막트랜지스터의 제조방법
KR970004030A (ko) 불휘발성 반도체 메모리 장치 제조방법
KR970030497A (ko) 모스 전계효과 트랜지스터의 제조방법
KR940010271A (ko) 반도체 소자 제조방법
KR970054501A (ko) 저도핑 드레인 구조의 박막 트랜지스터 제조 방법
KR970013119A (ko) 반도체소자 제조방법
KR960002693A (ko) 트랜지스터 제조 방법
KR950021761A (ko) 박막트랜지스터 제조방법
KR970004037A (ko) 반도체 소자의 트랜지스터 제조방법
KR960026972A (ko) 저도핑 드레인(ldd) 구조의 박막 트랜지스터 및 그 제조 방법
KR970023885A (ko) 모스 전계 효과 트랜지스터의 제조방법
KR970013385A (ko) 완전 자기정렬형 박막트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090727

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee