KR970013119A - 반도체소자 제조방법 - Google Patents

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박종성
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문정환
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Abstract

본 발명은 미세접합구조를 갖는 MOS 트랜지스터의 형성방법에 관한 것이다. 본 발명은 반도체기판 전면에 게이트산화막과 게이트 형성을 위한 도전층 및 제1 절연막을 차례로 형성하는 공정과, 사진식각공정을 통해 상기 제1 절연막을 소정의 게이트패턴으로 패터닝하여 제1절연막패턴을 형성하는 공정, 기판 전면에 기판과 반대도전형의 불순물 이온주입하여 저농도 불순물영역을 형성하는 공정, 기판 전면에 상기 제2 절연막을 형성하는 공정, 상기 제2 절연막을 에치백하여 상기 제1 절연막패턴 측면에 측벽스페이서를 형성하는 공정, 기판전면에 기판과 반대도전형의 불순물을 고농도로 이온주입하여 소오스 및 드레인을 형성하는 공정, 상기 측벽스페이서를 제거하는 공정, 상기 제1 절연막패턴을 마스크로 이용하여 상기 도전층을 식각하여 게이트를 형성하는 공정, 및 상기 제1 절연막패턴을 제거하는 공정으로 이루어지는 반도체소자 제조방법을 제공한다.

Description

반도체소자 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 MOS 트랜지스터 제조방법을 도신한 공정순서도

Claims (2)

  1. 반도체기판 전면에 게이트산화막과 게이트 형성을 위한 도전층 및 제1 절연막을 차례로 형성하는 공정과, 사진식각공정을 통해 상기 제1 절연막을 소정의 게이트 패턴으로 패터닝하여 제1 절연막 패턴을 형성하는 공정, 기판 전면에 기판과 반대도전형으 불순물 이온주입하여 저농도 불순물영역을 형성하는 공정, 기판 전면에 상기 제2 절연막을 형성하는 공정, 상기 제2 절연막을 에치백하여 상기 제1 절연막패턴 측면에 측벽스페이서를 형성하는 공정, 기판전면에 기판과 반대도전형의 불순물을 고농도로 이온주입하여 소오스 및 드레인을 형성하는 공정, 상기 측벽스페이서를 제거하는 공정, 상기 제1 절연막패턴을 마스크로 이용하여 상기 도전층을 식각하여 게이트를 형성하는 공정 및 상기 제1 절연막패턴을 제거하는 공정으로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  2. 제1항에 있어서, 상기 제2 절연막을 제1 절연막에 대해 식각선택성이 큰 물질로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
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