KR910001895A - Ldd구조 반도체 장치의 제조방법 - Google Patents

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KR910001895A
KR910001895A KR1019890008557A KR890008557A KR910001895A KR 910001895 A KR910001895 A KR 910001895A KR 1019890008557 A KR1019890008557 A KR 1019890008557A KR 890008557 A KR890008557 A KR 890008557A KR 910001895 A KR910001895 A KR 910001895A
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silicon layer
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drain
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KR1019890008557A
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Inventor
오경석
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김광호
삼성전자 주식회사
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음

Description

LDD구조 반도체 장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 (A)-(E)도는 본 발명에 제조공정도.

Claims (4)

  1. 반도체장치의 제조방법에 있어서, 제1도 전형의 단결정 실리콘기판(30)상에 게이트 산화막이 되는 제1산화막층(31)과, 게이트형성을 위해 제1다결정 실리콘층(32) 및 마이킹을 위한 제2산화막층(33)을 형성하는 제1공정과, 상기 제1공정에 의해 형성된 상기 제1다결정 실리콘층(32) 및 제2산화막층(33)에서 트랜지스터의 채널이 되는 영역(40)의 상부에 위치한 상기 제1다결정 실리콘층(32) 및 제2산화막층(33)의 일부분을 제외한 나머지 영역들을 사진식각 공정에 의해 식각하는 제2공정과, 상기 제2공장에 의해 형성된 구조의 전면에 제2도전형의 제1드레인 및 소오스영역(38)이 되는 제1이온 주입영역(34)을 형성하기 위하여 제2도전형의 이온 불순물들을 제1이온 주입하는 제3공정과, 상기 제2공정에 의해 노출된 제1산화막층(31) 및 제2산화막층(33)의 상부에 제2다결정 실리콘층(35)을 침적시키는 제4공정과, 상기 제4공정에 의해 형성된 상기 제2다결정 실리콘층(35)을 에치백공정으로 선택 식각하여 상기 제1다결정 실리콘층(32)과 함께 게이트(37)를 형성하도록 하는 제5공정과, 상기 제5공정에 의해 형성된 구조전면에 제2도전형의 제2드레인 및 소오스영역(39)이 되는 제2이온 주입영역(36)을 형성하기 위하여 제2도전형의 불순물을 제2이온 주입하는 제6공정과, 상기 제3공정 및 제6공정에서 상기기판(30)내로 주입된 이온 불순물들을 활성화하여 제1드레인 소오스영역(38)과 제2드레인 및 소오스영역(39)을 형성하는 제7공정이 연속적으로 이루어짐을 특징으로 하는 LDD 구조 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제6공정은 상기 제2이온주입의 이온불순물들이 상기 제1이온주입의 이온불순물들 보다 저에너지 고농도로 이온주입됨을 특징으로 하는 LDD 구조 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 제1드레인 및 소오스영역(38)의 폭(20)은 상기 제1다결정 실리콘층(32)의 측벽에 형성된 상기 다결정 실리콘 스페이서(35)의 소정길이(10)로써 조절될 수 있음을 특징으로 하는 LDD 구조 반도체 장치의 제조방법.
  4. 제3항에 있어서, 상기 제1다결정 실리콘층(32) 및 상기 다결정 실리콘 스페이서(35)는 본 발명에 따른 트랜지스터의 게이트(37)를 형성함을 특징으로 하는 LDD 구조 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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