KR950021262A - 반도체 소자의 게이트 전극 형성방법 - Google Patents

반도체 소자의 게이트 전극 형성방법 Download PDF

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Abstract

본 발명은 반도체 기판(1)상에 게이트 산화막(2)을 형성하고 상기 게이트 산화막(2)상에 다결정 실리콘막 및 실리사이드막을 차례로 형성하는 단계, 상기 실리사이드막 상에 게이트 전극 마스크를 형성하고 상기 다결정 실리콘막 및 실리사이드막을 식각하여 다결정 실리콘막(3) 및 실리사이드막(4) 패턴을 형성하는 단계, 웨이퍼 전체구조 상부에 불순물이 도핑되지 않은 다결정 실리콘막(7)을 증착하는 단계, 저농도 이온주입영역(6')을 형성하기 위한 저농도 이온주입을 실시하는 단계, 웨이퍼 구조 전체 상부에 절연막을 증착하고 다시 전면식각하여 스페이서(5)를 형성하는 단계,고농도 이온주입을 실시하여 소오스/드레인 지역(6)을 형성하는 단계를 포함하여 이루어지는 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 폴리사이드 게이트 구조에서 실리사이드막의 손상을 방지하여 핫 캐리어 특성 향상, GGO현상방지, 포화전류값 증대 등으로 인한소자의 성능을 향상시키는 효과가 있다.

Description

반도체 소자의 게이트 전극 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도는 내지 제2c도는 본 별명의 일실시예에 따른 게이트 전극제조 공정도,

Claims (2)

  1. 반도체 소자의 게이트 전극 형성 방법에 있어서, 반도체기판(1)상에 ??이트 산화막(2)을 형성하고 상기 게이트 산화막(2)상에 다결정 실리콘막 및 실리사이드막을 차례로 형성하는 단계, 상기 실리사이드막 상에 게이트 전극 마스크를 형성하고 상기 다결정 실리콘막 및 실리사이드막을 식각하여 다결정 실리콘막(3) 및 실리사이드막(4)패턴을 형성하는 단계, 웨이퍼 전체구조 상부에 불순물이 도핑되지 않은 다결정 실리콘막(7)을 증착하는 단계, 저농도 이온주입영역(6')을 형성하기 위한 저농도 이온주입을 실시하는 단계, 웨이퍼구조 전체 상부에 절연막을 증착하고 다시 전면식각하여 스페이서(5)를 형성하는 단계, 고농도 이온주입을 실시하여 소오스/드레인 지역(6)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제1항에 있어서, 상기 게이트 전극 마스크를 사용한 다결정 실리콘막 및 실리사이드막을 식각 단계에서 마스크가 형성되지 않은 부위의 실리사이드막은 완전히 식각하고 다결정 실리콘막은 소정부위만을 식각하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930028080A 1993-12-16 1993-12-16 반도체 소자의 게이트 전극 형성방법 KR100244414B1 (ko)

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