KR950004590A - 모스패트(mosfet)의 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 모스패트(MOSFET) 구조 및 제조공정에 관한 것으로 고집적 반도체 소자에서 문제시되는 펀치-드로우와 열전자의 영향을 줄이기 위해, LDD영역 하부에 펀치-드로우 스톱영역을 형성하여, 펀치-드로우 현상을 억제시켜 백-바이어스 효과(back-bias effect)를 감소시키고, 또한 LDD를 게이트 전극 아래에만 형성시킴으로서 핫캐리어에 의해 영향을 감소시켜 고집적 반도체 소자의 동작특성을 안정되도록 하였다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도(A)-(G)는 본 발명의 모스패트 제조공정 단면도.
Claims (3)
- 제 1 도전형 반도체 기판(1)상의 활성영역상의 선택영역에 형성되는 제 2 절연막(9), 제 2 절연막(9)상에 같은 폭으로 형성되는 게이트 전극(10), 게이트 전극(10)의 범위를 벗어나지 않고 아래에만 형성된 제 2 도전형의 LDD영역(8), LDD영역(8)에 접하여 LDD영역(8) 아래에만 형성된 제 1 도전형의 펀치-드로우 스톱영역(7), LDD영역(8)에 접하여 형성된 고농도의 제 2 도전형 영역인 소오스/드레인 영역(12,13)으로 이루어짐을 특징으로 하는 모스패트(MOSFET)의 구조.
- 제 1 도전형 반도체 기판(1)상에 완충용 제 1 절연막(2)과 제 1 폴리실리콘(3)을 형성한 후, 활성영역상의 제1폴리실리콘(3)의 선택영역 일정폭을 제거하는 공정, 상기 제 1 폴리실리콘(3)의 패턴된 측면에 측벽절연막(4)을형성한 후, 문턱전압조절용 이온주입을 실시하여 제 1 도전형 반도체 기판(1)의 선택영역에 저농도의 제 2 도전형 불순물 영역(5)을 형성하는 공정, 노출된 전표면에 제 3 절연막을 형성한 후, 에치-백하여 제2절연막(4) 사이에 이온주입마스킹용 제 3 절연막 패턴(6)을 형성하는 공정, 제 2 절연막(4)을 제거하고, 이온주입공정을 실시하여 제 2 절연막(4)이 제거된 하측 제 1 도전형 반도체 기판(1)에 펀치-드로우 스톱퍼 영역(7)과 LDD영역(8)을 형성하는 공정, 상기 제 3 절연막 패턴(6)을 제거하고, 노출된 전표면에 게이트 산화막용 제 4 절연막(9)을 형성하는 공정, 노출된 전표면에 제 2 폴리실리콘을 형성한 후 에치-백하여 제 4 절연막(9)의 리세스 내부에 게이트 전극(10)을 형성하고, 게이트 전극(10)상에 실리사이드 층(11)을 형성하는 공정, 상기 공정후 에치-백 공정으로 노출된 제 4 절연막(9)과 제 1 폴리실리콘(3)을 제거한 후, 제 2 도전형 불순물을 이온주입하여 소오스/드레인 영역(12,13)을 형성함을 특징으로 하는 모스패트(MOSFET) 제조방법.
- 제 2 항에 있어서, 제 2 절연막(4)은 질화막으로 형성함을 특징으로 하는 모스 패트(MOSFET) 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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1993
- 1993-07-20 KR KR93013696A patent/KR970000723B1/ko not_active IP Right Cessation
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| KR970000723B1 (en) | 1997-01-18 |
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