CN101620994B - 掺杂栅介质层、多晶硅层及叠层顶层的最小厚度确定方法 - Google Patents
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Abstract
一种掺杂栅介质层的最小厚度确定方法，可在利用任一掺杂条件执行所述栅介质层的掺杂操作时，通过获得所述掺杂剂量与栅介质层的厚度的函数关系，判定具有最小厚度的栅介质层在所述掺杂条件下的掺杂效果符合产品要求；一种掺杂多晶硅层的最小厚度确定方法，可在利用任一掺杂条件执行所述多晶硅层的掺杂操作时，通过获得所述掺杂剂量与多晶硅层的厚度的函数关系，判定具有最小厚度的多晶硅层在所述掺杂条件下的掺杂效果符合产品要求；一种掺杂叠层顶层的最小厚度确定方法，可在利用任一掺杂条件执行所述顶层的掺杂操作时，通过获得所述掺杂剂量与顶层的厚度的函数关系，判定具有最小厚度的顶层在所述掺杂条件下的掺杂效果符合产品要求。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种掺杂栅介质层、多晶硅层及叠层顶层的最小厚度确定方法。
背景技术
当前，半导体制程中应用的衬底通常为包含硅、锗等元素的本征半导体，以硅衬底为例，本征硅的晶体结构由硅的共价键形成。本征硅的导电性能很差，只有在硅中掺入少量杂质(简称掺杂)，使其结构和电导率发生改变时，硅才能应用于半导体制造工艺。掺杂方法包含离子注入和扩散。掺入的杂质可用来形成硅器件中的多数载流子，可以形成硅片中的导电层；此外，利用掺杂还可以改变材料的性能(如向二氧化硅中掺杂以形成硼磷硅玻璃)；多晶硅栅电导率的提高也通过掺杂实现。
以形成栅介质层的操作为例，传统工艺中，所述栅介质层为位于所述半导体基底上的氧化层，所述半导体基底为具有导电层的半导体衬底(substrate)；但是，随着器件临界尺寸的减小，所述栅介质层的厚度逐渐减小，器件的漏电流越来越难以控制。在进入90nm工艺节点之后，考虑到氮氧化硅的优异性质(如具有高介电常数、可有效地抑制掺杂粒子向半导体基底内的扩散，以及其形成过程易于与传统工艺整合)，所述栅介质层通常包含氮氧化层。现有工艺中，形成所述栅介质层的步骤包括，在半导体基底上形成氧化层；对所述氧化层执行氮掺杂操作。
实践中，所述氮掺杂操作既要保证所述氧化层的充分氮化，又要防止掺杂的氮进入半导体基底内，即，对具有不同厚度的所述栅介质层，执行所述氮掺杂操作的工艺参数应有所不同；执行所述氮掺杂操作的工艺参数相同时，具有不同厚度的所述栅介质层的掺杂程度不同。因此，执行所述氮掺杂操作后需进行检测，以检测所述栅介质层的掺杂效果。
通常，可选用二次离子质谱(SIMS)检测所述栅介质层的掺杂效果，但是，SIMS检测为破坏性检测方法，为检测所述掺杂操作的掺杂效果，需对经历不同掺杂操作的所述栅介质层分别进行SIMS检测，需要耗费大量的半导体基底，将导致材料成本的增加；此外，还可在利用不同的掺杂条件形成所述栅介质层后，继续完成后续操作，并对获得的器件进行电性测试(如漏电流)，以确定所述掺杂条件对测试合格的所述器件的栅介质层掺杂效果良好；但是，实践中，获得器件的过程通常需要几个月，而实践中，若经过几个月才可确定所述掺杂操作的效果，以指导生产，将造成生产周期的延长，以及生产效率的降低。如何检测所述掺杂效果成为本领域技术人员亟待解决的问题。
但是，当前，业界对掺杂操作的关注通常在于如何优化所述工艺窗口，即，如何增强所述工艺窗口的有效性，如2007年3月14日公布的公告号为“CN1929098A”的中国专利申请中提供的一种改善器件阈值电压分布的方法，通过使NMOS阈值电压随沟道长度的起伏大大减小，增大工艺窗口；而并未给出如何检测所述掺杂效果的方法。
发明内容
本发明提供了一种掺杂栅介质层的最小厚度确定方法，可在利用任一掺杂条件执行所述栅介质层的掺杂操作时，判定具有最小厚度的栅介质层在所述掺杂条件下的掺杂效果符合产品要求；本发明提供了一种掺杂多晶硅层的最小厚度确定方法，可在利用任一掺杂条件执行所述多晶硅层的掺杂操作时，判定具有最小厚度的多晶硅层在所述掺杂条件下的掺杂效果符合产品要求；本发明提供了一种掺杂叠层顶层的最小厚度确定方法，可在利用任一掺杂条件执行所述顶层的掺杂操作时，判定具有最小厚度的顶层在所述掺杂条件下的掺杂效果符合产品要求。
本发明提供的一种掺杂栅介质层的最小厚度确定方法，包括：
在至少两片半导体基底上形成具有不同厚度的栅氧化层；
以同一掺杂条件执行所述栅氧化层的掺杂操作，形成栅介质层；
采用非破坏性表面测量技术检测各所述栅介质层的掺杂剂量；
根据所述栅氧化层的厚度和与各厚度对应的栅介质层的掺杂剂量，获得所述掺杂剂量与栅介质层的厚度的函数关系；
确定所述函数关系中的掺杂剂量取极小值时所述栅介质层的厚度为所述掺杂条件下所述栅介质层的最小厚度；
所述栅介质层的最小厚度为栅介质层内掺杂粒子的原子百分比浓度最大，且所述掺杂粒子尚未进入半导体基底内的厚度。
可选地，所述栅介质层为氮氧化硅；可选地，采用X射线光电子能谱测量技术执行所述非破坏性表面测量。
本发明提供的一种掺杂多晶硅层的最小厚度确定方法，包括：
在至少两片半导体基底上形成栅介质层；
在各所述栅介质层上形成具有不同厚度的多晶硅层；
以同一掺杂条件执行所述多晶硅层的掺杂操作；
采用非破坏性表面测量技术检测经历掺杂操作的各多晶硅层的掺杂剂量；
根据所述多晶硅层的厚度和与各厚度对应的多晶硅层的掺杂剂量，获得所述掺杂剂量与各多晶硅层的厚度的函数关系；
确定所述函数关系中的掺杂剂量取极小值时所述多晶硅层的厚度为所述掺杂条件下所述多晶硅层的最小厚度；
所述多晶硅层的最小厚度为多晶硅层内掺杂粒子的原子百分比浓度最大，且所述掺杂粒子尚未进入栅介质层或经由所述栅介质层进入半导体基底内的厚度。
可选地，所述栅介质层为氧化硅或氮氧化硅；可选地，采用X射线光电子能谱测量技术执行所述非破坏性表面测量。
本发明提供的一种掺杂叠层顶层的最小厚度确定方法，包括：
以同一掺杂条件对至少两组叠层的顶层执行掺杂操作；
采用非破坏性表面测量技术检测经历掺杂操作的各所述顶层的掺杂剂量；
根据所述顶层的厚度和与各厚度对应的所述顶层的掺杂剂量，获得所述掺杂剂量与顶层的厚度的函数关系；
确定所述函数关系中的掺杂剂量取极小值时所述顶层的厚度为所述掺杂条件下所述顶层的最小厚度；
所述顶层的最小厚度为顶层内掺杂粒子的原子百分比浓度最大，且所述掺杂粒子尚未进入除顶层以外的所述叠层的其他层内的厚度。
可选地，所述叠层包含至少两层膜层，形成相邻膜层的工艺条件不相同；可选地，采用X射线光电子能谱测量技术执行所述非破坏性表面测量。
与现有技术相比，上述技术方案具有以下优点：
上述技术方案提供的掺杂栅介质层的最小厚度确定方法，通过对至少两片其上形成有不同厚度栅介质层的半导体基底进行检测，以确定各所述栅介质层的掺杂剂量，继而，获得所述掺杂剂量与栅介质层的厚度的函数关系，确定所述函数取极小值时所述栅介质层的厚度为所述掺杂条件下所述栅介质层的最小厚度；继而，在利用任一掺杂条件执行所述栅介质层的掺杂操作时，判定具有最小厚度的栅介质层在所述掺杂条件下的掺杂效果符合产品要求；
上述技术方案提供的掺杂多晶硅层的最小厚度确定方法，通过对至少两片其上形成有不同厚度多晶硅层的半导体基底进行检测，以确定各所述多晶硅层的掺杂剂量，继而，获得所述掺杂剂量与多晶硅层的厚度的函数关系，确定所述函数取极小值时所述多晶硅层的厚度为所述掺杂条件下所述多晶硅层的最小厚度；继而，在利用任一掺杂条件执行所述多晶硅层的掺杂操作时，判定具有最小厚度的多晶硅层在所述掺杂条件下的掺杂效果符合产品要求；
上述技术方案提供的掺杂叠层顶层的最小厚度确定方法，通过对至少两组叠层掺杂顶层进行检测，以确定各所述顶层的掺杂剂量，继而，获得所述掺杂剂量与顶层的厚度的函数关系，确定所述函数取极小值时所述顶层的厚度为所述掺杂条件下所述顶层的最小厚度；继而，在利用任一掺杂条件执行所述顶层的掺杂操作时，判定具有最小厚度的顶层在所述掺杂条件下的掺杂效果符合产品要求。
附图说明
图1为说明本发明实施例的确定掺杂栅介质层的最小厚度的流程示意图；
图2为说明本发明实施例的栅介质层掺杂操作检测结果示意图；
图3为说明本发明实施例的另一栅介质层掺杂操作检测结果示意图；
图4为说明本发明实施例的确定掺杂多晶硅层的最小厚度的流程示意图；
图5为说明本发明实施例的确定掺杂叠层顶层的最小厚度的流程示意图。
具体实施方式
尽管下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应当理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列的描述应当被理解为对于本领域技术人员的广泛教导，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明和权利要求书本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
实践中，在进入90nm工艺节点之后，栅介质层通常包含氮氧化层。形成所述栅介质层的步骤包括，在半导体基底上形成栅氧化层；对所述栅氧化层执行氮掺杂操作。所述掺杂操作既要保证所述氧化层的充分氮 化，又要防止掺杂的氮进入半导体基底内。因此，执行所述掺杂操作后需检测所述栅介质层的掺杂效果。
本发明的发明人分析后认为，在任一掺杂条件下，随着所述栅介质层厚度的减小，所述栅介质层内掺杂粒子的原子百分比浓度增加，掺杂粒子进入半导体基底内的几率增大；换言之，对于所述掺杂条件，存在一个确定的栅介质层的厚度，具有所述厚度的所述栅介质层内掺杂粒子的原子百分比浓度最大，且所述掺杂粒子尚未进入半导体基底内(将此厚度定义为所述掺杂条件下栅介质层的最小厚度)；使得为使所述栅介质层的掺杂效果符合产品要求，有必要获得确定掺杂条件下掺杂效果符合产品要求的栅介质层的最小厚度。利用所述最小厚度，可辅助检测掺杂效果。
具体地，所述掺杂条件包含掺杂粒子离子化功率、掺杂后的退火温度及退火气氛的种类等，若在某一掺杂条件下，所述栅介质层的最小厚度为17埃，即在所述掺杂条件下厚度为17埃的栅介质层的掺杂效果符合产品要求；如果，此时，产品要求所述栅介质层的厚度为20埃，则可以所述栅介质层的厚度为17埃时对应的掺杂条件为基点，对所述掺杂条件稍加调整，即可使得在新的掺杂条件下，所述栅介质层的最小厚度为20埃，即在新的所述掺杂条件下厚度为20埃的栅介质层的掺杂效果符合产品要求。由此，如何确定所述最小厚度成为本发明解决的主要问题。
如图1所示，应用本发明提供的方法确定掺杂栅介质层的最小厚度的具体步骤包括：
步骤101：在至少两片半导体基底上形成具有不同厚度的栅氧化层。
所述半导体基底可为已定义器件有源区的半导体衬底，所述半导体基底也可仅为半导体衬底；所述半导体衬底包含但不限于包括半导体元素的硅材料，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以 是绝缘体上硅(SOI)。本实施例中，为降低成本，所述半导体衬底可为空片，所述空片通常在去除表面沾污后在其上形成膜层(如栅氧化层)以检测形成所述膜层时的工艺状况，所述空片可回收，经历回收操作后，所述空片可重复使用。
所述栅氧化层可利用热氧化工艺获得，所述热氧化工艺可应用高温氧化设备或氧化炉进行。形成所述栅氧化层的过程可包含热氧化及检测步骤，具体可应用任何传统的工艺，在此不再赘述。
实践中，进入90nm工艺节点以后，所述栅氧化层(经历后续操作后形成栅介质层)的厚度通常为10～30埃；则上述不同厚度可为10～30埃厚度区间内的任意厚度值。根据选取的半导体基底的数目确定具有不同厚度的栅氧化层的厚度差，利于提高后续判定最小厚度的准确性；如，若选取5片半导体基底，则在其上形成栅氧化层的厚度可分别为14埃、18埃、22埃、26埃和30埃。
步骤102：以同一掺杂条件执行所述栅氧化层的掺杂操作，形成栅介质层。
实践中，可采用DPN(decoupled plasma nitridation，去耦合等离子体氮化)、NH3RTP(快速热处理)或炉式RTN(快速热氮化)工艺执行所述氮化操作。
例如，应用DPN工艺执行所述氮化操作时，涉及的反应气体包含N2，所述N2的流量范围为50～500sccm，如100sccm、200sccm或300sccm；应用DPN工艺执行所述氮化操作时，还包含缓冲气体，所述缓冲气体包含He，所述He的流量范围为100～500sccm，如200sccm、300sccm或400sccm；应用DPN工艺执行所述氮化操作时，反应压力范围为10～50mT，如20mT、30mT；反应温度范围为25～70摄氏度，如50摄氏度、60摄氏度；DPN操作持续时间为15～60秒，如30秒。
所述DPN操作中还包含PNA(post nitridation anneal，氮化后退 火)操作；执行PNA操作时，涉及的反应温度为950～1100摄氏度，如1050摄氏度；涉及的反应压力为0.5～50T，如20T；PNA操作持续时间为15～60秒，如30秒。
执行所述掺杂操作后，具有不同厚度的所述栅介质层的掺杂程度不同。所述栅介质层包含氮氧化硅。各所述栅氧化层的掺杂操作可同时或分别进行。
步骤103：采用非破坏性表面测量技术检测各所述栅介质层的掺杂剂量。
可采用X射线光电子能谱(XPS)测量技术执行所述非破坏性表面测量。此分析技术能够得到几纳米深度范围内的信息，这一深度要大于现代晶体管的栅介质厚度。换言之，利用XPS可以对栅介质和衬底硅之间的界面进行探测。且通过XPS进行掺杂剂量测量具有很高的精确度和准确度。
本发明的发明人进一步分析后认为，虽然，在任一掺杂条件下，随着所述栅介质层厚度的减小，所述栅介质层内掺杂粒子的原子百分比浓度增加，掺杂粒子进入半导体基底内的几率增大；换言之，所述掺杂粒子的原子百分比浓度随着所述栅介质层厚度的减小而单调递增。但是，在掺杂粒子尚未进入半导体基底之前，由于随着厚度的减小，所述栅介质层内为所述掺杂粒子提供的可断裂的硅氧键逐渐减少，导致所述掺杂粒子的掺杂剂量随着厚度的减小而减小，即，在掺杂粒子尚未进入半导体基底之前，所述掺杂粒子的掺杂剂量是单调递减的；而在掺杂粒子进入半导体基底之后，虽然随着厚度的减小，所述栅介质层内为所述掺杂粒子提供的可断裂的硅氧键逐渐减少，但是，半导体基底提供的可断裂的硅硅键大量增加，仍可使得所述掺杂粒子的掺杂剂量随着厚度的减小而增加，即，在掺杂粒子进入半导体基底之后，所述掺杂粒子的掺杂剂量是单调递增的。换言之，在任一掺杂条件下，所述栅介质层取最小厚度时，所述栅介质层的掺杂效果符合产品要求，此时，所述栅介质层既 被充分掺杂，掺杂粒子又未进入半导体基底内。
步骤104：获得所述掺杂剂量与栅介质层的厚度的函数关系。
本发明的发明人经历分析与实践后认为，获得的所述掺杂剂量与栅介质层的厚度的函数具有一极小值，所述极小值包含取极小值工艺允许误差范围内的函数值的掺杂剂量，由上述分析可知，所述栅介质层取最小厚度时所述掺杂剂量取极小值，即，所述掺杂剂量取极小值时，所述栅介质层既被充分掺杂，掺杂粒子又未进入半导体基底内；换言之，此时，所述栅介质层的掺杂效果符合产品要求。
实践中，确定所述极小值后还可包括所述极小值的优化操作，所述优化操作包括，设定至少包含所述极小值的极小值区间，在所述极小值区间内选取N个半导体基底，N大于1，在N个半导体基底上形成具有不同厚度的栅氧化层；以同一掺杂条件执行所述栅氧化层的掺杂操作，形成栅介质层；采用非破坏性表面测量技术检测各所述栅介质层的掺杂剂量；获得所述掺杂剂量与栅介质层的厚度的函数关系；确定所述函数取极值时所述栅介质层的厚度为所述掺杂条件下所述栅介质层的最小厚度。可进一步提高最小厚度判定的准确性。
步骤105：确定所述函数取极小值时所述栅介质层的厚度为所述掺杂条件下所述栅介质层的最小厚度。
作为示例，如图2所示，应用DPN工艺执行氮掺杂操作时，涉及的工艺条件包括，N2的流量为200sccm；反应压力为15mT；离子化功率为350W；DPN操作持续时间为15秒；退火持续时间为15秒；退火温度为1050摄氏度；退火压力为15T；退火时N2的流量为19.4slm；退火时O2 的流量为0.6slm时，所述栅介质层的最小厚度取11埃。即，在上述条件下，为保证所述栅介质层既被充分掺杂，掺杂粒子又未进入半导体基底内，所述栅介质层的厚度应大于11埃。
此外，如图3所示，应用DPN工艺执行氮掺杂操作时，涉及的工艺 条件包括，N2的流量为80sccm；He的流量为120sccm反应压力为15mT；离子化功率为900W；DPN操作持续时间为15秒；退火持续时间为60秒；退火温度为1100摄氏度；退火压力为50T；退火时N2的流量为3.5slm；退火时O2的流量为8.8slm时，所述栅介质层的最小厚度取17埃。即，在上述条件下，为保证所述栅介质层既被充分掺杂，掺杂粒子又未进入半导体基底内，所述栅介质层的厚度应大于17埃。
可见，通过增加DPN离子化功率、延长退火持续时间及退火温度、增加退火压力或增加退火时氧气的流量(即改变退火气氛)，可增加所述栅介质层的最小厚度；即，通过调整掺杂条件，可调节所述栅介质层的最小厚度。
具体地，若产品要求所述栅介质层的厚度为15埃，而利用选定的工艺条件使所述栅介质层的最小厚度为11埃时，只需适当调节工艺参数的取值即可，如，可采用增加DPN离子化功率、延长退火持续时间及退火温度、增加退火压力或增加退火时氧气的流量中的一种或其组合的方式，增加所述栅介质层的最小厚度，使所述栅介质层的厚度符合产品要求。
换言之，可利用获得符合产品要求的所述栅介质层选用的掺杂条件确定掺杂操作的工艺窗口，对于具有确定栅介质层厚度要求的产品，在所述工艺窗口内选择的掺杂条件，可使得利用掺杂工艺形成所述栅介质层时，所述栅介质层既被充分掺杂，掺杂粒子又未进入半导体基底内。
此外，半导体制程中通常包含形成多晶硅层进而形成多晶硅栅极的步骤，为改善所述多晶硅栅极的电阻效应，需对所述多晶硅层执行掺杂操作，此时，若掺杂粒子进入栅介质层或经由所述栅介质层进入半导体基底中，将改变包含多晶硅栅极的器件的电学性能。即，所述掺杂操作既要保证所述多晶硅栅极阻值的充分改进，又要防止掺杂粒子进入栅介质层或经由所述栅介质层进入半导体基底中。因此，执行所述掺杂操作后需检测掺杂效果。
本发明的发明人分析后认为，在任一掺杂条件下，随着所述多晶硅层厚度的减小，所述多晶硅层内掺杂粒子的原子百分比浓度增加，掺杂粒子进入栅介质层或经由所述栅介质层进入半导体基底内的几率增大；换言之，对于所述掺杂条件，存在一个确定的多晶硅层的厚度，具有所述厚度的所述多晶硅层内掺杂粒子的原子百分比浓度最大，且所述掺杂粒子尚未进入栅介质层或经由所述栅介质层进入半导体基底内(将此厚度定义为所述掺杂条件下多晶硅层的最小厚度)；使得为使所述多晶硅层的掺杂效果符合产品要求，有必要获得确定掺杂条件下掺杂效果符合产品要求的多晶硅层的最小厚度。利用所述最小厚度，可辅助检测掺杂效果。
基于相同的构思，如图4所示，本发明还提供了一种掺杂多晶硅层的最小厚度确定方法，包括，步骤401：在至少两片半导体基底上形成栅介质层；步骤402：在各所述栅介质层上形成具有不同厚度的多晶硅层；步骤403：以同一掺杂条件执行所述多晶硅层的掺杂操作；步骤404：采用非破坏性表面测量技术检测经历掺杂操作的各多晶硅层的掺杂剂量；步骤405：获得所述掺杂剂量与各多晶硅层的厚度的函数关系；步骤406：确定所述函数取极小值时所述多晶硅层的厚度为所述掺杂条件下所述多晶硅层的最小厚度。
此时，所述栅介质层包含氧化层或氮氧化层。所述半导体基底可为已定义器件有源区的半导体衬底，所述半导体基底也可仅为半导体衬底；所述半导体衬底包含但不限于包括半导体元素的硅材料，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。本实施例中，为降低成本，所述半导体衬底可为空片，所述空片通常在去除表面沾污后在其上形成膜层(如栅氧化层)以检测形成所述膜层时的工艺状况，所述空片可回收，经历回收操作后，所述空片可重复使用。
所述栅介质层包含氧化层时，所述氧化层可利用热氧化工艺获得，所述热氧化工艺可应用高温氧化设备或氧化炉进行。形成所述栅氧化层 的过程可包含热氧化及检测步骤，具体可应用任何传统的工艺，在此不再赘述。
所述栅介质层包含氮氧化层时，所述氮氧化层可利用化学气相淀积工艺获得；所述氮氧化层还可利用淀积工艺和掺杂工艺结合后获得，具体包括：首先，在半导体基底上形成栅氧化层；随后，对所述栅氧化层执行氮掺杂操作。可采用DPN(decoupled plasma nitridation，去耦合等离子体氮化)、NH3RTP(快速热处理)或炉式RTN(快速热氮化)工艺执行所述氮化操作。
实践中，进入90nm工艺节点以后，所述多晶硅层的厚度通常为1000～5000埃；则上述不同厚度可为1000～5000埃厚度区间内的任意厚度值。根据选取的半导体基底的数目确定具有不同厚度的多晶硅层的厚度差，利于提高后续判定最小厚度的准确性；如，若选取10片半导体基底，则在其上形成多晶硅层的厚度可分别为1400埃、1800埃、2200埃、2600埃、3000埃、3400埃、3800埃、4200埃、4600埃或5000埃。各所述多晶硅层的掺杂操作可同时或分别进行。
执行所述掺杂操作后，具有不同厚度的所述多晶硅层的掺杂程度不同。采用X射线光电子能谱测量技术执行所述非破坏性表面测量。
本发明的发明人经历分析与实践后认为，获得的所述掺杂剂量与多晶硅层的厚度的函数具有极小值，所述极小值包含取极小值工艺允许误差范围内的函数值的掺杂剂量，由于，在掺杂粒子尚未进入栅介质层或经由所述栅介质层进入半导体基底之前，随着厚度的减小，所述多晶硅层内为所述掺杂粒子提供的可断裂的硅硅键逐渐减少，导致所述掺杂粒子的掺杂剂量随着厚度的减小而减小，即，在掺杂粒子尚未进入栅介质层或经由所述栅介质层进入半导体基底之前，所述掺杂粒子的掺杂剂量是单调递减的；而在掺杂粒子进入栅介质层或经由所述栅介质层进入半导体基底之后，虽然随着厚度的减小，所述多晶硅层为所述掺杂粒子提供的可断裂的硅硅键逐渐减少，但是，所述栅介质层及半导体基底提供 的可断裂的共价键(包含硅氧键、硅氮键或硅硅键)大量增加，仍可使得所述掺杂粒子的掺杂剂量随着厚度的减小而增加，即，在掺杂粒子进入栅介质层或经由所述栅介质层进入半导体基底之后，所述掺杂粒子的掺杂剂量是单调递增的。换言之，在任一掺杂条件下，所述多晶硅层取最小厚度时，所述多晶硅层的掺杂效果符合产品要求，此时，所述多晶硅层既被充分掺杂，掺杂粒子又未进入栅介质层或经由所述栅介质层进入半导体基底内，使得所述多晶硅层取最小厚度时所述掺杂剂量取极小值，即，所述掺杂剂量取极小值时，所述多晶硅层既被充分掺杂，掺杂粒子又未进入栅介质层或经由所述栅介质层进入半导体基底内；换言之，此时，所述多晶硅层的掺杂效果符合产品要求。
实践中，确定所述极小值后还可包括所述极小值的优化操作，所述优化操作包括，设定至少包含所述极小值的极小值区间，在所述极小值区间内选取N个半导体基底，N大于1，在N个半导体基底上形成栅介质层；在各所述栅介质层上形成具有不同厚度的多晶硅层；以同一掺杂条件执行所述多晶硅层的掺杂操作；采用非破坏性表面测量技术检测经历掺杂操作的各多晶硅层的掺杂剂量；获得所述掺杂剂量与各多晶硅层的厚度的函数关系；确定所述函数取极值时所述多晶硅层的厚度为所述掺杂条件下所述多晶硅层的最小厚度。可进一步提高最小厚度判定的准确性。
应用本方案提供的方法，可在利用任一掺杂条件执行所述多晶硅层的掺杂操作时，判定具有最小厚度的多晶硅层在所述掺杂条件下的掺杂效果符合产品要求。换言之，可利用获得符合产品要求的所述多晶硅层选用的掺杂条件确定掺杂操作的工艺窗口，对于具有确定多晶硅层厚度要求的产品，在所述工艺窗口内选择的掺杂条件，可使得利用掺杂工艺形成所述多晶硅层时，所述多晶硅层既被充分掺杂，掺杂粒子又未进入栅介质层或半导体基底内。
基于相同的构思，如图5所示，本发明还提供了一种掺杂叠层顶层 的最小厚度确定方法，包括，步骤501：以同一掺杂条件对至少两组叠层的顶层执行掺杂操作；步骤502：采用非破坏性表面测量技术检测经历掺杂操作的各所述顶层的掺杂剂量；步骤503：获得所述掺杂剂量与顶层的厚度的函数关系；步骤504：确定所述函数取极小值时所述顶层的厚度为所述掺杂条件下所述顶层的最小厚度。
所述叠层包含至少两层膜层，形成相邻膜层的工艺条件不相同。所述叠层可包含半导体基底和位于所述半导体基底上的栅介质层；所述叠层还可包含半导体基底、位于所述半导体基底上的栅介质层和位于所述栅介质层上的多晶硅层。所述叠层包含半导体基底和位于所述半导体基底上的栅介质层时，所述顶层为栅介质层；所述叠层包含半导体基底、位于所述半导体基底上的栅介质层和位于所述栅介质层上的多晶硅层时，所述顶层为多晶硅层。
采用X射线光电子能谱测量技术执行所述非破坏性表面测量。
通过对至少两组叠层掺杂顶层进行检测，以确定各所述顶层的掺杂剂量，继而，获得所述掺杂剂量与顶层的厚度的函数关系，确定所述函数取极小值时所述顶层的厚度为所述掺杂条件下所述顶层的最小厚度；继而，在利用任一掺杂条件执行所述顶层的掺杂操作时，判定具有最小厚度的顶层在所述掺杂条件下的掺杂效果符合产品要求。
需强调的是，未加说明的步骤均可采用传统的方法获得，且具体的工艺参数根据产品要求及工艺条件确定。
尽管通过在此的实施例描述说明了本发明，和尽管已经足够详细地描述了实施例，申请人不希望以任何方式将权利要求书的范围限制在这种细节上。对于本领域技术人员来说另外的优势和改进是显而易见的。因此，在较宽范围的本发明不限于表示和描述的特定细节、表达的设备和方法和说明性例子。因此，可以偏离这些细节而不脱离申请人总的发明概念的精神和范围。
Claims (9)
1.一种掺杂栅介质层的最小厚度确定方法，其特征在于，包括：
在至少两片半导体基底上形成具有不同厚度的栅氧化层；
以同一掺杂条件执行所述栅氧化层的掺杂操作，形成栅介质层；
采用非破坏性表面测量技术检测各所述栅介质层的掺杂剂量；
根据所述栅氧化层的厚度和与各厚度对应的栅介质层的掺杂剂量，获得所述掺杂剂量与栅介质层的厚度的函数关系；
确定所述函数关系中的掺杂剂量取极小值时所述栅介质层的厚度为所述掺杂条件下所述栅介质层的最小厚度；
所述栅介质层的最小厚度为栅介质层内掺杂粒子的原子百分比浓度最大，且所述掺杂粒子尚未进入半导体基底内的厚度。
2.根据权利要求1所述的掺杂栅介质层的最小厚度确定方法，其特征在于：所述栅介质层为氮氧化硅。
3.根据权利要求1所述的掺杂栅介质层的最小厚度确定方法，其特征在于：采用X射线光电子能谱测量技术执行所述非破坏性表面测量。
4.一种掺杂多晶硅层的最小厚度确定方法，其特征在于，包括：
在至少两片半导体基底上形成栅介质层；
在各所述栅介质层上形成具有不同厚度的多晶硅层；
以同一掺杂条件执行所述多晶硅层的掺杂操作；
采用非破坏性表面测量技术检测经历掺杂操作的各多晶硅层的掺杂剂量；
根据所述多晶硅层的厚度和与各厚度对应的多晶硅层的掺杂剂量，获得所述掺杂剂量与各多晶硅层的厚度的函数关系；
确定所述函数关系中的掺杂剂量取极小值时所述多晶硅层的厚度为所述掺杂条件下所述多晶硅层的最小厚度；
所述多晶硅层的最小厚度为多晶硅层内掺杂粒子的原子百分比浓度最大，且所述掺杂粒子尚未进入栅介质层或经由所述栅介质层进入半导体基底内的厚度。
5.根据权利要求4所述的多晶硅层的最小厚度确定方法，其特征在于：所述栅介质层为氧化硅或氮氧化硅。
6.根据权利要求4所述的多晶硅层的最小厚度确定方法，其特征在于：采用X射线光电子能谱测量技术执行所述非破坏性表面测量。
7.一种掺杂叠层顶层的最小厚度确定方法，其特征在于，包括：
以同一掺杂条件对至少两组叠层的顶层执行掺杂操作；
采用非破坏性表面测量技术检测经历掺杂操作的各所述顶层的掺杂剂量；
根据所述顶层的厚度和与各厚度对应的所述顶层的掺杂剂量，获得所述掺杂剂量与顶层的厚度的函数关系；
确定所述函数关系中的掺杂剂量取极小值时所述顶层的厚度为所述掺杂条件下所述顶层的最小厚度；
所述顶层的最小厚度为顶层内掺杂粒子的原子百分比浓度最大，且所述掺杂粒子尚未进入除顶层以外的所述叠层的其他层内的厚度。
8.根据权利要求7所述的掺杂叠层顶层的最小厚度确定方法，其特征在于：所述叠层包含至少两层膜层，形成相邻膜层的工艺条件不相同。
9.根据权利要求7所述的掺杂叠层顶层的最小厚度确定方法，其特征在于：采用X射线光电子能谱测量技术执行所述非破坏性表面测量。
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