CN100559556C - 电特性变化较小的半导体器件的制造方法及系统 - Google Patents

电特性变化较小的半导体器件的制造方法及系统 Download PDF

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Abstract

本发明提供一种半导体器件的制造方法，该半导体器件具有栅电极以及在该栅电极侧面的半导体衬底中形成的一对扩散层。该方法包括如下步骤：在半导体衬底上形成绝缘膜及栅电极，获得在半导体衬底表面形成的受影响层的厚度，通过基于预设的注入参数将杂质元素注入栅电极侧面区域内的半导体衬底中而形成一对扩散层，基于预设的热处理参数执行激活热处理，以及在获得步骤与扩散层形成步骤之间设置的参数导出步骤，在该参数导出步骤中相应于获得的受影响层厚度导出注入参数或热处理参数，以将扩散层设定为具有预设的薄层电阻。

Description

电特性变化较小的半导体器件的制造方法及系统
相关申请的交叉引用
本申请基于并要求2005年7月6日向日本专利局申请的在先日本专利申请No.2005-197224的优先权，在此通过参考援引其全部内容。
技术领域
本发明主要涉及半导体器件的制造方法以及半导体器件的制造系统，特别涉及能够高速运行的MOS型(金属-氧化物-硅型)场效应晶体管的制造方法及系统。
背景技术
在制造MOS型场效应晶体管(MOSFET)的相关技术工艺中，为了降低栅极与源极之间或栅极与漏极的偏移电容，通过利用偏移隔离层(offsetspacer)作为掩模将杂质元素作为掺杂剂注入以形成延伸区。偏移隔离层的制作方法如下：形成覆盖硅衬底及多层栅极结构的绝缘膜，然后利用RIE(活性离子蚀刻)方法等执行回蚀刻，以仅保留多层栅极结构侧壁上的部分绝缘膜。偏移隔离层用来产生延伸区，以使延伸区在栅极侧的轮廓(profile)与栅极的边缘隔离开。这保证在激活热处理之后延伸区不在水平方向延伸，以在栅极的正下方停止。
近年来，为提高MOSFET的电路密度及运行速度，人们进一步追求MOSFET的尺寸下降。伴随着MOSFET的尺寸下降，也要求进一步抑制延伸区的水平延伸。尤其是在形成深延伸区时，其水平延伸往往较大，这需要控制延伸区以使其非常浅。因此，现在有时将杂质离子的注入能量设定为1KeV以下。
当在硅衬底中形成浅延伸区时，在形成偏移隔离层时基于RIE方法所执行的干蚀刻中，将离子拉入硅衬底的能量大致与杂质离子的注入能量相同，这导致受影响层的深度实质上与延伸区的深度相同。在这种情况下，硅衬底表面的晶体质量会影响MOSFET的电特性。
[专利文献]日本特开平No.2001-326347
在MOSFET的制造中可使用大量干蚀刻设备。这些干蚀刻设备具有不同的蚀刻特性。通常，当假定执行相同的工艺时，对于多个干蚀刻设备，干蚀刻设备的高频功率被设定为相同的预设值。但是，当设备中的沉淀物的状态经过连续运行及维护工作而变化时，沉淀物的混合导致处理气体的混合比和/或离子浓度可能发生变化。这使得电极之间流动的电流发生变化，导致将蚀刻离子拉入衬底的电压改变。例如，当将蚀刻离子拉入衬底的电压增加时，硅衬底中形成的受影响层到达更深的深度。鉴于这些因素，在干蚀刻设备之间硅衬底中形成的受影响层的深度不同。受影响层被认为无助于载流子导电(conduction)，因此在硅衬底之间非常有助于载流子导电的延伸区的深度存在差异。这引发一个问题，即MOSFET的电特性，例如导通电阻及阈值电压可能变化。
因此，需要一种半导体器件的制造方法，其中可抑制半导体衬底之间如导通电阻等电特性变化。并且，需要一种半导体器件的制造系统，其中可抑制半导体衬底之间如导通电阻等电特性变化。
发明内容
本发明的总体目的是提供一种半导体器件的制造方法及系统，以实质上避免由相关技术的局限和缺点导致的一个或更多问题。
在以下的说明中将给出本发明的特征和优点，并且部分特征和目的从说明书及附图中可清楚了解，或可以通过按照说明书中提供的方案实施本发明而理解。通过为了使本领域的普通技术人员能够实施本发明而在说明书中以如此全面、清楚、简明且准确的方式特别指出的半导体器件的制造方法及系统，可实现及获得本发明的目的以及其它特征和优点。
为按照本发明目的获得这些及其它优点，本发明提供一种半导体器件的制造方法，该半导体器件具有栅电极以及在栅电极侧面的半导体衬底中形成的一对扩散层。该方法包括如下步骤：在半导体衬底上形成绝缘膜及栅电极，获得在该半导体衬底表面形成的受影响层的厚度，通过基于预设的注入参数将杂质元素注入栅电极侧面区域内的半导体衬底中而形成一对扩散层，基于预设的热处理参数执行激活热处理，以及在获得步骤与扩散层形成步骤之间设置的参数导出(deriving)步骤，在该参数导出步骤中相应于所获得的该受影响层厚度导出该注入参数或热处理参数，以将所述扩散层设定为具有预设薄层电阻。
按照本发明的至少一个实施例，获得影响扩散层中载流子导电的受影响层的厚度，以及相应于获得的受影响层厚度而导出的注入参数或热处理参数被用以执行杂质元素的注入或激活热处理。这使得即使在硅衬底之间受影响层的厚度存在差异时，也可以抑制扩散层薄层电阻的变化。因此，能够制造如导通电阻等电特性的差异减小的半导体器件。
按照本发明的另一个方案，提供一种半导体器件的制造系统，该半导体器件具有栅电极以及在该栅电极侧面的半导体衬底中形成的一对扩散层，该系统包括：制造设备系统，其包括干蚀刻设备、离子注入设备以及激活热处理设备；工艺控制单元，设置为从该制造设备系统获得制造历史数据，以基于所获得的制造历史数据导出工艺配方(process recipe)，并将该工艺配方传输至该制造设备系统；以及通信单元，其将该制造设备系统连接至该工艺控制单元，其中该工艺控制单元通过参考预先获得的该干蚀刻设备的蚀刻条件与受影响层厚度之间的关系，相应于该干蚀刻设备的蚀刻条件估算受影响层的厚度，并相应于估算出的受影响层厚度导出注入参数或热处理参数，以将所述扩散层设定为具有预设薄层电阻，并且其中基于该注入参数和该热处理参数分别控制该离子注入设备和该激活热处理设备。
按照本发明的至少一个实施例，工艺控制单元相应于分别获得的每个半导体衬底的蚀刻条件估算受影响层的厚度，并相应于估算出的受影响层厚度导出注入参数或热处理参数。然后基于注入参数和热处理参数分别控制离子注入设备或激活热处理设备。这使得能够制造半导体衬底之间扩散层薄层电阻的变化被抑制的半导体器件。另外，利用这种方案，即便当在多个干蚀刻设备之间由于机器差异(machine difference)导致受影响层厚度存在差异时，也可以抑制扩散层薄层电阻的变化。因而，半导体器件的电特性变化被抑制，从而允许以符合要求的产量生产半导体器件。此外，由于不需要测量受影响层厚度的检测设备，因此可以简化制造设备系统。并且，由于不提供检测设备，因此不需要维护检测设备，这使得能够避免由检测设备的故障导致的半导体器件制造系统的利用率下降。
按照本发明的至少一个实施例，能够提供一种半导体器件制造方法，其中半导体衬底之间的电特性变化被抑制，并且还提供一种抑制电特性变化的半导体器件的制造系统。
附图说明
当结合附图阅读时，根据以下的详细说明将清楚本发明的其它目的及进一步特征；其中：
图1为示出按照本发明第一实施例的半导体器件的制造方法的流程图；
图2A至图2C为示出按照本发明第一实施例的半导体器件的制造步骤的示意图；
图3A至图3C为示出按照本发明第一实施例的半导体器件的制造步骤的示意图；
图4为示出按照本发明第一实施例的半导体器件的制造步骤的示意图；
图5为示出干蚀刻设备构造的示意图；
图6为示出注入能量、薄层电阻和受影响层厚度之间关系的示例的图表；
图7为说明注入参数、薄层电阻和受影响层厚度之间关系的图表；
图8A和图8B为示出通过SIMS方法测得的硅衬底的深度方向分布图(depth-direction profile)的图表；
图9为示出受影响层厚度与自偏压Vdc之间关系的图表；
图10为示出受影响层厚度与过蚀刻工艺的时间长度之间关系的示例的图表；
图11为示出按照本发明第三实施例的半导体器件的制造系统的构造的框图。
具体实施方式
以下将参照附图说明本发明的实施例。
[第一实施例]
图1为示出按照本发明第一实施例的半导体器件的制造方法的流程图。图1也示出按照第二实施例的半导体器件的制造方法中所采用的制造步骤，第二实施例将在后面说明。
参照图1，按照第一实施例的半导体器件的制造方法包括如下步骤：在对应于器件区的硅衬底表面上形成栅极绝缘膜及栅电极的步骤(S102)，偏移隔离层形成步骤(S104)，测量在硅衬底表面形成的受影响层的厚度的步骤(S106)，导出杂质元素的注入参数的步骤(S108)，将杂质元素注入硅衬底的延伸区形成步骤(S110)，侧壁绝缘膜形成步骤(S112)，源极区及漏极区形成步骤(S114)，以及激活热处理步骤(S116)。
本实施例的制造方法在偏移隔离层形成步骤之后测量在硅衬底表面形成的受影响层厚度，并基于预先获得的注入参数或热处理参数、薄层电阻和受影响层厚度之间的关系导出杂质元素的注入参数，以获得所需的延伸区薄层电阻。基于导出的参数，通过利用离子注入方法形成延伸区。
图2A至图2C、图3A至图3C以及图4为示出按照本发明第一实施例的半导体器件的制造步骤的示意图。以形成P沟道MOS晶体管为例来说明。
在图2A所示的工艺步骤中，通过STI型器件隔离结构12在p型硅衬底11的表面上限定器件区11A。通过离子注入将n型杂质元素注入器件区11A中，从而形成n型阱11n。
在图2B所示的工艺步骤中，通过溅射方法、CVD(化学气相沉积)方法等形成栅极绝缘膜，以覆盖硅衬底11。栅极绝缘膜可由热氧化膜等构成，例如二氧化硅膜、氮氧化硅膜或氮化硅膜，并可以为例如1.2nm厚的SiON膜。此外，应用CVD方法以形成覆盖栅极绝缘膜的多晶硅膜。
在图2B所示的工艺步骤中，执行光刻及RIE方法以选择性蚀刻多晶硅膜及栅极绝缘膜。这产生由栅极绝缘膜13和栅电极14组成的多层栅极结构。
在图2C所示的工艺步骤中，例如通过CVD方法在硅衬底11的表面上及栅电极14上，形成例如20nm厚的由二氧化硅膜构成的绝缘膜15。尽管优选二氧化硅膜作为绝缘膜15，但氮氧化硅膜或氮化硅膜也可以满足需求。
此外，在图2C所示的工艺步骤中，应用RIE方法去除绝缘膜15以暴露硅衬底的表面，从而在栅电极14的侧壁上形成偏移隔离层15A及15B，如图3A所示。通过利用干蚀刻设备执行RIE方法来去除绝缘膜15。
图5为示出干蚀刻设备构造的示意图。参照图5，干蚀刻设备20包括真空室21、真空室21中支撑硅衬底11的阴极22、其位置与阴极22相对的阳极23、以及连接至阴极22的高频(RF)电源24。RF电源24在阴极22与接地的阳极23之间施加高频功率。为测量自偏压Vdc，Vdc测量单元25连接至阴极22，将在后面说明测量单元25。将蚀刻气体从供气设备(未示出)引导至真空室中。提供通风机构(未示出)以将气体带出真空室。
对通过RIE方法蚀刻而言，在将1KW的RF功率施加至阴极22的情况下，分别以50sccm和1000sccm将例如为CHF3气和Ar气的蚀刻气体供应至真空室21内。蚀刻气体被离化而在真空室21内的阳极23与阴极22之间产生等离子体PL。蚀刻气体离子具有正电荷，因此他们被施加至阴极22的负高频电压吸引(pull)而与图2C所示的硅衬底11表面上的绝缘膜15反应，从而导致绝缘膜15成为气体。
如图3A所示，在去除绝缘膜15之后，在硅衬底11的表面附近形成受影响层11DM。离化的蚀刻气体冲击硅衬底11时产生受影响层11DM。由于冲击的振动以及在硅衬底11中注入蚀刻气体离子，从而硅的晶体质量下降。
在图3A所示的工艺中，使用椭圆偏振法(ellipsometry)测量受影响层11DM的厚度LA。椭圆偏振法能够测量折射率不同于Si晶体的薄膜的厚度。当CHF3气用作蚀刻气体时，受影响层11DM的折射率为2.1。相比之下，Si晶体、自然氧化膜和热氧化膜的折射率分别为3.3、1.8和1.5。在这种方式下，受影响层11DM的折射率不同于Si晶体及二氧化硅膜，因而能够测量其厚度LA。测量位置可以任意选取，只要位于去除绝缘膜15的硅衬底11表面上即可。但是，优选地，在硅衬底11的表面上预先留出(set aside)比椭圆偏振入射光的光斑直径宽的区域。
此外，在图3A所示的工艺中，通过参考预先获得的注入参数、薄层电阻和受影响层厚度之间的关系，基于测得的受影响层厚度LA导出可获得源极延伸区11EA和漏极延伸区11EB的预设薄层电阻的注入参数。相应于受影响层11DM的厚度而控制的注入参数为注入能量或剂量。
图6为示出注入能量、薄层电阻和受影响层厚度之间的关系的示例的图表。图6中，纵轴代表延伸区的薄层电阻，而横轴代表注入能量。绘有“□”、“△”和“X”的曲线分别对应于2.1nm的受影响层厚度、2.9nm的受影响层厚度和3.7nm的受影响层厚度。在以不同的注入能量注入B+的情况下，通过试验获得这些关系，在试验中使用具有三种不同厚度的受影响层的硅衬底。在这些试验中，剂量设定为1×1015/cm2，该剂量在所有注入条件下保持恒定。图中所绘的薄层电阻对应于激活热处理之后观测到的值，并且利用四端法测量所述薄层电阻。
参照图6，对应于各受影响层厚度的曲线表现出薄层电阻随着注入能量增加而下降的趋势。在注入能量恒定的条件下，随着受影响层厚度增加，薄层电阻也增加。
基于图6所示的关系，可以根据测得的受影响层厚度选择可获得预设薄层电阻的注入能量。例如，如果受影响层厚度为2.9nm，并且要求将薄层电阻设定为0.6kΩ/□，则选择图6中在受影响层厚度2.9nm时获得0.6kΩ/□的薄层电阻的注入能量1keV。
图6以图表的方式表示注入能量、薄层电阻和受影响层厚度之间的关系。此外，注入能量、薄层电阻和受影响层厚度之间的关系可以表示为一个关系式，并且可基于该关系式计算注入能量。另外，可分别将注入能量、薄层电阻和受影响层厚度划分范围，并且注入能量、薄层电阻和受影响层厚度之间的关系可通过表示所述范围之间的对应关系的对应表来表示。基于此对应表可导出注入能量。
图7为说明注入参数、薄层电阻和受影响层厚度之间的关系的图表。图7中，纵轴代表杂质元素的浓度，而横轴代表距离硅衬底表面的深度。图7中，假定受影响层的厚度为DM。图7表明当以不同的注入能量E1至E3(E1＜E2＜E3)注入用作p型杂质元素的B+时，形成的杂质浓度分布。通过模拟获得图7所示的结果。在不同注入能量E1至E3的计算中，剂量保持恒定。
参照图7，以注入能量E1注入的杂质元素B+分布在受影响层及硅衬底中深度比受影响层的深度DM深的位置。由于受影响层中Si晶体的晶体质量下降，从而即使在激活热处理之后，受影响层中扩散的杂质元素B+仍具有低激活率，因此，无助于基于空穴的导电。另一方面，在硅衬底中深度比受影响层深的位置分布的杂质元素有助于基于空穴的导电。由比受影响层深度DM深这一侧的杂质浓度曲线与在受影响层深度DM处的垂直线所限定的区域的大小代表杂质元素量。在此区域中杂质元素量与薄层电阻被认为实质上互相成反比(reciprocal)
当注入能量从E1增加至E2或增加至E3时，杂质元素浓度曲线的峰值下降，并且杂质元素B+到达更深的深度。因此，位于比受影响层厚度DM深的深度处的杂质元素量增加，导致薄层电阻下降。在上述方式中，注入参数、薄层电阻和受影响层厚度彼此相关。
在图6中，通过前述椭圆偏振法测量受影响层的厚度。图6中，可通过使用另一方法替代椭圆偏振法测量受影响层的厚度。例如，可使用SIMS(二次离子质谱分析法)。SIMS可通过分析用于干蚀刻的蚀刻气体的元素成分在硅衬底深度方向的变化，测量受影响层的厚度。
图8A和图8B为示出通过SIMS方法测得的硅衬底的深度方向分布图的图表。图8A对应于利用图2C的工艺中所示的RIE方法执行干蚀刻的情况。图8B对应于不执行这种干蚀刻的情况。图8A和图8B中，纵轴代表元素量(每秒计数的数目)，而横轴代表距离硅衬底表面的深度。深度可以任意单位表示。图中，以“Si”、“O”、“C”和“F”所示的分布图分别对应于所分析的各元素。图8A的干蚀刻中，使用CHF3气和Ar气作为蚀刻气体。
参照图8A和图8B，与图8B所示不执行干蚀刻的情况下相比，在图8A所示执行干蚀刻的情况下靠近硅衬底表面的O、C和F的量相对于Si量更高。例如，可将受影响层的厚度设定为能够使C量为Si量的1/10的深度。图8A中，深度D1能够使C量为Si量的1/10，所述Si量等于5×104(计数/秒)。与F或O的分布图相比，C的分布图在深度方向具有更缓和(genteel)的变化，这使得能够以更高精确度确定受影响层的厚度。尽管优选使用C量，但也可以使用F量或O量。也可以根据所使用的蚀刻气体使用另一元素的量。
当利用如SIMS法等不同于椭圆偏振法的方法测量图6所示的关系中受影响层的厚度时，预先获得由该方法测得的厚度与由椭圆偏振法测的的受影响层厚度之间的对应关系。利用这种对应关系以及图6所示的关系，基于图3A所示的工艺中测得的受影响层厚度，导出注入参数。
在图3B所示的工艺中，使用图3A的工艺中所导出的注入参数，并且利用栅电极14及偏移隔离层15A和15B作为掩模，使用离子注入法将如B+等p型杂质注入器件区11A内的硅衬底11中。从而形成源极延伸区11EA及漏极延伸区11EB。使用相应于受影响层厚度的注入能量，能够抑制硅衬底11之间源极延伸区11EA及漏极延伸区11EB的薄层电阻变化。
在图3A所示的工艺中，也可选择剂量作为注入参数。在这种情况下，通过利用横轴代表剂量可获得类似于图6所示的关系。即，在图7中的注入能量E1的情况下，当剂量增加时，杂质浓度曲线向更高杂质浓度移动，但曲线形状不改变。因此，在硅衬底中深度比受影响层深度DM深的位置处的杂质元素量增加，导致薄层电阻下降。此外，通过设定较低的注入能量，可将杂质元素限制于较浅区域，这对晶体管的高速运行有利。
在图3C所示的工艺中，举例说来，利用CVD方法形成覆盖图3B所示的结构表面的绝缘膜，例如氮化硅膜，然后执行回蚀刻，以在偏移隔离层15A和15B的侧壁上形成侧壁绝缘膜16A和16B。另外，利用栅电极14、偏移隔离层15A和15B、以及侧壁绝缘膜16A和16B作为掩模，使用离子注入法将如B+等p型杂质引入侧壁绝缘膜16A和16B外侧区域内的硅衬底11中，从而形成源极区11S和漏极区11D。
然后，在图4所示的工艺中，使用加热炉或RTP(快速热处理器)加热图3C所示的结构，从而对注入硅衬底11中的杂质元素执行激活热处理。激活热处理可作为两个分离的热处理执行，一个用于激活源极延伸区11EA和漏极延伸区11EB的杂质元素，另一个用于激活源极区11S和漏极区11D的杂质元素。以上述方式，形成p沟道MOS晶体管10。
在上述制造步骤中，可提供导出激活热处理参数的步骤(图1所示S109)，代替导出杂质元素的注入参数的步骤(图1所示S108)。在导出激活热处理参数的步骤中所导出的激活热处理参数可用于控制杂质元素的热扩散，从而执行能够获得源极延伸区11EA和漏极延伸区11EB的预设薄层电阻的激活热处理。在这种情况下所控制的激活热处理参数可为激活温度或激活热处理时间。在这种情况下，以预设注入能量(例如，当假定受影响层的厚度实质上为0nm时能够获得源极延伸区11EA和漏极延伸区11EB的预设薄层电阻的注入能量)在图3B的注入工艺中执行注入。基于激活温度(或激活热处理时间)、薄层电阻和受影响层的厚度之间的关系，导出激活温度(或激活热处理时间)。以这种方式控制激活温度或激活热处理时间，从而将图4所示的源极延伸区11EA和漏极延伸区11EB设定为具有预设薄层电阻。
按照本实施例的制造方法，分别测量各硅衬底11的受影响层厚度，并通过参考预先获得的注入参数或激活热处理参数、薄层电阻、和受影响层厚度之间的关系，根据测得的受影响层厚度设定注入参数或激活热处理参数。这能够抑制硅衬底之间源极延伸区11EA及漏极延伸区11EB的薄层电阻的变化。通过这种方式，能够抑制硅衬底11之间如p沟道MOS晶体管10的导通电阻等电特性的变化。应该注意本实施例在n沟道MOS晶体管的情况下也能获得相同的优点。
主要在偏移隔离层形成步骤中形成受影响层，但早在图2B所示的形成栅极绝缘膜及栅电极的步骤中也形成受影响层。具体说来，在形成栅极绝缘膜及栅电极的步骤中，当对栅极绝缘膜及栅电极进行用以选择性去除的干蚀刻时，或当通过等离子灰化去除用作掩模的抗蚀膜时，形成受影响层。在按照本实施例的制造方法中，即使当通过多个步骤形成受影响层时，仍然在延伸区形成步骤之前即刻测量受影响层的厚度。这使得能够正确设定注入参数或激活热处理参数。因此，可进一步抑制硅衬底之间源极延伸区及漏极延伸区的薄层电阻的变化。
在本实施例的制造方法中，作为示例说明了具有偏移隔离层的半导体器件。本发明同样适用于其中省略形成偏移隔离层的半导体器件。在这种情况下，受影响层主要在上述形成栅极绝缘膜或栅电极的步骤中形成。相应于受影响层的厚度设定注入参数或激活热处理参数。除省略图2C所示的工艺之外，该制造方法实质上与前述制造方法相同。
当半导体器件为CMOS(互补MOS)晶体管时，优选同时测量p沟道MOS晶体管的器件区和n沟道MOS晶体管的器件区的受影响层厚度。例如，在形成CMOS晶体管的源极延伸区和漏极延伸区的步骤中，可将p型杂质元素首先注入待形成p沟道MOS晶体管的器件区中。在这种情况下，为了避免注入p型杂质元素，设置抗蚀膜以覆盖n沟道MOS晶体管的器件区。在p型杂质元素被注入p沟道MOS晶体管的器件区后，通过等离子体灰化从n沟道MOS晶体管的器件区表面去除抗蚀膜。完成之后，n沟道MOS晶体管的器件区中的硅衬底表面可能受到灰化等离子体中的Ar(或O)离子等的冲击的影响，导致受影响层的厚度增加。在这种情况下，优选在此时即刻测量受影响层的厚度。这使得能够以更高的精确度测量受影响层的厚度，从而抑制延伸区的薄层电阻变化。如果首先在n沟道MOS晶体管的器件区中形成源极延伸区及漏极延伸区，则在去除覆盖器件区的抗蚀膜之后，测量p沟道MOS晶体管的器件区中的受影响层厚度。
[第二实施例]
在按照本发明第二实施例的半导体器件制造方法中，不测量受影响层的厚度，而是基于形成偏移隔离层的步骤中所执行的干蚀刻工艺的条件，估算受影响层的厚度。基于估算出的受影响层厚度，确定注入参数或激活热处理参数。
再参考图1，按照第二实施例的半导体器件的制造方法包括如下步骤：在对应于器件区的硅衬底表面上形成栅极绝缘膜及栅电极的步骤(S102)，偏移隔离层形成步骤(S104)，估算在硅衬底表面形成的受影响层厚度的步骤(S107)，导出杂质元素的注入参数的步骤(S108)，将杂质元素注入硅衬底的延伸区形成步骤(S110)，侧壁绝缘膜形成步骤(S112)，源极区及漏极区形成步骤(S114)，以及激活热处理步骤(S116)。除受影响层厚度估算步骤(S107)之外，这种制造方法实质上与按照第一实施例的半导体器件制造方法相同，因而将省略相同步骤的说明。
在受影响层厚度估算步骤(S107)中，分别监测各硅衬底在图2C所示的偏移隔离层形成步骤中执行干蚀刻时施加的自偏压Vdc。基于自偏压Vdc估算受影响层的厚度。基于估算出的受影响层厚度，以与第一实施例相同的方式确定注入参数或激活热处理参数。
图9为示出受影响层厚度与自偏压Vdc之间关系的图表。图9中，横轴代表自偏压Vdc的绝对值。图9中，与0kV的自偏压Vdc相对应的受影响层厚度为自然氧化膜的厚度。
参照图9，由本发明的发明人所进行的分析揭示：在通常使用的蚀刻条件下自偏压Vdc与受影响层厚度实质上互相成正比。即，自偏压Vdc的绝对值越大，受影响层的厚度越大。
自偏压Vdc取决于RF功率、真空室中的蚀刻气体的压力比、由于真空室内部的污染所产生的杂质气体的类型、这些杂质气体的压力比等。因而，在多个具有相同结构的相同型号的干蚀刻设备中，即使将RF功率和蚀刻条件例如蚀刻气体的流量设定为相同值，不同设备之间的自偏压Vdc也常会不同。此外，取决于干蚀刻设备的运行时间，例如清理真空室之后的运行时间，自偏压Vdc往往改变。以这种方式，自偏压Vdc不仅在不同设备之间变化，而且随着时间的推移也会改变。因此，取决于蚀刻所使用的干蚀刻设备以及执行干蚀刻的时间，受影响层11DM的厚度会改变。
如图5所示，在本实施例中，为干蚀刻设备的阴极提供Vdc测量装置25，并分别监测各硅衬底11的自偏压Vdc。基于自偏压Vdc，并基于图9所示的关系，估算各硅衬底11的受影响层厚度。这消除了测量受影响层厚度的需要，并消除了管理椭圆偏振仪的需要。并且，可简化生产设备。
与第一实施例的图3A所示的工艺一样，通过参考预先获得的注入参数、薄层电阻和受影响层厚度之间的关系，基于估算出的受影响层厚度，导出能够获得源极延伸区11EA和漏极延伸区11EB的预设薄层电阻的注入参数。然后，以相同的方式执行图3C的步骤及随后步骤。以这种方式，形成p沟道MOS晶体管10。
应该注意，在图2C所示的偏移隔离层形成步骤中，在通过RIE法去除绝缘膜15时需要清除硅衬底11(晶片)的整个表面上的绝缘膜15，导致需要执行过蚀刻工艺，以在检测到绝缘膜的去除终点之后，将干蚀刻延长预设的时间周期。过蚀刻工艺导致硅衬底11的表面被离子冲击，从而使受影响层11DM的厚度增加。在这种情况下，监测过蚀刻的时间长度以估算受影响层的厚度。通过检测由图5所示的等离子体PL的发光光谱变化，或通过检测由连接至RF电源24的负DC电源施加至阴极22的电压(例如将晶片设置于阴极22上的电子静态校验电压(Electron Static Chack voltage))变化，检测绝缘膜的去除终点。
图10为示出受影响层厚度与过蚀刻工艺的时间长度之间关系的示例的图表。过蚀刻时间为检测到绝缘膜的去除终点之后延长的干蚀刻时间长度。
参照图10，随着过蚀刻时间增加，受影响层的厚度增加。此外，在过蚀刻时间达到某点后，受影响层的厚度实质上保持恒定。将过蚀刻时间设定为蚀刻时间乘以预设因数所得的时间，其中蚀刻时间定义为从干蚀刻开始至检测到干蚀刻结束的时间长度。由于不同硅衬底之间(不同晶片之间)的蚀刻时间经常不同，因此不同硅衬底之间的过蚀刻时间也经常不同。有鉴于此，监测过蚀刻时间，并通过参考图10所示的关系，基于所获得的过蚀刻时间估算硅衬底中的受影响层厚度。在执行过蚀刻的情况下，基于自偏压Vdc和过蚀刻时间估算受影响层的厚度。应该注意，图10所示的关系仅为示例，并且对于各干蚀刻条件可分别获得。
按照本实施例的制造方法，监测各硅衬底在偏移隔离层形成步骤中用于干蚀刻的自偏压Vdc，并基于所监测到的自偏压Vdc估算受影响层的厚度。然后，通过参考预先获得的注入参数或激活热处理参数、薄层电阻和受影响层厚度之间的关系，相应于估算出的受影响层厚度，为各硅衬底设定注入参数或激活热处理参数。这能够抑制硅衬底之间源极延伸区及漏极延伸区的薄层电阻的变化。
另外，在这种制造方法中，不需要测量各硅衬底的受影响层厚度，这可以简化生产设备。此外，由于通过监测自偏压Vdc和通过可选地监测过蚀刻时间来估算受影响层的厚度，因此与测量受影响层厚度的情况相比，更易于获得受影响层的厚度。
[第三实施例]
按照本发明第三实施例的半导体器件的制造系统为适于执行按照上述第一及第二实施例的制造方法的系统。
图11为示出按照本发明第三实施例的半导体器件制造系统的构造框图。
参照图11，半导体器件制造系统30包括制造设备系统40、用于控制制造设备系统40的制造控制系统50、以及将制造设备系统40与制造控制系统50连接在一起的局域网(LAN)60。
制造设备系统40包括CVD设备41、干蚀刻设备42、杂质元素注入设备43、激活热处理设备44、以及检测设备45，例如椭圆偏振仪。制造设备系统40的各个设备41至45连接至LAN60。制造设备系统40的各个设备41至45分别设置有摄像装置(camera)(未示出)，该摄像装置在提供晶片时扫描晶片识别信息。另外，设备41至45均设置有设备控制器(未示出)。设备控制器从制造控制系统50的制造设备控制单元51接收限定晶片的工艺条件及检测条件的工艺配方，并按照该工艺配方控制晶片的处理。此外，设备控制器将与晶片有关的工艺数据及检测数据自动传输至数据收集单元。在图示中省略设置于制造设备41至45之间的晶片输送机构。
制造控制系统50包括：制造设备控制单元51，用于产生各制造设备41至45的工艺配方并将所产生的工艺配方传输至各制造设备41至45；数据收集单元54，用于分别收集从各制造设备41至45传输的每个晶片的晶片识别信息及晶片工艺数据，以及用于收集从检测设备接收的检测结果数据；工艺条件导出单元52，用于基于工艺数据、检测结果数据及工艺控制数据导出工艺参数。
数据收集单元54包括制造历史数据存储单元55。制造历史数据存储单元55分别存储各晶片的晶片识别信息及晶片工艺数据。工艺数据涉及各设备41至45的工艺条件，并且还涉及在执行每一工艺时实际监测到的工艺温度、气流量、真空度等。例如，在第二实施例的制造方法的情况下，该工艺数据对应于通过干蚀刻设备执行的干蚀刻的条件、监测到的自偏压Vdc、过蚀刻时间等。
数据收集单元54包括检测结果数据存储单元56。检测结果数据存储单元56分别存储各晶片的晶片识别信息及晶片检测数据。例如，在上述第一实施例的情况下，检测数据对应于通过椭圆偏振仪测得的受影响层厚度。
工艺条件导出单元52包括工艺控制数据存储单元53。工艺控制数据存储单元53存储用于导出工艺参数的数据。例如，工艺控制数据存储单元53存储图6所示的受影响层厚度与注入能量之间的关系、图9所示的受影响层厚度与自偏压之间的关系等。
例如，工艺条件导出单元52从数据收集单元54的检测结果数据存储单元56分别接收表示各晶片的受影响层厚度的数据。工艺条件导出单元52进一步从工艺控制数据存储单元53接收受影响层厚度与注入能量之间的关系，从而导出能够获得延伸区的所需薄层电阻的注入能量。工艺条件导出单元52将导出值传输至制造设备控制单元51。然后，制造设备控制单元51将包含工艺参数及其它蚀刻条件的工艺配方传输至干蚀刻设备42。
半导体器件制造系统30特别适合于第二实施例的制造方法。以下将参照图1和图11，说明半导体器件制造系统30执行第二实施例的制造方法的情况。
使用CVD设备41和干蚀刻设备42执行在对应于器件区的硅衬底表面上形成栅极绝缘膜及栅电极的步骤(S102)。然后，使用CVD设备41形成绝缘膜，并且干蚀刻设备42选择性去除绝缘膜，以执行偏移隔离层形成步骤(S104)。在这种情况下，监测自偏压Vdc，并将其与晶片识别信息一起传输至数据收集单元54。所传输的数据存储于制造历史数据存储单元55中。然后，工艺条件导出单元52从制造历史数据存储单元55接收相关晶片的自偏压Vdc，并从工艺控制数据存储单元53接收表示受影响层厚度与自偏压之间的关系的数据集。工艺条件导出单元52通过参考数据集，相应于自偏压Vdc估算受影响层的厚度。
工艺条件导出单元52通过参考从工艺控制数据存储单元53所接收的受影响层厚度与注入能量之间的关系，相应于估算出的受影响层厚度进一步导出注入参数(S108)。将注入参数与其它注入条件一起从制造设备控制单元51传输至杂质元素注入设备。
杂质元素注入设备43基于注入参数执行延伸区形成步骤(S110)。此外，使用CVD设备41、干蚀刻设备42、杂质元素注入设备43及激活热处理设备44执行从侧壁绝缘膜形成步骤(S112)至激活热处理步骤(S116)的步骤。
如上所述，半导体器件制造系统30在数据收集单元54中分别存储各晶片的数据，该数据包括从设置在制造工艺上游的制造设备40至44或检测设备45所获得的工艺数据或检测结果数据。基于存储的数据，工艺条件导出单元52通过参考工艺控制数据导出将在制造工艺下游使用的工艺参数。然后，制造设备控制单元51将包含导出的工艺参数的工艺配方传输至制造设备40至44。各制造设备40至44基于导出的各晶片的工艺参数，分别执行其工艺，从而执行适合于受上游制造设备的条件和状态影响的晶片的工艺。特别地，抑制半导体器件中不同晶片之间存在的延伸区薄层电阻的变化。此外，即使当半导体器件制造系统30采用多个干蚀刻设备时，也可以抑制由干蚀刻设备之间的差别引起的受影响层厚度的变化而导致的延伸区的薄层电阻变化。
此外，本发明并不限于这些实施例，在不偏离本发明的范围的情况下可做出多种变化和修改。
已经参照在硅衬底中形成MOS晶体管的示例说明第一至第三实施例。但本发明并不限于使用硅衬底，同样适用于其它半导体衬底，例如SiGe衬底、SOI(绝缘体上硅)衬底等。

Claims (13)

1.一种半导体器件的制造方法，该半导体器件具有栅电极以及在该栅电极侧面的半导体衬底中形成的一对扩散层，该方法包括如下步骤：
在半导体衬底上形成绝缘膜及栅电极；
获得在离化的蚀刻气体冲击该半导体衬底时或等离子灰化时在该半导体衬底的部分表面形成的受影响层的厚度；
基于预设的注入参数，将杂质元素注入所述栅电极侧面区域内的半导体衬底中而形成一对扩散层；
基于预设的热处理参数执行激活热处理；以及
在所述获得受影响层厚度的步骤与所述形成一对扩散层的步骤之间设置参数导出步骤，在所述参数导出步骤中相应于获得的受影响层厚度导出该注入参数或热处理参数，以将所述扩散层设定为具有预设的薄层电阻。
2.如权利要求1所述的半导体器件的制造方法，其中在所述参数导出步骤中参考预先获得的该注入参数或热处理参数、所述扩散层的薄层电阻和该受影响层厚度之间的关系，相应于获得的受影响层厚度，导出该注入参数或热处理参数。
3.如权利要求2所述的半导体器件的制造方法，其中采用椭圆偏振法获得在所述关系中限定的受影响层厚度。
4.如权利要求2所述的半导体器件的制造方法，其中基于使用SIMS法获得的该半导体衬底中元素的深度分布图，获得在所述关系中限定的受影响层厚度，所述元素包含于干蚀刻工艺采用的气体中。
5.如权利要求2所述的半导体器件的制造方法，其中该注入参数为注入能量和注入剂量的至少其中之一。
6.如权利要求2所述的半导体器件的制造方法，其中该热处理参数为热处理温度或热处理时间。
7.如权利要求1所述的半导体器件的制造方法，其中在所述获得受影响层厚度的步骤中采用椭圆偏振法测量该受影响层的厚度。
8.如权利要求1所述的半导体器件的制造方法，其中所述获得受影响层厚度步骤包括如下步骤：
监测在所述形成一对扩散层的步骤之前执行的干蚀刻工艺中采用的蚀刻参数；以及
通过参考预先获得的该蚀刻参数与该受影响层厚度之间的关系，相应于监测到的蚀刻参数，估算在该半导体衬底表面形成的受影响层的厚度。
9.如权利要求1所述的半导体器件的制造方法，还包括如下步骤：在所述形成一对扩散层的步骤之前，通过形成覆盖该半导体衬底及该栅电极表面的绝缘膜，并通过干蚀刻工艺去除该绝缘膜，在该栅电极的侧壁上形成一对偏移隔离膜，其中在所述获得受影响层厚度的步骤中，通过参考预先获得的该蚀刻参数与该受影响层厚度之间的关系，相应于所述干蚀刻工艺的蚀刻参数，估算在该半导体衬底表面形成的受影响层的厚度。
10.如权利要求9所述的半导体器件的制造方法，其中该蚀刻参数包括在所述干蚀刻工艺中监测到的自偏压。
11.如权利要求10所述的半导体器件的制造方法，其中该蚀刻参数还包括在所述干蚀刻工艺中监测到的过蚀刻时间。
12.一种半导体器件的制造系统，该半导体器件具有栅电极以及在该栅电极侧面的半导体衬底中形成的一对扩散层，该系统包括：
制造设备系统，包括干蚀刻设备、离子注入设备、激活热处理设备以及检测设备；
工艺控制单元，设置为从所述制造设备系统获得制造历史数据，以基于获得的制造历史数据导出工艺配方，并将该工艺配方传输至所述制造设备系统；以及
通信单元，其将所述制造设备系统连接至所述工艺控制单元，
其中所述工艺控制单元相应于由所述检测设备测得的在离化的蚀刻气体冲击该半导体衬底时或等离子灰化时在该半导体衬底的部分表面形成的受影响层的厚度，导出注入参数或热处理参数，以将所述扩散层设定为具有预设的薄层电阻，
并且，其中基于该注入参数和该热处理参数分别控制所述离子注入设备和所述激活热处理设备。
13.一种半导体器件的制造系统，该半导体器件具有栅电极以及在该栅电极侧面的半导体衬底中形成的一对扩散层，该系统包括：
制造设备系统，包括干蚀刻设备、离子注入设备以及激活热处理设备；
工艺控制单元，设置为从所述制造设备系统获得制造历史数据，以基于获得的制造历史数据导出工艺配方，并将该工艺配方传输至所述制造设备系统；以及
通信单元，其将所述制造设备系统连接至所述工艺控制单元，
其中所述工艺控制单元通过参考预先获得的所述干蚀刻设备的蚀刻条件与在离化的蚀刻气体冲击该半导体衬底时或等离子灰化时在该半导体衬底的部分表面形成的受影响层厚度之间的关系，相应于所述干蚀刻设备的蚀刻条件估算该受影响层的厚度，并相应于估算出的受影响层厚度导出注入参数或热处理参数，以将所述扩散层设定为具有预设的薄层电阻，
并且，其中基于该注入参数和该热处理参数分别控制所述离子注入设备和所述激活热处理设备。
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