JP4476885B2 - 半導体装置の製造方法および半導体製造システム - Google Patents

半導体装置の製造方法および半導体製造システム Download PDF

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Description

本発明は、一般に半導体装置の製造方法および半導体製造システムに係り、特に、高速動作が可能なＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型電界効果トランジスタの製造方法および製造システムに関する。
従来のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）の製造プロセスでは、ゲートとソースあるいはドレインとのオフセット容量を低減するために、オフセットスペーサをマスクにしてドーパントとして不純物元素を注入してエクステンション領域を形成している。オフセットスペーサは、シリコン基板およびゲート積層体を覆う絶縁膜を形成し、ＲＩＥ（反応性イオンエッチング）法等によりエッチバックしてゲート積層体の側壁だけに絶縁膜を残したものである。オフセットスペーサは、エクステンション領域のゲート側のプロファイルをゲート端部から離隔して形成するためである。このようにしてエクステンション領域が活性化熱処理後に横方向に広がってゲート直下に形成されないようにしている。
近年、ＭＯＳＦＥＴの集積度の向上および高速動作化を図るために、ＭＯＳＦＥＴの微細化が進められている。微細化に伴いさらにエクステンション領域の横方向の広がりをいっそう抑制することが必要になってきている。特に、エクステンション領域が深く形成されると、横方向の広がりも大きくなるため、エクステンション領域を非常に浅く制御することが必要になってきた。そのため、不純物イオンを注入する際の注入エネルギーは、１ｋｅＶを下回るようになってきている。
このようにエクステンション領域がシリコン基板に浅く形成されるようになると、上述したオフセットスペーサを形成する際のＲＩＥ法によるドライエッチングでは、イオンをシリコン基板に引き込むエネルギーは不純物イオンの注入エネルギーと同程度であるので、変質層の深さとエクステンション領域の深さが同程度となる。この場合、シリコン基板表面の結晶性がＭＯＳＦＥＴの電気特性に影響してくるおそれがある。
特開２００１−３２６３４７号公報
ところで、ＭＯＳＦＥＴの製造工程においては多数のドライエッチング装置があり、これらのドライエッチング装置間でエッチング特性のばらつきを有する。例えば、一般に、ドライエッチング装置の高周波電力は、同じ処理を行う場合、装置間で所定値に固定されている。しかし、連続運転や、保守作業により装置内部の堆積物の状態が変化すると、堆積物からの混入によりプロセスガスの混合比やイオン濃度が変化する。これにより電極間に流れる電流が変化して、これに対応してエッチングイオンが基板に引き込まれる電圧が変化する。例えば、エッチングイオンが基板に引き込まれる電圧が増加すると、シリコン基板に形成される変質層はより深くまで達する。このような原因によりドライエッチング装置間で、シリコン基板に形成される変質層の深さにばらつきが生じる。変質層はキャリア伝導にほとんど寄与しないと考えられ、このため、シリコン基板間で実質的にキャリア伝導に寄与するエクステンション領域の深さにばらつきが生じる。その結果、ＭＯＳＦＥＴのオン抵抗値や、閾値電圧等の電気特性にばらつきが生じるという問題が生じる。
そこで、本発明は上記問題点に鑑みてなされたもので、本発明の目的は、半導体基板間でオン抵抗値等の電気特性のばらつきが抑制された半導体装置の製造方法を提供することである。また、本発明の他の目的は、半導体装置のオン抵抗値等の電気特性のばらつきを抑制する半導体製造システムを提供することである。
本発明の一観点によれば、ゲート電極の両側の半導体基板中に、一対の拡散層を有する半導体装置の製造方法であって、前記半導体基板上に絶縁膜及び電極膜を形成し、前記絶縁膜及び前記電極膜をドライエッチングにより選択的に除去することによりゲート絶縁膜およびゲート電極を形成する工程と、前記半導体基板の表面に形成されるものであって、前記ドライエッチングにおいて、イオン化したエッチングガスが侵入し前記半導体基板の結晶性が劣化した領域である変質層の厚さを取得する工程と、前記半導体基板中、前記ゲート電極の両側に所定の注入パラメータに基づいて不純物元素を注入して一対の拡散層を形成する工程と、所定の熱処理パラメータに基づいて活性化熱処理する工程とを含み、前記変質層の厚さを取得する工程と、拡散層を形成する工程との間に、前記取得した変質層の厚さに基づいて、拡散層が所定のシート抵抗値に設定されるように、前記注入パラメータまたは熱処理パラメータを算出するパラメータ算出工程をさらに含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、拡散層のキャリア伝導に影響する変質層の厚さを取得し、取得した変質層の厚さに基づいて算出された注入パラメータまたは熱処理パラメータにより、不純物元素の注入あるいは活性化熱処理を行うので、半導体基板毎に変質層の厚さがばらつきを有しても、拡散層のシート抵抗値のばらつきを抑制できる。その結果、オン抵抗値等の電気特性のばらつきが抑制された半導体装置を製造できる。
本発明の他の観点によれば、ゲート電極の両側の半導体基板中に、一対の拡散層を有する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、前記半導体基板の表面および前記ゲート電極を覆う絶縁膜を形成し、該絶縁膜をドライエッチング処理により除去してゲート電極の側壁上に一対のオフセットスペーサ膜を形成する工程と、前記半導体基板の表面に形成されるものであって、前記ドライエッチングにおいて、イオン化したエッチングガスが侵入し前記半導体基板の結晶性が劣化した領域である変質層の厚さを取得する工程と、前記半導体基板中、前記ゲート電極の両側に所定の注入パラメータに基づいて不純物元素を注入して一対の拡散層を形成する工程と、所定の熱処理パラメータに基づいて活性化熱処理する工程とを含み、前記変質層の厚さを取得する工程は、前記ドライエッチング処理におけるエッチングパラメータ、および予め取得したエッチングパラメータと変質層の厚さとの関係に基づいて半導体基板の表面に形成された変質層の厚さを推定することを特徴とする半導体装置の製造方法が提供される。
また、本発明の他の観点によれば、ゲート電極の両側の半導体基板中に、一対の拡散層を有する半導体装置を製造する半導体製造システムであって、ドライエッチング装置と、イオン注入装置と、活性化熱処理装置とを含む製造装置システムと、前記製造装置システムから製造履歴データを取得して、製造履歴データに基づいて処理レシピを算出し、該処理レシピを製造装置に送出するプロセス制御手段と、前記製造装置とプロセス制御手段とを接続する通信手段とを備え、前記プロセス制御手段は、ドライエッチング装置のエッチング条件に基づいて、予め取得したドライエッチングのエッチング条件と変質層の厚さとの関係に基づいて変質層の厚さを推定し、該変質層の厚さに基づいて、拡散層が所定のシート抵抗値に設定されるように、注入パラメータまたは熱処理パラメータを算出し、前記イオン注入装置および活性化熱処理装置が、それぞれ前記注入パラメータおよび熱処理パラメータに基づいて制御されることを特徴とする半導体製造システムが提供される。
本発明によれば、プロセス制御手段が半導体基板毎に取得したエッチング条件から変質層の厚さを推定し、推定された変質層の厚さに基づいて注入パラメータまたは熱処理パラメータを算出し、イオン注入装置または活性化熱処理装置をそれぞれ注入パラメータおよび熱処理パラメータに基づいて制御するので、半導体基板間で拡散層のシート抵抗のばらつきが抑制された半導体装置を製造できる。さらに、本発明によれば、複数あるドライエッチング装置の機差による変質層の厚さのばらつきに対しても、拡散層のシート抵抗のばらつきを抑制できる。したがって、半導体装置の電気特性のばらつきが抑制され、歩留まりの良好な半導体装置を製造できる。また、変質層の厚さを測定する検査装置が必要ないので、製造装置システムを簡略化可能である。また、検査装置を省略できるため検査装置の保守の必要がなく、検査装置の支障による半導体製造システムの稼働率の低下を回避できる。
本発明によれば、半導体基板間で電気特性のばらつきが抑制された半導体装置の製造方法および電気特性のばらつきを抑制する半導体製造システムを提供できる。
以下図面を参照しつつ実施の形態を説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の製造方法のフロー図である。図１には、後の第２の実施の形態に係る半導体装置の製造方法における製造工程を合わせて示している。
図１を参照するに、第１の実施の形態に係る半導体装置の製造方法は、素子領域のシリコン基板表面にゲート絶縁膜およびゲート電極を形成する工程（Ｓ１０２）と、オフセットスペーサ形成工程（Ｓ１０４）と、シリコン基板表面に形成された変質層厚さ測定工程（Ｓ１０６）と、不純物元素の注入パラメータ算出工程（Ｓ１０８）と、不純物元素をシリコン基板中に注入するエクステンション領域形成工程（Ｓ１１０）と、側壁絶縁膜形成工程（Ｓ１１２）と、ソースおよびドレイン領域形成工程（Ｓ１１４）と、活性化熱処理工程（Ｓ１１６）とからなる。
本実施の形態の製造方法は、オフセットスペーサ形成工程の後に、シリコン基板表面に形成された変質層の厚さを測定し、予め取得した注入パラメータあるいは熱処理パラメータとシート抵抗と変質層の厚さとの関係から、所定のエクステンション領域のシート抵抗が得られる不純物元素の注入パラメータを算出し、その注入パラメータを用いてイオン注入法によりエクステンション領域を形成することに特徴がある。
図２〜図４は、本発明の第１の実施の形態に係る半導体装置の製造工程図である。ここでは、ｐチャネルＭＯＳトランジスタを形成する場合を例に説明する。
最初に、図２（Ａ）の工程では、ｐ型のシリコン基板１１の表面には素子領域１１Ａが、ＳＴＩ型の素子分離構造１２により画成されており、かかる素子領域１１Ａにｎ型不純物元素をイオン注入することによりｎ型ウェル１１ｎが形成される。
次いで図２（Ｂ）の工程では、スパッタ法、ＣＶＤ（化学気相成長）法等によりシリコン基板１１を覆うように、ゲート絶縁膜を形成する。ゲート絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜等、熱酸化膜等の絶縁膜からなり、例えば厚さ１．２ｎｍのＳｉＯＮ膜からなる。さらに、ＣＶＤ法によりゲート絶縁膜を覆うポリシリコン膜を形成する。
図２（Ｂ）の工程ではさらに、フォトリソグラフィ法およびＲＩＥ法により、ポリシリコン膜およびゲート絶縁膜を選択的にエッチングしてゲート絶縁膜１３およびゲート電極１４からなるゲート積層体を形成する。
次いで図２（Ｃ）の工程では、シリコン基板１１の表面およびゲート電極１４上にＣＶＤ法により例えばシリコン酸化膜からなる絶縁膜１５を例えば厚さ２０ｎｍに形成する。絶縁膜１５はシリコン酸化膜が好ましいが、シリコン酸窒化膜やシリコン窒化膜でもよい。
図２（Ｃ）の工程ではさらに、ＲＩＥ法により絶縁膜１５を除去して、シリコン基板の表面を露出させ、図３（Ａ）に示すゲート電極１４の一対の側壁上にオフセットスペーサ１５Ａ，１５Ｂを形成する。ＲＩＥ法による絶縁膜１５の除去は、ドライエッチング装置を用いて行う。
図５は、ドライエッチング装置の概略構成図である。図５を参照するに、ドライエッチング装置２０は、真空容器２１と、真空容器２１内にシリコン基板１１を保持するカソード電極２２、カソード電極２２に対向する位置に配置されたアノード電極２３、カソード電極２２に接続された高周波（ＲＦ）電源２４等からなる。ＲＦ電源２４は、カソード電極２２と接地されたアノード電極２３との間に高周波電力を印加する。カソード電極２２には、後ほど説明する自己バイアス電圧Ｖｄｃを測定するためのＶｄｃ測定部２５が接続されている。エッチングガスは図示されないガス供給装置から真空容器内に導入される。真空容器内は、図示されない排気機構により排気される。
ＲＩＥ法によるエッチングは、真空容器２１中にエッチングガス、例えば、ＣＨＦ3ガスおよびＡｒガスをそれぞれ５０ｓｃｃｍ、１０００ｓｃｃｍを供給し、カソード電極２２に１ｋＷのＲＦ電力を印加する。そして、真空容器２１中のアノード電極２３とカソード電極２２との間にエッチングガスが電離してブラズマＰＬが発生する。エッチングガスのイオンは正電荷を有するため、カソード電極２２に印加された負電圧の高周波電圧により引き込まれ、シリコン基板１１表面の図２（Ｃ）に示す絶縁膜１５と反応して絶縁膜１５を気化させる。
図３（Ａ）に示すように、絶縁膜１５が除去されたシリコン基板１１の表面付近には変質層１１ＤＭが形成される。変質層１１ＤＭは、イオン化したエッチングガスがシリコン基板１１に衝突した際に形成され、衝突の衝撃やエッチングガスイオンのシリコン基板１１中への侵入により、シリコンの結晶性が劣化している。
図３（Ａ）の工程ではさらに、エリプソメトリ法により変質層１１ＤＭの厚さＬＡを測定する。エリプソメトリ法では、Ｓｉ結晶と異なる屈折率を有する薄膜の厚さが測定可能である。変質層１１ＤＭは、エッチングガスにＣＨＦ3ガスを用いた場合、屈折率が２．１である。これに対して、Ｓｉ結晶、自然酸化膜、熱酸化膜の屈折率はそれぞれ３．３、１．８、１．５である。したがって、変質層１１ＤＭは、その屈折率がＳｉ結晶やシリコン酸化膜の屈折率と異なっているため厚さＬＡを測定可能である。また、測定位置は、絶縁膜１５が除去されたシリコン基板１１表面であれば、いずれ位置でもよいが、エリプソメータの入射光のスポット径よりも広い領域をシリコン基板１１表面に予め確保することが好ましい。
図３（Ａ）の工程ではさらに、測定により得られた変質層の厚さＬＡに基づいて、予め取得した注入パラメータとシート抵抗と変質層の厚さとの関係から所定のソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢのシート抵抗が得られる注入パラメータを算出する。ここで、変質層１１ＤＭの厚さに応じて制御する注入パラメータは、注入エネルギーまたはドーズ量である。
図６は、注入エネルギーとシート抵抗と変質層の厚さとの関係の一例を示す図である。図６中、縦軸はエクステンション領域のシート抵抗、横軸は注入エネルギー、「□」、「△」、および「×」の曲線は、それぞれ変質層の厚さが２．１ｎｍ、２．９ｎｍ、３．７ｎｍの場合を示している。この関係は予め３種類の厚さの変質層が形成されたシリコン基板を用いてＢ+を使用して注入エネルギーを異ならせた実験により得られたものである。この際、ドーズ量は１×１０15／ｃｍ2とし、総ての注入条件において同様とした。また、シート抵抗は、活性化熱処理後の値を示しており、四端子法により測定した。
図６を参照するに、各々の変質層の厚さの曲線は、注入エネルギーを増加するに従ってシート抵抗が低下する傾向となっている。また、注入エネルギーを一定とすると変質層の厚さが増加するに従って、シート抵抗が増加する傾向となっている。
したがって、図６の関係から、測定により得られた変質層の厚さに応じて所定のシート抵抗が得られる注入エネルギーが選択できる。例えば、変質層の厚さが２．９ｎｍの場合、シート抵抗を０．６ｋΩ／□に設定する場合は、図６において変質層の厚さが２．９ｎｍの曲線でシート抵抗を０．６ｋΩ／□になる注入エネルギー１ｋｅＶを選択する。
なお、図６では注入エネルギーとシート抵抗と変質層の厚さとの関係をグラフで示しているが、注入エネルギーとシート抵抗と変質層の厚さとの関係を相関式で表して、その相関式に従って、注入エネルギーを算出してもよい。あるいは、注入エネルギー、シート抵抗および変質層の厚さのそれぞれを所定の区間に分け、注入エネルギーとシート抵抗と変質層の厚さとの関係を、それらの区間同士の関係表により表し、その関係表により注入エネルギーを算出してもよい。
図７は、注入パラメータとシート抵抗と変質層の厚さとの関係を説明するための模式図である。図７は、縦軸が不純物元素濃度、横軸はシリコン基板表面からの深さである。図中、変質層の厚さをＤＭに仮定している。また、図７は、Ｂ+をｐ型不純物元素として異なる注入エネルギーＥ1〜Ｅ3（Ｅ1＜Ｅ2＜Ｅ3）で注入した場合に形成される不純物濃度分布を示している。図７はシミュレーションにより得られたもので、ドーズ量は異なる注入エネルギーＥ1〜Ｅ3の計算において一定とした。
図７を参照するに、例えば、注入エネルギーＥ1で注入した不純物元素Ｂ+は、変質層中と、変質層深さＤＭよりも深いシリコン基板中に分布する。変質層中に拡散した不純物元素Ｂ+は、変質層中のＳｉ結晶の結晶性が劣化しているため、活性化熱処理を行っても活性化率が低く、ホール伝導にはほとんど寄与しない。一方、変質層よりも深いシリコン基板中に分布する不純物元素がホール伝導に寄与する。その不純物元素量は、図７において、不純物濃度曲線と変質層深さＤＭよりも深い範囲とで囲まれた領域にあるものである。この領域にある不純物元素量とシート抵抗とは略反比例関係にあると考えられる。
注入エネルギーをＥ1よりも増加させ、Ｅ2、あるいはさらにＥ3とすると、不純物元素濃度の曲線はそのピーク値は低下するものの、より深い位置まで不純物元素Ｂ+が導入されるようになる。そうすると、変質層厚さＤＭよりも深い位置にある不純物元素量は増加し、その結果、シート抵抗は低下する。以上説明したように、このような作用により、注入パラメータとシート抵抗と変質層の厚さとの関係が成り立っている。
なお、図６において、変質層の厚さは上述したエリプソメトリ法により測定したものである。また、図６において、エリプソメトリ法以外の方法を用いて変質層の厚さを測定してもよく、例えば、ＳＩＭＳ（二次イオン形質量分析）法を用いてもよい。ＳＩＭＳ法では、シリコン基板の厚さ方向に、ドライエッチングに使用するエッチングガスの成分元素の組成変化を分析することで、変質層の厚さを測定できる。
図８（Ａ）および（Ｂ）はシリコン基板のＳＩＭＳ法による深さプロファイルを示す図であり、（Ａ）は図２（Ｃ）の工程のＲＩＥ法によるドライエッチングを行った場合、（Ｂ）は、かかるドライエッチングを行わない場合を示す。図中、縦軸は元素の強度（１秒当たりカウント数）を示し、横軸はシリコン基板表面からの深さを示す。深さは任意目盛で示している。また、図中の「Ｓｉ」、「Ｏ」、「Ｃ」、「Ｆ」で示すプロファイルはそれぞれ分析した元素を示す。なお、図８（Ａ）のドライエッチングでは、エッチングガスとして、ＣＨＦ3ガスおよびＡｒガスを用いた。
図８（Ａ）および（Ｂ）を参照するに、シリコン基板の表面付近には図８（Ｂ）のドライエッチングを行わない場合と比較して、図８（Ａ）のドライエッチングを行った場合は、Ｓｉ強度に対してＯ、Ｃ、Ｆの各強度が高くなっている。そこで、変質層の厚さを例えばＳｉ強度に対してＣ強度が１／１０になる深さとする。これは図８（Ａ）では、Ｓｉ強度の５×１０4（カウント／秒）に対して、Ｃ強度がその１／１０になる深さＤ１となる。Ｃのプロファイルは、ＦやＯのプロファイルに比べて深さ方向の変化が比較的緩やかなので精度良く変質層の厚さの深さを決定できる。また、Ｃ強度を用いることが好ましいが、もちろん、ＦやＯ強度を用いてもよく、さらに、エッチングガスの種類に応じて他の元素の強度を用いてもよい。
なお、このＳＩＭＳ法のようにエリプソメトリ法以外の方法で図６に示す関係の変質層の厚さを測定した場合は、その方法により測定した厚さとエリプソメトリ法で測定した変質層の厚さとの相関関係を求めておく。そして、この相関関係と、図６の関係を用いて、図３（Ａ）の工程において、測定された変質層の厚さに基づいて注入パラメータを算出する。
次いで図３（Ｂ）の工程では、図３（Ａ）の工程で算出された注入パラメータを使用して、イオン注入法により、ゲート電極１４とオフセットスペーサ１５Ａ，１５Ｂをマスクとして素子領域１１Ａのシリコン基板１１中にｐ型不純物、例えばＢ+を注入し、ソースおよびエクステンション領域１１ＥＡ，１１ＥＢを形成する。変質層の厚さに応じた注入エネルギーを使用することで、シリコン基板１１間のソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢのシート抵抗のばらつきを抑制できる。
なお、図３（Ａ）の工程において、注入パラメータとしてドーズ量を選択してもよい。ドーズ量の場合も、図６において横軸をドーズ量とすると、図６に示すような関係と同様の関係が得られる。すなわち、図７において注入エネルギーをＥ1としてドーズ量を増加させると、不純物濃度曲線はその形がそのままで、不純物濃度が高い方へシフトする。したがって、変質層深さＤＭよりも深いシリコン基板中における不純物元素量は増加し、その結果、シート抵抗が低下する。また、不純物元素は、注入エネルギーを低く設定することで浅く形成できるため、トランジスタの高速動作化には有利である。
次いで、図３（Ｃ）の工程では、ＣＶＤ法により図３（Ｂ）の構造体の表面を覆う絶縁膜、例えばシリコン窒化膜を形成後、エッチバックして、オフセットスペーサ１５Ａ，１５Ｂの側壁部上に側壁絶縁膜１６Ａ，１６Ｂを形成する。さらに、ゲート電極１４、オフセットスペーサ１５Ａ，１５Ｂ、および側壁絶縁膜１６Ａ，１６Ｂをマスクとして、側壁絶縁膜１６Ａおよび１６Ｂの外側のシリコン基板１１中にイオン注入法によりｐ型不純物、例えばＢ+を導入して、ソースおよびドレイン領域１１Ｓ，１１Ｄを形成する。
次いで図４の工程では、ファーネスあるいはＲＴＰ（Ｒａｐｉｄ Ｔｈｅｍａｌ Ｐｒｏｃｅｓｓｏｒ）により図３（Ｃ）の構造体を加熱して、シリコン基板１１中に導入された不純物元素の活性化熱処理を行う。なお、活性化熱処理は、ソースおよびエクステンション領域１１ＥＡ，１１ＥＢの不純物元素の活性化と、ソースおよびドレイン領域１１Ｓ，１１Ｄの不純物元素の活性化のための熱処理を別々に行ってもよい。以上により、ｐチャネルＭＯＳトランジスタ１０が形成される。
なお、上述した製造工程において、不純物元素の注入パラメータ算出工程（図１に示すＳ１０８）の代わりに活性化熱処理パラメータの算出工程（図１に示すＳ１０９）を設けてもよい。活性化熱処理パラメータの算出工程により算出された活性化熱処理パラメータを使用して不純物元素の熱拡散を制御し、ソースおよびエクステンション領域１１ＥＡ，１１ＥＢの所定のシート抵抗が得られる活性化熱処理を行ってもよい。ここで、制御する活性化熱処理パラメータは、活性化温度あるいは活性化熱処理時間である。この場合、先の図３（Ｂ）の注入工程において、所定の注入エネルギー（例えば、変質層の厚さを略０ｎｍとした場合に所定のソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢのシート抵抗が得られる注入エネルギー）で注入し、予め取得した活性化温度あるいは活性化熱処理時間とシート抵抗と変質層の厚さとの関係に基づいて、活性化温度あるいは活性化熱処理時間を算出する。このように、活性化温度あるいは活性化熱処理時間を制御することで、図４に示すソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢが所定のシート抵抗に設定される。
本実施の形態の製造方法によれば、シリコン基板１１毎に変質層の厚さを測定し、その変質層の厚さと、予め取得した注入パラメータあるいは活性化熱処理パラメータとシート抵抗と変質層の厚さとの関係から、シリコン基板１１毎に注入パラメータあるいは活性化熱処理パラメータを設定するので、ソースおよびエクステンション領域１１ＥＡ，１１ＥＢのシート抵抗のシリコン基板毎のばらつきを抑制できる。これにより、シリコン基板１１間のｐチャネルＭＯＳトランジスタ１０のオン抵抗値等の電気特性のばらつきを抑制できる。なお、新実施の形態は、ｎチャネルＭＯＳトランジスタであっても同様の効果が得られることはいうまでもない。
なお、変質層は主としてオフセットスペーサ形成工程において形成されるが、それ以前の図２（Ｂ）に示すゲート絶縁膜およびゲート電極形成工程においても形成される。具体的には、ゲート絶縁膜およびゲート電極形成工程では、ゲート絶縁膜およびゲート電極をドライエッチングして選択的に除去する際や、マスクとして使用したレジスト膜をプラズマアッシングにより除去する際に変質層が形成される。本実施の形態の製造方法では、複数の工程に亘って変質層が形成された場合でも、エクステンション形成工程の直前に変質層の厚さを測定するので、より的確に注入パラメータあるいは活性化熱処理パラメータを設定することができる。その結果、ソースおよびエクステンション領域のシート抵抗のシリコン基板毎のばらつきをいっそう抑制できる。
なお、本実施の形態の製造方法では、オフセットスペーサを有する半導体装置について説明したが、本発明はオフセットスペーサの形成を省略した半導体装置にも適用できる。この場合は、上述したように、主に変質層はゲート絶縁膜およびゲート電極形成工程において形成される。その変質層の厚さに基づいて注入パラメータあるいは活性化熱処理パラメータを設定する。なお、この製造方法では、先の図２（Ｃ）の工程が省略される以外は略同様である。
また、半導体装置がＣＭＯＳ（相補型ＭＯＳ）トランジスタの場合は、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのそれぞれの素子領域について変質層の厚さを測定することが好ましい。例えば、ＣＭＯＳトランジスタのソースおよびドレインエクステンション形成工程において、ｐチャネルＭＯＳトランジスタを形成する素子領域に先にｐ型不純物元素を注入する場合に、ｎチャネルＭＯＳトランジスタの素子領域は、ｐ型不純物元素の注入を回避するためにレジスト膜で覆われる。次いで、ｐチャネルＭＯＳトランジスタの素子領域にｐ型不純物元素を注入した後に、上記レジスト膜をプラズマアッシングによりｎチャネルＭＯＳトランジスタの素子領域の表面から除去する。その際、ｎチャネルＭＯＳトランジスタの素子領域のシリコン基板表面にはＡｒイオン等が衝突し変質層の厚さが増加する可能性がある。このような場合は、この時点の変質層の厚さを測定することが好ましい。これにより、より精確な変質層の厚さが得られ、その結果、エクステンション領域のシート抵抗のばらつきを抑制できる。なお、先にｎチャネルＭＯＳトランジスタの素子領域にソースおよびドレインエクステンション領域を形成する場合は、ｐチャネルＭＯＳトランジスタの素子領域の変質層の厚さをこの素子領域を覆うレジスト膜の除去の後に測定する。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置の製造方法は、変質層の厚さを測定する代わりに、オフセットスペーサ形成工程におけるドライエッチング処理条件に基づいて変質層の厚さを推定し、推定された変質層の厚さに基づいて注入パラメータあるいは活性化熱処理パラメータを設定する。
先の図１を参照するに、第２の実施の形態に係る半導体装置の製造方法は、素子領域のシリコン基板表面にゲート絶縁膜およびゲート電極を形成する工程（Ｓ１０２）と、オフセットスペーサ形成工程（Ｓ１０４）と、シリコン基板表面に形成された変質層厚さ推定工程（Ｓ１０７）と、不純物元素の注入パラメータ算出工程（Ｓ１０８）と、不純物元素をシリコン基板中に注入するエクステンション領域形成工程（Ｓ１１０）と、側壁絶縁膜形成工程（Ｓ１１２）と、ソースおよびドレイン領域形成工程（Ｓ１１４）と、活性化熱処理工程（Ｓ１１６）とからなる。この製造方法は、変質層厚さ推定工程（Ｓ１０７）以外は、第１の実施の形態に係る半導体装置の製造方法と略同様であるので、同様となる工程の説明を省略する。
変質層厚さ推定工程（Ｓ１０７）は、先の図２（Ｃ）のオフセットスペーサ形成工程におけるドライエッチングの際の自己バイアス電圧Ｖｄｃをシリコン基板毎にモニターし、その自己バイアス電圧Ｖｄｃにより変質層の厚さを推定する。そして推定された変質層の厚さに基づいて第１の実施の形態と同様にして注入パラメータあるいは活性化熱処理パラメータを設定する。
変質層は、その厚さが自己バイアス電圧Ｖｄｃと相関がある。自己バイアス電圧Ｖｄｃは、ＲＦ電圧の最大値と最小値との平均値の電圧に対応する。
図９は、変質層の厚さと自己バイアス電圧Ｖｄｃとの関係を示す図である。図９中、横軸は自己バイアス電圧Ｖｄｃの絶対値を示している。なお、図中、自己バイアス電圧Ｖｄｃが０の場合に示されている変質層の厚さは自然酸化膜の厚さである。
図９を参照するに、本願発明者等の検討によれば、通常使用するドライエッチング条件では、自己バイアス電圧Ｖｄｃと変質層の厚さの関係は略比例関係にある。すなわち、自己バイアス電圧Ｖｄｃの絶対値が大きいほど、変質層の厚さが増大する。
一方、自己バイアス電圧Ｖｄｃは、ＲＦ電力値や、真空容器中のエッチングガスの分圧比、真空容器内部の汚染により発生する不純物ガス種、その分圧等に依存する。したがって、同じ機種、すなわち同じ構造のドライエッチング装置が複数ある場合、ＲＦ電力、エッチングガス流量等のエッチング条件を同一値に設定しても、自己バイアス電圧Ｖｄｃは、装置毎に異なる場合が多い。また、自己バイアス電圧Ｖｄｃはドライエッチング装置の運転時間、例えば、真空容器内のクリーニング後の運転時間に応じて変化する傾向がある。このように、装置間あるいは経時的に自己バイアス電圧Ｖｄｃが変化するため、変質層１１ＤＭの厚さは、エッチングを行ったドライエッチング装置やエッチングを行った時点により異なってくる。
本実施の形態では、先の図５に示すように、ドライエッチング装置のカソード電極にＶｄｃ測定部２５を設けシリコン基板１１毎に自己バイアス電圧Ｖｄｃをモニターする。その自己バイアス電圧Ｖｄｃに基づいて、シリコン基板１１毎に図９に示す関係から変質層の厚さを推定する。これにより、変質層の厚さを測定する必要がなく、エリプソメータの管理が不要になり、さらに製造設備を簡略化できる。
このようにして推定された変質層の厚さに基づいて、第１の実施の形態の製造工程の図３（Ａ）の工程の、予め取得した注入パラメータとシート抵抗と変質層の厚さとの関係からソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢの所定のシート抵抗が得られる注入パラメータを算出する。さらに、図３（Ｃ）以降の工程と同様にして行う。このようにして、ｐチャネルＭＯＳトランジスタ１０が形成される。
なお、先の図２（Ｃ）のオフセットスペーサ形成工程において、ＲＩＥ法により絶縁膜１５を除去する際に、シリコン基板１１（ウェハ）の全面に亘ってむらなく絶縁膜１５を除去するために、絶縁膜除去の終点を検出した後にさらにドライエッチングを所定の時間延長するオーバーエッチング処理を行う場合がある。オーバーエッチング処理によりシリコン基板１１の表面がイオンの衝突により変質層１１ＤＭの厚さが増加することになる。このような場合、オーバーエッチング時間をモニターすることで変質層の厚さを推定することができる。なお、絶縁膜除去の終点は、図５に示すプラズマＰＬの発光スペクトルの変化やＲＦ電源２４のカソード電極２２に印加される電圧変化（例えば自己バイアス電圧Ｖｄｃ）の変化を検出することで検出される。
図１０は、変質層の厚さとオーバーエッチング時間との関係の一例を示す図である。オーバーエッチング時間は絶縁膜除去の終点を検出した後に、ドライエッチングをさらに継続した時間である。
図１０を参照するに、オーバーエッチング時間が増加するにしたがって変質層の厚さが増加し、さらに、オーバーエッチング時間がある程度長くなると略一定になる。オーバーエッチング時間は、ドライエッチングを開始してから終点を検出するまでの時間（エッチング時間）に、所定の比率を乗じた時間に設定される。エッチング時間はシリコン基板（ウェハ）毎に異なる場合が多いため、オーバーエッチング時間もシリコン基板（ウェハ）毎に異なる場合が多い。そこで、オーバーエッチング時間をモニターし、得られたオーバーエッチング時間に基づいて図１０の関係からシリコン基板の変質層の厚さが推定できる。なお、オーバーエッチングを行う場合の変質層の厚さは、自己バイアス電圧Ｖｄｃおよびオーバーエッチング時間に基づいて推定される。また、図１０に示した関係はその一例であり、様々なドライエッチング条件毎に予め取得しておく。
本実施の形態の製造方法によれば、シリコン基板毎に、オフセットスペーサ形成工程におけるドライエッチングの際の自己バイアス電圧Ｖｄｃをシリコン基板毎にモニターし、その自己バイアス電圧Ｖｄｃにより変質層の厚さを推定し、その変質層の厚さと、予め取得した変質層の厚さと注入パラメータあるいは活性化熱処理パラメータとの関係から、シリコン基板毎に注入パラメータあるいは活性化熱処理パラメータを設定するので、ソースおよびエクステンション領域のシート抵抗のシリコン基板毎のばらつきを抑制できる。
さらに、この製造方法では、変質層の厚さをシリコン基板毎に測定する必要がないため製造設備を簡略化できる。また、自己バイアス電圧Ｖｄｃやオーバーエッチング時間をモニターすることで変質層の厚さを推定するので、変質層の厚さを測定する場合に比べて容易に変質層の厚さが得られる。
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体製造システムは、上述した第１および第２の実施の形態に係る製造方法の実行に好適な半導体製造システムである。
図１１は本発明の第３の実施の形態に係る半導体製造システムの構成を示すブロック図である。
図１１を参照するに、半導体製造システム３０は、大略して、製造装置システム４０と、製造装置システム４０を制御する製造制御システム５０と、製造装置システム４０と製造制御システム５０とを接続するローカルエリアネットワーク（ＬＡＮ）６０からなる。
製造装置システム４０は、ＣＶＤ装置４１、ドライエッチング装置４２、不純物元素注入装置４３、活性化熱処理装置４４、エリプソメータ等の検査装置４５等から構成されている。製造装置システム４０の各装置４１〜４５はそれぞれＬＡＮ６０により接続されている。製造装置システム４０の各装置４１〜４５は、ウェハが供給されると、そのウェハのウェハ識別情報を読み出すカメラ（不図示）を有している。また、各装置４１〜４５は、製造制御システム５０の製造装置制御部５１からウェハの処理条件や検査条件を規定する処理レシピを受信し、処理レシピにしたがってウェハの処理を制御する装置コントローラ（不図示）を有している。また、装置コントローラは、ウェハの処理データや検査データをデータ集計部に自動送信する。なお、各製造装置４１〜４５間に設けられたウェハ搬送機構はその図示を省略している。
製造制御システム５０は、各製造装置４１〜４５の処理レシピを作成し、各製造装置４１〜４５に送信する製造装置制御部５１と、各製造装置４１〜４５からウェハ毎に送信されてくるウェハ識別情報およびそのウェハの処理データを集計し、また、検査装置からの検査結果データを集計するデータ集計部５４と、処理データ、検査結果データおよびプロセス制御データに基づいて処理パラメータを算出するプロセス条件算出部５２等からなる。
データ集計部５４は、製造履歴データ記憶部５５を備えている。製造履歴データ記憶部５５にはウェハ毎にウェハ識別情報およびそのウェハの処理データを保存する。処理データは、各装置４１〜４５の処理条件および処理の際にモニターされた実際の処理温度やガス流量や真空度等である。処理データは、例えば、第２の実施の形態に係る製造方法では、ドライエッチング装置におけるドライエッチングの条件、モニターした自己バイアス電圧Ｖｄｃ、およびオーバーエッチング時間等である。
また、データ集計部５４は、検査結果データ記憶部５６を備えている。検査結果データ記憶部５６には、ウェハ毎にウェハ識別情報およびそのウェハの検査データが記憶されている。検査データは、例えば、上述した第１の実施の形態では、エリプソメータにより測定した変質層の厚さである。
プロセス条件算出部５２は、プロセス制御データ記憶部５３を備えている。プロセス制御データ記憶部５３には、処理パラメータを算出するためのデータが記憶され、例えば、図６に示す変質層の厚さと注入エネルギーとの関係や、図９に示す変質層の厚さと自己バイアス電圧との関係等が記憶されている。
プロセス条件算出部５２は、例えば、ウェハ毎にデータ集計部５４の検査結果データ記憶部５６から変質層の厚さのデータを受信し、プロセス制御データ記憶部５３から変質層の厚さと注入エネルギーとの関係を受信して、エクステンション領域が所望のシート抵抗になる注入エネルギーを算出する。プロセス条件算出部５２は、その算出結果を製造装置制御部５１に送出する。製造装置制御部５１は、処理パラメータと他のエッチング条件を含む処理レシピをドライエッチング装置４２に送出する。
このような半導体製造システム３０は、特に第２の実施の形態に係る製造方法を行う場合に好適である。図１および図１１を参照しつつ半導体製造システム３０において第２の実施の形態に係る製造方法を行う場合を説明する。
ＣＶＤ装置４１およびドライエッチング装置４２を用いて素子領域のシリコン基板表面にゲート絶縁膜およびゲート電極を形成する工程（Ｓ１０２）を行う。次いで、ＣＶＤ装置４１により絶縁膜を形成し、さらに、ドライエッチング装置４２により絶縁膜を選択的に除去してオフセットスペーサ形成工程（Ｓ１０４）を行う。この際、ウェハ識別情報と共に自己バイアス電圧Ｖdcをモニターしデータ集計部５４に送信する。そのデータは製造履歴データ記憶部５５に記憶される。次いで、プロセス条件算出部５２では、製造履歴データ記憶部５５から対象となるウェハの自己バイアス電圧Ｖdcを受信し、プロセス制御データ記憶部５３から変質層の厚さと自己バイアス電圧との関係を示すデータセットを受信する。プロセス条件算出部５２では、自己バイアス電圧Ｖdcに基づいて上記データセットを用いて変質層の厚さを推定する。
さらに、プロセス条件算出部５２では、推定された変質層の厚さと、プロセス制御データ記憶部５３から受信した変質層の厚さと注入エネルギーとの関係を示すデータセットから、注入パラメータを算出する（Ｓ１０８）。注入パラメータは他の注入条件と共に製造装置制御部５１から不純物元素注入装置に送出される。
不純物元素注入装置４３では、注入パラメータに基づいてエクステンション領域形成工程（Ｓ１１０）を行う。さらに、ＣＶＤ装置４１、ドライエッチング装置４２、不純物元素注入装置４３および活性化熱処理装置４４を用いて側壁絶縁膜工程（Ｓ１１２）から活性化熱処理工程（Ｓ１１６）までを行う。
以上説明したように、半導体製造システム３０は、ウェハ毎に、製造工程の上流にある製造装置４０〜４４や検査装置４５の処理データあるいは検査結果データ等のデータをデータ集計部５４に保持し、プロセス条件部算出部５２において、そのデータと、プロセス制御データとに基づいて製造工程の下流の処理パラメータを算出する。そして製造装置制御部５１は、その算出された処理パラメータを含む処理レシピを製造装置４０〜４５に送信する。各製造装置４０〜４４では、ウェハ毎に算出された処理パラメータにより処理を行うので、上流の製造装置の条件や状態により影響を受けたウェハに対して適切な処理を行うことができる。特に、ウェハ間のエクステンション領域のシート抵抗のばらつきを抑制した半導体装置を製造できる。また、半導体製造システム３０が複数のドライエッチング装置を有する場合でも、ドライエッチング装置の機差による変質層の厚さのばらつきに対しても、エクステンション領域のシート抵抗のばらつきを抑制できる。
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
例えば上記の第１〜第３の実施の形態では、シリコン基板にＭＯＳトランジスタを形成する場合を例に挙げて説明したが、本発明は、シリコン基板に限定されず、ＳｉＧｅ基板やＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板や他の半導体基板に適用できることはいうまでもない。
なお、以上の説明に関してさらに以下の付記を開示する。
（付記１） ゲート電極の両側の半導体基板中に、一対の拡散層を有する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、
前記半導体基板の表面に形成された変質層の厚さを取得する工程と、
前記半導体基板中、前記ゲート電極の両側に所定の注入パラメータに基づいて不純物元素を注入して一対の拡散層を形成する工程と、
所定の熱処理パラメータに基づいて活性化熱処理する工程とを含み、
前記変質層の厚さを取得する工程と、拡散層を形成する工程との間に、前記取得した変質層の厚さに基づいて、拡散層が所定のシート抵抗値に設定されるように、前記注入パラメータまたは熱処理パラメータを算出するパラメータ算出工程をさらに含むことを特徴とする半導体装置の製造方法。
（付記２） 前記パラメータ算出工程は、前記取得した変質層の厚さと、予め取得した注入パラメータあるいは熱処理パラメータと拡散層のシート抵抗と変質層の厚さとの関係に基づいて行うことを特徴とする付記１記載の半導体装置の製造方法。
（付記３） 前記関係における変質層の厚さは、エリプソメトリ法により決定することを特徴とする付記２記載の半導体装置の製造方法。
（付記４） 前記関係における変質層の厚さは、ドライエッチング処理の際に用いたガスに含まれる元素の、ＳＩＭＳ法により得られた半導体基板中の深さプロファイルに基づいて決定することを特徴とする付記２記載の半導体装置の製造方法。
（付記５） 前記算出工程において、注入パラメータは、注入エネルギーおよび注入ドーズ量の少なくともいずれかであることを特徴とする付記２〜４のうち、いずれか一項記載の半導体装置の製造方法。
（付記６） 前記算出工程において、活性化熱処理パラメータは、熱処理温度および熱処理時間のいずれかであることを特徴とする付記２〜４のうち、いずれか一項記載の半導体装置の製造方法。
（付記７） 前記変質層の厚さを取得する工程は、エリプソメトリ法により変質層の厚さを測定することを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置の製造方法。
（付記８） 前記変質層の厚さを取得する工程は、拡散層を形成する工程の前に行うドライエッチング処理の際のエッチングパラメータをモニターし、予め取得したエッチングパラメータと変質層の厚さとの関係に基づいて半導体基板の表面に形成された変質層の厚さを推定することを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置の製造方法。
（付記９） 前記拡散層を形成する工程の前に、半導体基板の表面およびゲート電極を覆う絶縁膜を形成し、該絶縁膜をドライエッチング処理により除去してゲート電極の側壁上に一対のオフセットスペーサ膜を形成する工程をさらに備え、
前記変質層の厚さを取得する処理は、前記ドライエッチング処理におけるエッチングパラメータ、および予め取得したエッチングパラメータと変質層の厚さとの関係に基づいて半導体基板の表面に形成された変質層の厚さを推定することを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置の製造方法。
（付記１０） 前記エッチングパラメータは、ドライエッチング処理中にモニターした自己バイアス電圧あることを特徴とする付記９記載の半導体装置の製造方法。
（付記１１） 前記エッチングパラメータは、前記ドライエッチング処理中にモニターしたオーバーエッチング時間をさらに含むことを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２） ゲート電極の両側の半導体基板中に、一対の拡散層を有する半導体装置を製造する半導体製造システムであって、
ドライエッチング装置と、イオン注入装置と、活性化熱処理装置と、検査装置を含む製造装置システムと、
前記製造装置システムから製造履歴データを取得して、製造履歴データに基づいて処理レシピを算出し、該処理レシピを製造装置システムに送出するプロセス制御手段と、
前記製造装置とプロセス制御手段とを接続する通信手段とを備え、
前記プロセス制御手段は、前記検査装置により測定した半導体基板の変質層の厚さに基づいて、拡散層が所定のシート抵抗値に設定されるように、注入パラメータまたは熱処理パラメータを算出し、
前記イオン注入装置および活性化熱処理装置は、それぞれ前記注入パラメータおよび熱処理パラメータに基づいて制御されることを特徴とする半導体製造システム。
（付記１３） ゲート電極の両側の半導体基板中に、一対の拡散層を有する半導体装置を製造する半導体製造システムであって、
ドライエッチング装置と、イオン注入装置と、活性化熱処理装置とを含む製造装置システムと、
前記製造装置システムから製造履歴データを取得して、製造履歴データに基づいて処理レシピを算出し、該処理レシピを製造装置に送出するプロセス制御手段と、
前記製造装置とプロセス制御手段とを接続する通信手段とを備え、
前記プロセス制御手段は、ドライエッチング装置のエッチング条件に基づいて、予め取得したドライエッチングのエッチング条件と変質層の厚さとの関係に基づいて変質層の厚さを推定し、該変質層の厚さに基づいて、拡散層が所定のシート抵抗値に設定されるように、注入パラメータまたは熱処理パラメータを算出し、前記イオン注入装置および活性化熱処理装置が、それぞれ前記注入パラメータおよび熱処理パラメータに基づいて制御されることを特徴とする半導体製造システム。
本発明の第１の実施の形態に係る半導体装置の製造方法のフロー図である。 （Ａ）〜（Ｃ）は第１の実施の形態に係る半導体装置の製造工程図（その１）である。 （Ａ）〜（Ｃ）は第１の実施の形態に係る半導体装置の製造工程図（その２）である。 第１の実施の形態に係る半導体装置の製造工程図（その３）である。 ドライエッチング装置の概略構成図である。 注入エネルギーとシート抵抗と変質層の厚さとの関係の一例を示す図である。 注入エネルギーとシート抵抗と変質層の厚さとの関係を説明するための模式図である。 （Ａ）および（Ｂ）はシリコン基板のＳＩＭＳ法による深さプロファイルを示す図であり、（Ａ）は図２（Ｃ）の工程のＲＩＥ法によるドライエッチングを行った場合、（Ｂ）は、かかるドライエッチングを行わない場合である。 変質層の厚さと自己バイアス電圧との関係を示す図である。 変質層の厚さとオーバーエッチング時間との関係の一例を示す図である。 本発明の第３の実施の形態に係る半導体製造システムの構成を示すブロック図である。
符号の説明
１０ ｐチャネルＭＯＳトランジスタ
１１ シリコン基板
１１ＤＭ 変質層
１１ＥＡ，１１ＥＢ ソース／ドレインエクステンション領域
１１ｎ ｎ型ウェル
１１Ｓ，１１Ｄ ソース／ドレイン領域
１２ 素子分離領域
１３ ゲート絶縁膜
１４ ゲート電極
１５Ａ，１５Ｂ オフセットスペーサ
１６Ａ，１６Ｂ 側壁絶縁膜
２０ ドライエッチング装置
２１ 真空容器
２２ カソード電極
２３ アノード電極
２４ 高周波（ＲＦ）電源
２５ 自己バイアス電圧（Ｖｄｃ）測定部
３０ 半導体製造システム
４０ 製造装置システム
４１ ＣＶＤ装置
４２ ドライエッチング装置
４３ 不純物元素注入装置
４４ 活性化熱処理装置
４５ 検査装置
５０ 製造制御システム
５１ 製造装置制御部
５２ プロセス条件算出部
５３ プロセス制御データ記憶部
５４ データ集計部
５５ 製造履歴データ記憶部
５６ 検査結果データ記憶部

Claims (9)

  1. ゲート電極の両側の半導体基板中に、一対の拡散層を有する半導体装置の製造方法であって、
    前記半導体基板上に絶縁膜及び電極膜を形成し、前記絶縁膜及び前記電極膜をドライエッチングにより選択的に除去することによりゲート絶縁膜およびゲート電極を形成する工程と、
    前記半導体基板の表面に形成されるものであって、前記ドライエッチングにおいて、イオン化したエッチングガスが侵入し前記半導体基板の結晶性が劣化した領域である変質層の厚さを取得する工程と、
    前記半導体基板中、前記ゲート電極の両側に所定の注入パラメータに基づいて不純物元素を注入して一対の拡散層を形成する工程と、
    所定の熱処理パラメータに基づいて活性化熱処理する工程とを含み、
    前記変質層の厚さを取得する工程と、拡散層を形成する工程との間に、前記取得した変質層の厚さに基づいて、拡散層が所定のシート抵抗値に設定されるように、前記注入パラメータまたは熱処理パラメータを算出するパラメータ算出工程をさらに含むことを特徴とする半導体装置の製造方法。
  2. 前記パラメータ算出工程は、前記取得した変質層の厚さと、予め取得した注入パラメータあるいは熱処理パラメータと拡散層のシート抵抗と変質層の厚さとの関係に基づいて行うことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記関係における変質層の厚さは、エリプソメトリ法により、屈折率が異なる領域を前記関係における変質層とし、決定することを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記関係における変質層の厚さは、ドライエッチング処理の際に用いたガスに含まれる元素の、ＳＩＭＳ法により得られた半導体基板中の深さプロファイルに基づいて、前記エッチングガスが所定量以上侵入している領域を前記関係における変質層とし、決定することを特徴とする請求項２記載の半導体装置の製造方法。
  5. 前記算出工程において、注入パラメータは、注入エネルギーおよび注入ドーズ量の少なくともいずれかであることを特徴とする請求項２〜４のうち、いずれか一項記載の半導体装置の製造方法。
  6. 前記算出工程において、活性化熱処理パラメータは、熱処理温度および熱処理時間のいずれかであることを特徴とする請求項２〜４のうち、いずれか一項記載の半導体装置の製造方法。
  7. ゲート電極の両側の半導体基板中に、一対の拡散層を有する半導体装置の製造方法であって、
    前記半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、
    前記半導体基板の表面および前記ゲート電極を覆う絶縁膜を形成し、該絶縁膜をドライエッチング処理により除去してゲート電極の側壁上に一対のオフセットスペーサ膜を形成する工程と、
    前記半導体基板の表面に形成されるものであって、前記ドライエッチングにおいて、イオン化したエッチングガスが侵入し前記半導体基板の結晶性が劣化した領域である変質層の厚さを取得する工程と、
    前記半導体基板中、前記ゲート電極の両側に所定の注入パラメータに基づいて不純物元素を注入して一対の拡散層を形成する工程と、
    所定の熱処理パラメータに基づいて活性化熱処理する工程とを含み、
    前記変質層の厚さを取得する工程は、前記ドライエッチング処理におけるエッチングパラメータ、および予め取得したエッチングパラメータと変質層の厚さとの関係に基づいて半導体基板の表面に形成された変質層の厚さを推定することを特徴とする半導体装置の製造方法。
  8. 前記エッチングパラメータは、ドライエッチング処理中にモニターした自己バイアス電圧であることを特徴とする請求項７記載の半導体装置の製造方法。
  9. ゲート電極の両側の半導体基板中に、一対の拡散層を有する半導体装置を製造する半導体製造システムであって、
    ドライエッチング装置と、イオン注入装置と、活性化熱処理装置とを含む製造装置システムと、
    前記製造装置システムから製造履歴データを取得して、製造履歴データに基づいて処理レシピを算出し、該処理レシピを製造装置に送出するプロセス制御手段と、
    前記製造装置とプロセス制御手段とを接続する通信手段とを備え、
    前記プロセス制御手段は、ドライエッチング装置のエッチング条件に基づいて、予め取得したドライエッチングのエッチング条件と、前記ドライエッチングにおいて、イオン化したエッチングガスが侵入し前記半導体基板の結晶性が劣化した領域である変質層の厚さとの関係に基づいて変質層の厚さを推定し、該変質層の厚さに基づいて、拡散層が所定のシート抵抗値に設定されるように、注入パラメータまたは熱処理パラメータを算出し、前記イオン注入装置および活性化熱処理装置が、それぞれ前記注入パラメータおよび熱処理パラメータに基づいて制御されることを特徴とする半導体製造システム。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4416569B2 (ja) * 2004-05-24 2010-02-17 キヤノン株式会社 堆積膜形成方法および堆積膜形成装置
JP4828831B2 (ja) * 2005-01-18 2011-11-30 パナソニック株式会社 半導体装置の製造方法
EP1864219A1 (en) * 2006-02-28 2007-12-12 Mentor Graphics Corporation Monitoring physical parameters in an emulation environment
US7495280B2 (en) * 2006-05-16 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with corner spacers
JP2008072032A (ja) * 2006-09-15 2008-03-27 Toshiba Corp 半導体装置の製造方法
JP5123930B2 (ja) * 2007-03-27 2013-01-23 昭和電工株式会社 記録媒体の製造方法
US7816152B2 (en) * 2007-04-11 2010-10-19 WaferMaster, Inc. In situ, ex situ and inline process monitoring, optimization and fabrication
US20090248390A1 (en) * 2008-03-31 2009-10-01 Eric Durand Trace debugging in a hardware emulation environment
JP5352144B2 (ja) * 2008-07-22 2013-11-27 株式会社荏原製作所 荷電粒子ビーム検査方法及び装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US142839A (en) * 1873-09-16 Improvement in sewing-machine powers
US6128084A (en) * 1997-06-11 2000-10-03 Matsushita Electronics Corporation Evaluation method of semiconductor layer, method for fabricating semiconductor device, and storage medium
US6063698A (en) * 1997-06-30 2000-05-16 Motorola, Inc. Method for manufacturing a high dielectric constant gate oxide for use in semiconductor integrated circuits
IT1306911B1 (it) * 1998-06-30 2001-10-11 Stmicroelettronica Srl Metodo per misurare lo spessore di uno strato di silicio danneggiatoda attacchi con plasma
US6535285B1 (en) * 2000-02-08 2003-03-18 Therma-Wave, Inc. Combination thermal wave and optical spectroscopy measurement system
JP2001326347A (ja) 2000-05-17 2001-11-22 Sanyo Electric Co Ltd 半導体装置とその製造方法
US6495406B1 (en) * 2000-08-31 2002-12-17 Micron Technology, Inc. Method of forming lightly doped drain MOS transistor including forming spacers on gate electrode pattern before exposing gate insulator
US6666577B2 (en) * 2000-11-02 2003-12-23 Matsushita Electric Industrial Co., Ltd. Method for predicting temperature, test wafer for use in temperature prediction, and method for evaluating lamp heating system
US6635584B2 (en) * 2001-12-28 2003-10-21 Texas Instruments Incorporated Versatile system for forming uniform wafer surfaces
KR100528465B1 (ko) * 2003-02-11 2005-11-15 삼성전자주식회사 모오스 전계 효과 트랜지스터의 제조 방법
US6947805B1 (en) * 2003-08-04 2005-09-20 Advanced Micro Devices, Inc. Dynamic metrology sampling techniques for identified lots, and system for performing same
JP4138613B2 (ja) * 2003-09-05 2008-08-27 株式会社東芝 製造工程設計方法及び製造工程設計支援方法
US7078711B2 (en) * 2004-02-13 2006-07-18 Applied Materials, Inc. Matching dose and energy of multiple ion implanters
JP4837902B2 (ja) * 2004-06-24 2011-12-14 富士通セミコンダクター株式会社 半導体装置

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