CN1225507A - 双栅氧化层双功函数cmos的制造方法 - Google Patents

双栅氧化层双功函数cmos的制造方法 Download PDF

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Abstract

形成同一芯片上包括两种不同NFET和/或两种不同PFET的集成电路芯片的方法,两种不同FET例如为厚和薄栅氧化物FET。DRAM阵列可以由厚氧化物FET构成,而逻辑电路可以由同一芯片上的薄氧化物FET构成。首先,在晶片上形成包括第一厚栅SiO2层的栅叠层。该叠层包括栅氧化层上的掺杂多晶硅层、多晶硅层上的硅化物层及硅化物层的氮化物层。选择地去掉部分叠层,再暴露将要形成逻辑电路的晶片。在再暴露的晶片上形成较薄氧化层。接着,在较薄氧化层形成栅,并以该栅形成薄氧化物NFET和PFET。选择地硅化薄氧化物器件区后,由厚氧化物器件区中的叠层腐蚀栅。最后注入和扩散厚栅氧化物器件的源和漏区。

Description

双栅氧化层双功函数CMOS的制造方法
本发明一般涉及半导体芯片的制造工艺，特别涉及双栅氧化层双功函数场效应晶体管的制造工艺，该工艺适用于制造合并逻辑电路和动态随机存取存储器芯片。
动态随机存取存储器(DRAM)和逻辑电路设计有不同的设计点和设计要求。一般逻辑电路设计的关键点在于通过增加功率来提高速度。因此，可以容许高器件漏电流。相反，DRAM设计最主要一点是使漏电流最小，否则将减少存储单元数据的保持时间。
IC芯片技术必须能够允许较宽范围的芯片上电压，同时提高电路的性能和设计灵活性。
例如，在DRAM的设计中，必须将字线电压升高到电路电源电压之上，以增加存储于存储节点的电荷，并改善从这里读取的所得信号。
然而，升高字线电压增大了连接在字线上的转移器件的栅介质上的电场。因此，为满足栅介质可靠性的要求，要增厚转移栅的介质。关于一般具有均匀栅氧化物厚度的DRAM芯片，增厚的栅氧化层降低了外围电路和输入/输出(I/O)电路的性能。尽管这种降低对DRAM性能的影响可以接受，但在DRAM与高性能逻辑电路合并时，逻辑电路变得相当慢。因此，在将高性能逻辑电路与DRAM单元合并到一个芯片上时，因为处理复杂性不可避免地增大，所以不愿意这样做。
另一个问题是由于I/O电压的过量和不足导致对I/O器件栅氧化物的瞬时电压尖峰。这种电压尖峰需要特殊的去耦，以减小尖峰的幅度。这种去耦结构占据了附加的芯片面积，增大了设计复杂性。所以提出了一种已知为双栅工艺的技术，在同一芯片上提供两种不同的栅氧化层厚度，以提高逻辑电路性能，增加电路设计灵活性。
在这种最简单的双栅氧化工艺中，生长初始栅氧化层。然后，光刻构图栅氧化层，以保护厚栅氧化区，并暴露薄栅氧化区。然后，从暴露区腐蚀氧化层。去掉掩模，并在薄氧化区上生长氧化层，同时在初始保护的栅氧化区中加厚氧化层。
该方法的主要缺点是，用光刻胶涂敷第一栅氧化层，然后剥离此光刻胶，这样会降低芯片的成品率和可靠性。
Doyle,B.、Saleimani,H.R．和Philiposian A．等在IEEE ElectronDevice Letters第16卷第7期pp.301-1(1995)中的“在硅CMOS处理中同时生长不同厚度的栅氧化物”，公开了另一种在一个芯片上生长双栅氧化物的方法。Doyle等人指出将氮选择性地注入薄栅氧化区的衬底表面内。氮的存在延缓了薄氧化物区的氧化物生长。然后，在两个区同时生长氧化物，氧化物在薄氧化区生长得较慢。结果，在除注入了氮的区域之外的地方生长了厚氧化物。尽管已表明Doyle等人的技术是可行的，但仍需要证明可以得到重复的结果。
使合并DRAM/逻辑电路工艺复杂的另一问题是需要形成双功函数栅导体，即在P型场效应晶体管(PFET)中形成P型和在N型场效应晶体管(NFET)中形成N型，并且不会扰乱DRAM单元中多晶硅-钨-氮化物栅叠层。这在不增加整个工艺的复杂性方面尤其困难。同样很难避免减少DRAM单元的保持时间，和减少按要求只在逻辑电路电路上选择地形成硅化物而产生的金属污染物。
所以要求一种可靠的合并DRAM/逻辑电路工艺，能选择地形成栅氧化厚度。
因此，本发明的目的是将高性能逻辑电路与DRAM合并于一个集成电路芯片上。
本发明的另一目的是在一个芯片上生长两种不同场效应晶体管栅氧化层厚度。
本发明还一目的是增加在集成电路芯片形成结的灵活性。
本发明再一目的是增加在合并DRAM/逻辑电路集成电路芯片上形成结的灵活性。
本发明又一目的是选择地减小集成电路芯片中源/漏和栅电阻。
本发明又再一目的是在动态随机存取集成电路芯片上的FET中选择地形成双功函数栅。
本发明是一种形成集成电路芯片的方法，所说芯片包括同一芯片上两种不同的NFET和/或两种不同的PFET，例如具有厚和薄栅氧化物的FET。该方法包括以下步骤：在半导体晶片上选择地形成包括第一厚栅介质层的栅叠层，最好是在硅晶片上形成SiO2；然后，在晶片上形成薄栅介质层；接着，在较薄的介质层上形成栅；由所说叠层限定厚氧化物栅；形成薄栅氧化物器件的源和漏区，并掺杂该栅；最后，形成厚栅氧化物器件的源和漏区，并掺杂该栅。所说叠层最好是包括栅氧化层上的多晶硅层、多晶硅层上的硅化物层及硅化物层上的氮化物层。
通过以下结合附图对优选实施例的详细说明，可以更好地理解本发明的上述和其它目的、方案及优点，各附图中：
图1展示根据本发明优选实施例形成的厚氧化物栅叠层；
图2展示了叠层上及薄栅氧化层之上的第二多晶硅层；
图3展示了限定薄氧化物FET的抗蚀层；
图4展示了与叠层隔开的薄氧化物FET栅；
图5展示了已构图的厚氧化物栅和薄氧化物掩蔽掩模；
图6展示了晶片上的厚氧化物FET栅和薄氧化物栅；
图7展示了图6结构上的氮化物和氧化物层；
图8展示了薄氧化物器件限定期间厚氧化物区上的掩蔽掩模；
图9展示了根据本发明优选实施例同一晶片上的厚和薄氧化物FET。
参见各附图，具体参见图1，该图展示了本发明的优选实施例形成的第一栅叠层100。本发明的优选实施例是一种用正常情况下在分立的IC芯片上形成的多种类型的器件形成集成电路(IC)芯片的方法。
例如，优选的IC器件可以包括利用DRAM特定工艺形成的动态随机存取存储器(DRAM)单元，和根据逻辑电路工艺形成的高性能微处理器。两种工艺被充分地分解，以允许包括针对要形成的特殊类型器件需要的各技术。于是，可以有效地利用两种工艺在同一芯片形成根据优选实施例形成的IC芯片。
如为了例示所作的说明，这种用于DRAM的第一类型的器件由这里称为厚氧化区的第一栅叠层100形成。这种用于逻辑电路的第二类型的器件由这里称为薄氧化区的第二类型的器件形成。而且，这些厚区和薄区可以被隔离于特定的芯片区中，例如逻辑电路和RAM区，或混杂于一起，选择地增大电压处理能力，例如在芯片I/O中，或选择地提高栅容量。
于是，对于第一种类型在形成了浅沟槽隔离(STI)区(图1中未示出)后，在硅衬底102上形成厚氧化物叠层100。在衬底102上形成最好是8.2纳米(nm)的第一厚栅介质或栅氧化层104。在介质层104上形成掺杂的多晶硅层106，最好是50-100nm厚的N型多晶硅。在多晶硅层106上形成最好是50nm的硅化钨层108。
最后，在叠层上形成帽盖层110。优选的帽盖层110为100-200nm的厚氮化硅层，最好是200nm厚。所属领域的技术人员应理解，如何替换上述的叠层材料，并且层的厚度也可以根据特殊应用的要求而改变，而不背离本发明的精神或范围。
形成了叠层100后，将之构图，并选择性地去除，再暴露薄氧化区112的衬底。叠层100最好是利用常规的光刻掩蔽工艺构成。去掉所选的叠层部分的步骤最好是利用反应离子刻蚀(RIE)进行。随后腐蚀叠层100，去掉上氮化层110、硅化钨层108和多晶硅层106的某些部分，腐蚀终止于栅氧化层104。然后，腐蚀掉暴露的栅氧化层104，再暴露出衬底表面114。
限定了薄氧化区112后，在暴露的衬底表面114上生长图2中的薄栅氧化物116。氧化物形成于硅化钨层108和多晶硅层106的暴露侧壁上。在薄栅氧化物116上淀积未掺杂的多晶硅层118。未掺杂的多晶硅层118最好厚100-200nm。
接着，如图3所示，光刻构图薄氧化区112中的未掺杂多晶硅层118。在形成掩模119后，直接腐蚀未掺杂的多晶硅层118，得到如图4所示的栅120。
图4还示出了栅叠层100外围左侧的所谓“纵梁”122。可以通过如各向同性腐蚀等的过腐蚀去掉纵梁122。然而，为了避免通常不希望的过腐蚀，在随后的步骤中去掉纵梁122。另外，可以通过首先腐蚀栅叠层100，使其余的叠层部分具有锥形侧壁形状，减轻去掉纵梁122所需的过腐蚀。
接着，在晶片上形成掩蔽层，并构图成图5所示的样子。在随后的腐蚀步骤，掩模图形124保护薄氧化栅区120，同时掩模图形126限定厚氧化栅。腐蚀步骤后，如图6所示，在表面上在预先限定的薄氧化物FET栅120旁边留下了由叠层100腐蚀得到的厚氧化物FET栅128。
如图7所示，在衬底上形成薄牺牲氧化层130。并在多晶硅栅120上和沿其侧壁，及沿栅128的层106和108的暴露侧壁形成薄牺牲氧化层130。利用合适的掩模和注入步骤，向源和漏扩展区注入掺杂剂，即对于NFET注入N型掺杂剂，对于PFET注入P型掺杂剂。然后，淀积氮化物层132，覆盖牺牲氧化物层130，该氮化物层还淀积于栅128上的帽盖层110上。在氮化层132上淀积氧化层134。
然后，如图8所示，施加掩蔽掩模136，用于在限定薄氧化物器件时保护厚氧化物器件。选择地依次直接腐蚀层132、134的暴露部分，沿栅120的侧壁留下间隔层138。该腐蚀对氮化物和氧化物有选择性，使得腐蚀停止于氧化层116。包括氮化物部分132’和氧化物部分134’的间隔层138用于确保薄氧化物FET的各沟道和它们的源/漏结的较深部分与表面硅化物之间的安全距离。
形成间隔层138后，通过注入相同类型的另外的掺杂剂，在源/漏的扩展区形成较深的结。用N型开始，将掺杂剂注入到图9的器件的源/漏区140、142，同时掺杂多晶硅栅120。然后，对第二类型(P型)FET重复此腐蚀和注入步骤。这些隔离的薄氧化物器件的限定步骤允许独立于其它的较厚氧化物FET，在这些薄氧化物器件区形成深结和形成双功函数栅。
形成薄氧化物器件后，利用浸渍腐蚀去掉其余的暴露氧化物116和间隔氧化物134’，暴露源/漏结140、142和N阱接触(未示出)。利用合适的剥离工艺去掉掩蔽掩模136。其余氮化物间隔层132’有一个小氮化物环144，该环能够将栅导体120与随后所形成的硅化物间隔安全距离，以防上短路。
同时在PFET和NFET的源/漏140、142和薄氧化物(逻辑电路)多晶硅栅120上形成硅化物146。并可以在此时硅化N阱接触(未示出)。氮化物层132和其余氧化物膜132可以防止在栅128上形成硅化物。
最后，在同一芯片上这样形成了两个独特的FET结构后，采用合适的半导体加工步骤完成IC芯片的形成。在随后的填充和热周期中一个重要的问题是热周期必须与硅化物稳定性要求相吻合。所以优选利用高密度等离子体填充技术的低温BPSG填充，进行随后的填充，并然后在≤750℃的温度下在图9所示的完成的结构100上进行回流。
另外，上述的氧化物间隔层134可以由如BPSG等掺杂的玻璃形成。如上所述，不去掉这样形成的间隔层，但取而代之的是，变成随后填充的部分，以简化整个工艺流程。
所得的优选实施例IC芯片是一种成功地合并了RAM和逻辑电路，但没有通常发生于这种合并中的不利后果的芯片。
尽管以一个优选实施例说明了本发明，但所属领域的技术人员可以认识到，可以在改形的情况下实施本发明，而不背离所附权利要求书的精神和范围。

Claims (12)

1．一种形成集成电路芯片的方法，所说方法包括以下步骤：
a)在半导体晶片上选择地形成栅叠层，所说叠层包括第一介质层，所说第一介质层有第一厚度；
b)在所说半导体晶片上形成第二介质层，所说第二介质层有不同于所说第一厚度的第二厚度；
c)在所说第二介质层上至少形成一个第一栅；
d)选择地去掉所说栅叠层的某些部分以至少限定一个第二栅；
e)邻近所说第一类型的栅形成导电区；及
f)邻近所说第二类型的栅形成导电区。
2．如权利要求1所述的方法，其特征在于，所说至少一个第一栅是多个第一栅，所说至少一个第二栅是多个第二栅，所说多个第一栅中至少一个为第一导电类型，所说多个第二栅中至少一个为所说第一导电类型。
3．如权利要求2所述的方法，其特征在于，所说多个第一栅中的至少一个是第二导电类型，所说多个第二栅中的至少一个是所说第二导电类型。
4．如权利要求2所述的方法，其特征在于，所说第一厚度大于第二厚度。
5．如权利要求4所述的方法，其特征在于，选择地形成栅叠层的步骤(a)包括以下步骤：
1)在所说半导体晶片上形成所说第一介质层；
2)在所说第一介质层上形成层状导体；
3)选择地去掉所说层状导体，再暴露选择区的所说第一介质层；及
4)去掉暴露的所说第一介质层。
6．如权利要求5所述的方法，其特征在于，所说半导体晶片是硅，第一介质层和第二介质层是氧化层。
7．如权利要求6所述的方法，其特征在于，形成层状导体的步骤(2)包括以下步骤：
ⅰ)在所说第一氧化层上形成一层多晶硅；及
ⅱ)在所说多晶硅层上形成硅化物层。
8．如权利要求7所述的方法，其特征在于，形成层状导体的步骤(2)还包括以下步骤：
ⅲ)在所说硅化物层上形成氮化物层。
9．如权利要求7所述的方法，其特征在于，选择地去掉所说层状导体的步骤(3)包括反应离子腐蚀所说层状导体，再暴露较厚的第一氧化层。
10．如权利要求6所述的方法，其特征在于，形成第一栅的步骤(c)以下步骤：
1)在所说晶片上形成多晶硅层；及
2)选择性去掉所说多晶硅层，保留形成所说第一栅的所说多晶硅层。
11．如权利要求10所述的方法，其特征在于，形成第一栅的导电区的步骤e)包括以下步骤：
1)在所说晶片上淀积层状介质；
2)选择地腐蚀所说层状介质，邻近确定的第一导电类型的第一栅形成侧壁间隔层；
3)向所说确定的第一栅及所说确定的第一栅的导电区注入所说第一导电类型的掺杂剂；
4)选择地腐蚀所说层状介质，邻近所说确定的第二导电类型的第一栅形成侧壁间隔层；及
5)向所说确定的第一栅及所说确定的第一栅的导电区注入所说第二导电类型的掺杂剂。
12．如权利要求11所述的方法，其特征在于，形成第一栅的导电区的步骤e)包括以下步骤：
6)在所说第一栅和所说第一栅的导电区上淀积硅化物。
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