CN112053719A - 次字线驱动电路、半导体存储元件及其形成方法 - Google Patents

次字线驱动电路、半导体存储元件及其形成方法 Download PDF

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Abstract

一种次字线驱动电路、半导体存储元件及其形成方法，其中次字线驱动电路包括一基底、多个栅极线、至少一个栅极接片，以及一可变厚度栅极介电质。该基底包括一隔离区和一主动区；该栅极线沿一第一方向排列并且沿垂直于该第一方向的一第二方向延伸；该栅极接片沿该第一方向延伸以覆盖该隔离区，其中该栅极线和该至少一个栅极接片在该基底上方形成至少一个栅极区；以及该可变厚度栅极介电质包括设置在该主动区的一第一部分的上方的一厚栅极介电区，和一第二部分的上方的一薄栅极介电区。

Description

次字线驱动电路、半导体存储元件及其形成方法
技术领域
本公开主张2019/06/07申请的美国正式申请案第16/435,167号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种集成电路技术，特别涉及一种次字线驱动电路和一种半导体的存储元件及其形成方法
背景技术
半导体产业持续不断地提高各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度。这种改进主要是由于最小特征尺寸的持续地减少，允许更多的元件整合到给定的芯片区域内。半导体存储元件经配置以对连接字线和位线的存储胞存储数据或读取数据，并且基于施加到一个字线的字线电压，同时选择连接到一个字线的存储胞。随着半导体存储元件的存储容量的增加，更多的存储胞连接到一条字线，因此需要增加字线驱动器的电流驱动能力。当字线驱动器的电流驱动能力受到限制时，驱动连接到相对大量存储胞的被选择的字线的延迟变得严重。为了解决于这种延迟所引起的问题，可以将字线分成多个次字线，并且可以分别通过次字线驱动器(SWD)来驱动多个次字线。
次字线驱动器向子字线提供具有比电源电压高的电压位准(电平)的升压电压，以选择连接到一个次字线的相对少量的存储胞。升压电压被施加到例如包括在次字线驱动器中的p型金属氧化物半导体(p-type metal oxide semiconductor，PMOS)的提升(pull-up)晶体管。当提升晶体管基于具有高电压位准的升压电压重复操作时，可能出现例如热电子感应击穿(hot electron induced punch through，HEIP)的劣化并且待机电流可能增加，因此次字线的可靠性减少。因此，随着元件集成密度增加，需要具有可靠特性的次字线驱动器电路。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开提供一种次字线驱动电路，包括一基底、形成在该基底上的多个栅极线、形成在该基底上的至少一个栅极接片，以及一可变厚度栅极介电质。该基底包括一隔离区和一主动区。该栅极线依序地沿一第一方向排列并且沿垂直于该第一方向的一第二方向延伸。该栅极接片沿该第一方向延伸以覆盖该隔离区，其中该栅极线和该至少一个栅极接片在该基底上方形成至少一个栅极区。以及该可变厚度栅极介电质设置在该栅极区和该主动区之间。该可变厚度栅极介电质包括设置在该主动区的一第一部分的上方的一厚栅极介电区，和一第二部分的上方的一薄栅极介电区。
在一些实施例中，根据该至少一个栅极接片来决定该厚栅极介电区的一长度。
在一些实施例中，根据该至少一个栅极接片来决定该厚栅极介电区的一厚度。
在一些实施例中，该厚栅极介电区包括一中间栅极介电区和该薄栅极介电区。
在一些实施例中，该厚栅极介电区的该厚度实质上等于该中间栅极介电区和该薄栅极介电区的一组合厚度。
在一些实施例中，该至少一个栅极接片在该第二方向上被放大以更覆盖该主动区的一边界部分，该边界部分与该隔离区域相邻。
在一些实施例中，该栅极线包括沿该第一方向依序布置的一第一栅极线和一第二栅极线，其中形成该至少一个栅极接片以覆盖该第一栅极线和该第二栅极线之间的该隔离区。
在一些实施例中，该至少一个栅极接片在该第二方向上被放大以更覆盖该第一栅极线和该第二栅极线之间的该主动区的一边界部分，该边界部分与该隔离区域相邻。
在一些实施例中，在该主动区内形成一漏极区和一源极区、施加一次字线驱动信号到该源极区、施加一字线致能信号到该栅极线、以及该漏极区连接到一次字线。
本公开另提供一种半导体存储元件，包括一次字线驱动电路和一存储胞阵列。该次字线驱动电路经配置以因应一次字线驱动信号来向一次字线提供一次字线驱动信号。该存储胞阵列包括多个存储胞，每个存储胞连接到该次字线一位线，该次字线驱动电路包括一基底、形成在该基底上的多个栅极线、形成在该基底上的至少一个栅极接片，以及一可变厚度栅极介电质。该基底包括一隔离区和一主动区。该栅极线依序地沿一第一方向排列并且沿垂直于该第一方向的一第二方向延伸。该栅极接片沿该第一方向延伸以覆盖该隔离区，其中该栅极线和该至少一个栅极接片在该基底上方形成至少一个栅极区。以及该可变厚度栅极介电质设置在该栅极区和该主动区之间。该可变厚度栅极介电质包括设置在该主动区的一第一部分的上方的一厚栅极介电区，和一第二部分的上方的一薄栅极介电区。
在一些实施例中，根据该至少一个栅极接片来决定该厚栅极介电区的一长度。
在一些实施例中，根据该至少一个栅极接片来决定该厚栅极介电区的一厚度。
在一些实施例中，该厚栅极介电区包括一中间栅极介电区和该薄栅极介电区。
在一些实施例中，该厚栅极介电区的该厚度实质上等于该中间栅极介电区和该薄栅极介电区的一组合厚度。
在一些实施例中，该至少一个栅极接片在该第二方向上被放大以更覆盖该主动区的一边界部分，该边界部分与该隔离区域相邻。
在一些实施例中，该栅极线包括沿该第一方向依序布置的一第一栅极线和一第二栅极线，其中形成该至少一个栅极接片以覆盖该第一栅极线和该第二栅极线之间的该隔离区。
在一些实施例中，该至少一个栅极接片在该第二方向上被放大以更覆盖该第一栅极线和该第二栅极线之间的该主动区的一边界部分，该边界部分与该隔离区域相邻。
在一些实施例中，在该主动区内形成一漏极区和一源极区、施加一次字线驱动信号到该源极区、施加一字线致能信号到该栅极线、以及该漏极区连接到一次字线。
本公开另提供一种次字线驱动电路的形成方法，包括：在一通道区内形成一中间栅极介电质；从该通道区的一薄栅极介电区中移除该中间栅极介电质；在该中间栅极介电质和该薄栅极介电区的上方形成一薄栅极介电质，其中一厚栅极介电区包括该薄栅极介电质和该中间栅极介电质。
在一些实施例中，根据该至少一个栅极接片来决定该厚栅极介电区的一长度和一厚度。
由于可变厚度栅极介电质的功能，可以通过厚栅极介电区的厚栅极介电质厚度来减轻因放大栅极接引起的强电场的影响，并且相应的晶体管可以具有最佳地性能，例如次字线驱动电路的高压晶体管的应用。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的保护范围的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离相关申请文件的保护范围所界定的本公开的构思和范围。
附图说明
参阅实施方式与相关申请文件的保护范围合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1是示意图，例示本公开一些实施例的半导体存储元件；
图2是电路图，例示本公开一些实施例的次字线驱动电路；
图3是示意布局图，例示本公开一些实施例的次字线驱动电路；
图4是剖视图，例示本公开一些实施例在图3的区域A沿线C-C的剖视图；
图5是剖视图，例示本公开一些实施例在图3的区域A沿线D-D的剖视图；
图6是流程图，例示本公开一些实施例的次字线驱动电路的形成方法；
图7A到图7C是形成示意图，例示本公开一些实施例在图6流程图中的步骤。
图8是例示本公开一些实施例在不同次字线驱动电路的漏极电流和栅极电压图。
附图标记说明：
1 半导体存储元件
2 次字线驱动电路
10 隔离区
20 主动区
30 栅极区
40 栅极接片
50 基底
331 第一栅极线
333 第二栅极线
400 晶体管
404 通道区
410 可变厚度栅极介电质
420 厚栅极介电区
430 薄栅极介电区
440 中间栅极介电区
460 源极
480 漏极
500 低压晶体管
560 源极
580 漏极
700 中间栅极介电质
702 通道区
704 薄栅极介电区
706 薄栅极介电质
710 厚栅极介电区
A 区域
BL 位线
CBL 互补位线
CN 连接区域
L1 长度
MC 存储胞
MCA 存储胞阵列
MN1 第一n型金属氧化物半导体晶体管
MN2 第二n型金属氧化物半导体晶体管
MP1 第一p型金属氧化物半导体晶体管
MP2 第二p型金属氧化物半导体晶体管
MWL 主字线
S610 步骤
S620 步骤
S630 步骤
SAs 感测放大器区域
SWD 次字线驱动区域
SWD1 次字线驱动电路
SWD2 次字线驱动电路
SWDs 次字线驱动区域
SWkB 次字线禁能信号
SWkD 次字线驱动信号
SWL 次字线
T1 厚度
T2 厚度
T3 厚度
WLEj 字线致能信号
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该领域中的技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由相关申请文件的保护范围定义。
图1是例示本公开一些实施例的一半导体存储元件的示意图。参照图1，半导体存储元件1包括存储胞阵列MCA、次字线驱动区域SWD、感测放大器区域SA和连接区域CN。存储胞阵列MCA包括连接到对应的次字线SWL的多个存储胞MC以及位线BL和互补位线CBL中的一个。由于存储胞MC分别连接到次字线驱动器SWD，因此存储胞MC基于字线致能信号WLEj和次字线驱动信号SWkD而进行操作。例如，可以基于列位址的一第一位元启用施加到相应主字线MWL的字线致能信号WLEj。此外，在一些实施例中，可以基于列位址的一第二位元启用施加到相应次字线SWL的次字线驱动信号SWkD，以从基于字线致能信号WLEj和次字线驱动信号SWkD选择的次字线SWL连接的存储胞MC读取数据和向其写入数据。如图1所示，主字线MWL被分成多个子字线SWL，因此可以减小由于主字线驱动器的电流驱动能力不足引起的延迟。
在一些实施例中，该存储胞MC可以具有一个不同的结构，以反映不同类型的半导体存储元件。对于例如，当该半导体存储元件1是动态随机存取存储器(dynamic randomaccess memory，DRAM)，每一个存储胞MC可以包括在至少一个晶体管和一个电容器。该至少一个晶体管可以被连接到一个次字线SWL和一个位线BL。该电容器可以因应于一个信号施加到该次字线SWL，通过该位线BL的一电压位准来充电或放电。该半导体存储元件1可以还包括一个刷新电路以保持电容器的电压位准，因为电荷存储在该电容器可以是自放电。
在一些实施例中，多个次字线驱动器SWD可以被形成在每个次字线驱动区域SWDS。如图1所示，例如，8个次字线驱动器SWD是控制由一个字线致能信号WLEj控制。在其他实施例中，字线致能信号WLEj控制的次字线驱动器SWD的数目可以被改变。每个该次字线驱动器SWD接收其字线致能信号WLEj和其对应的次字线驱动信号SWkD，并且基于该字线致能信号WLEj提供了相应的次字线SWL与对应的次字线驱动信号SWkD。可以基于列地址启用提供给次字线驱动器SWD的字线致能信号WLEj和次字线驱动信号SWkD。次字线驱动器SWD可以因应于字线致能信号WLEj以提供子字线SWL次字线驱动信号SWkD。一个启用的次字线驱动信号SWkD可以具有一升压电压位准，该升压电压位准是半导体存储元件1中使用的内部电压的最高值。当次字线驱动器SWD基于相对高电压位准的升压电压重复操作时，由于栅极介电质的劣化，次字线驱动器SWD的可靠性可能降低。为了减低这种劣化，在本公开的一些实施例中，半导体存储元件1的次字线驱动器SWD包括一延伸的栅极接片和一可变厚度栅极介电质，将于在本公开中后续讨论。
在一些实施例中，感测放大器区域SAs包括多个感测放大器。该多个感测放大器可以读取和放大存储胞MC中的数据，或者可以放大要写入存储胞MC的数据，并提供具有放大数据的位线BL。感测放大区域SA还可以包括锁存器，用以临时存储从存储胞MC读取的数据或者要写入存储胞MC的数据。此外，感测放大器区域SAs还可以包括对位线对BL和CBL进行预充电和/或均衡的均衡器。在连接区域CN中，次字线驱动信号SWkD电连接到相应的次字线驱动器SWD。可以基于来自位址解码器的列位址来启用次字线驱动信号SWkD。例如，次字线驱动信号SWkD可以被提供给基于列地址而选择的第k个次字线驱动器SWD。
在一些实施例中，半导体存储元件1还可以包括一主机接口单元、一控制单元、一位址解码器和一周边电路。该主机接口单元可以使用各种接口协定与外部装置(例如，主机设备)通信以接收命令或输出数据，例如使用通用序列总线(universal serial bus，USB)、多媒体卡(multi-media card，MMC)、整合驱动电子装置(integrated drive electronics，IDE)、序列高技术组态(serial advanced technology attachment，SATA)、快速周边元件互连(peripheral component interconnec express，PCI-E)、并列高级技术组态(parallel advanced technology attachment，PATA)、小型电脑系统接口(smallcomputer system interface，SCSI)、增强型小型装置接口(enhanced small diskinterface，ESDI)等。该主机接口单元可以将接收的数据转换为半导体存储元件1的内部电路具有的适当格式的数据，并且向控制单元提供转换命令。控制单元可以产生操作模式信号和用于读取或写入数据的一位址信号。
在一些实施例中，位址解码器可以包括一列解码器和一行解码器，其从该控制单元接收该地址信号。列解码器可以产生字线致能信号WLEj和次字线驱动信号SWkD，并且可以向次字线驱动器SWD提供字线致能信号WLEj和次字线驱动信号SWkD。如图1所示的字线分层配置中，因应于字线致能信号WLEj，选择耦合到相同主字线MWL的多个次字线驱动器SWD，然后因应于次字线驱动信号SWkD，从多个次字线SWL中选择一个次字线，其中在图1的例示中，k＝0，1，2，……，7。在一些实施例中，该列解码器还可以基于该列解码器产生次字线禁能信号SWkB(如图2所示)，其与次字线驱动信号SWkD互补。因此，该列解码器可以向该次字线驱动器SWD提供该次字线驱动信号SWkD和该次字线禁能信号SWkB。
图2是例示本公开一些实施例的次字线驱动电路的电路图。参照图2，次字线驱动电路连接到第j个主字线MWL和由第j主字线MWL控制的次字线中的第k个次字线SWL，如图1所示。可以表示图1的次字线驱动器SWD的次字线驱动电路2，可以包括第一p型金属氧化物半导体(PMOS)晶体管MP1、第二PMOS晶体管MP2、第一n型金属氧化物半导体(NMOS)晶体管MN1和第二NMOS晶体管MN2。第一PMOS晶体管MP1和第二PMOS晶体管MP2中的每一个包括接收次字线驱动信号SWkD的一源极、接收字线致能信号WLEj的一栅极，以及连接到次字线SWL的一漏极。第一PMOS晶体管MP1和第二PMOS晶体管MP2的栅极连接到主字线MWL。字线致能信号WLEj可以同时施加到第一PMOS晶体管MP1和第二PMOS晶体管MP2的栅极。
在一些实施例中，第一NMOS晶体管MN1包括连接到一接地电压VSS的一源极、接收该字线致能信号WLEj的一栅极、以及连接到该次字线SWL的一漏极。在一些实施例中，第二NMOS晶体管MN2包括连接到该接地电压VSS的一源极、接收该次字线禁能信号SWkB的一栅极、以及连接到该次字线SWL的一漏极。
在一些实施例中，字线致能信号WLEj可以被启用在逻辑低电压位准，次字线驱动信号SWkD可以被启用在逻辑高电压位准，并字线禁能信号SWkB可以被启用在逻辑高电压位准。第一PMOS晶体管MP1和第二PMOS晶体管MP2可以因应于字线致能信号WLEj而导通，并且可以向次字线SWL提供次字线驱动信号SWkD。当基于列位址启用次字线驱动信号SWkD时，启用的次字线驱动信号SWkD可以具有一升压电压位准。该升压电压可以通过泵送一电源电压来产生，并且该升压电压可以处在比该电源电压更高的一电压位准。
在一些实施例中，次字线禁能信号SWkB可用于降低次字线SWL的一电压位准。例如，字线致能信号WLEj被停用使得字线致能信号WLEj处在高于第一NMOS电晶体管MN1的临界电压(threshold voltage)的电压位准时，第一PMOS晶体管MP1和第二PMOS晶体管P2被关闭，然后第一NMOS晶体管MN1导通。因此，无论次字线禁能信号SWkB如何，次字线SWL的电压位准都可以降低到接地电压VSS。然而，当字线致能信号WLEj被启用并且次字线驱动信号SWkD被停用时，字线致能信号WLEj和次字线驱动信号SWkD处在接地电压VSS的电压位准，第一NMOS晶体管MN1关闭，第一PMOS晶体管MP1和第二PMOS晶体管MP2导通。因此，第一PMOS晶体管MP1和第二PMOS晶体管MP2应该将次字线驱动信号SWkD传输到次字线SWL，以将次字线SWL的电压位准降低到接地电压的电压位准VSS。但是，在不使用次字线禁能信号SWkB的情况下，由于在次字线SWL之间的耦合效应，次字线SWL的电压位准可以保持在第一PMOS晶体管MP1和第二PMOS晶体管MP2的临界电压的电压位准。当子字线驱动信号SWkD(当次字线驱动信号SWkD被禁用时启用)被施加到第二NMOS晶体管MN2的栅极时，第二NMOS晶体管MN2导通，并且纵使次字线SWL之间的耦合，次字线SWL的电压位准可以降低到接地电压VSS的位准。
在一些实施例中，第一PMOS晶体管MP1和第二PMOS电晶体管MP2可作为上拉(pull-up)晶体管，第一NMOS晶体管MN1和第二NMOS晶体管MN2可作为下拉(pull-down)晶体管。当重复选择特定次字线SWL时，可以将高位准的升压电压重复施加到第一PMOS晶体管MP1和第二PMOS晶体管MP2的源极区。在此情况下，第一PMOS晶体管MP1和第二PMOS晶体管MP2的源极区可能劣化。由于穿过在栅极区域下方的主动区处形成的通道的电子的突然增加，可能产生热载流子，并且可能引起短通道效应(short channel effect)。根据一些实施例，为了减轻劣化并增加次字线驱动器SWD的可靠性，可以在形成隔离区的方向上扩大栅极接片，使得栅极接片可以覆盖隔离第一PMOS晶体管MP1和第二PMOS晶体管MP2的栅极区域之间的区域。此外，可变厚度栅极介电质更增强了次字线驱动器SWD的可靠性。应注意的是，包括在一个次字线驱动器SWD中的第一PMOS晶体管MP1和第二PMOS晶体管MP2可以是一PMOS晶体管对。例如，栅极接片可以形成为彼此间隔开，使得PMOS晶体管对彼此分离。
图3是例示本公开一些实施例的次字线驱动电路的示意布局图。参照图3，次字线驱动电路可以包括图2中所示的次字线驱动电路2的晶体管。此晶体管可以形成在基底50内和基底50上，基底50可以是一半导体基底。基底50包括主动区20和用于分隔和隔离主动区20的隔离区10。可以在基底50的主动区20中形成晶体管的一源极和一漏极，并且在基底50的至少一个栅极区30内形成晶体管的一栅极。此外，在一些实施例中，形成至少一个栅极接片40以覆盖隔离区域10。例如，晶体管可以是图1中所示的第一PMOS晶体管MP1和第二PMOS晶体管MP2，表示做为一上拉晶体管对的操作。隔离区10可以形成在基底50上，通过一浅沟槽隔离(shallow trench isolation，STI)工艺在第一方向上扩大。STI工艺可用于隔离具有窄通道宽度的多个晶体管，因为STI工艺满足具有高集成度的半导体存储元件的设计规则。可以在第一方向上在基底50上形成一STI结构，并且可以用绝缘材料填充沟槽以形成隔离区10。
在一些实施例中，基底50可以包括在第一方向上放大的隔离区10和与隔离区10分离的主动区20。例如，基底50可以包括硅基底、锗基底、硅锗基底、绝缘体上锗(germaniumon insulator，GOI)基底或绝缘体上硅(silicon on insulator，SOI)基底。隔离区10可以通过硅的局部氧化(local oxidation of silicon，LOCOS)工艺或其他合适的半导体工艺形成。在LOCOS工艺中，在基底50的未被氮化硅层覆盖的区域中形成热氧化层，以形成隔离区10。
在一些实施例中，主动区20可以被定义为由隔离区10分隔和隔离的基底50的区域。因此，主动区20可以在第一方向上扩大形成，第一方向与隔离区10的扩大方向相同。一源极区和一漏极区可以形成在主动区20中。在PMOS晶体管中，主动区20可以对应于形成在p型基底中的n型基底或n型阱区，源极区和漏极区可以对应于p型杂质区。栅极区30可以形成在基底50上以在垂直于该第一方向的一第二方向上扩大，使得栅极区30可以与隔离区10和主动区20交叉。栅极区30可以由第一栅极线331、第二栅极线333和栅极接片40形成。在一些实施例中，第一栅极线331可以包括在图2中的第一PMOS晶体管MP1中，第二栅极线333可以包括在图2中的第二PMOS晶体管MP2中。相同的字线致能信号WLEi可以同时施加到第一栅极线331和第二栅极线333。如图3所示，第一方向可以是x轴的方向，第二方向可以是y轴的方向。
在一些实施例中，第一栅极线331和第二栅极线333可以形成一环形结构，使得第一栅极线331和第二栅极线333的每个端部可以在第一方向上，在隔离区域10中扩大以彼此连接，从而形成环形结构。
在一些实施例中，可以通过形成栅极绝缘层、栅极导电层和栅极遮罩层来形成栅极区30，然后图案化栅极遮罩层、栅极电极和栅极绝缘层。栅极电极可以形成为一个单层，该单层包括掺杂的多晶硅层、金属层或导电金属氮化物层。栅极电极也可以形成为包括掺杂多晶硅层、金属层或导电金属氮化物层的多层结构。考虑到栅极电极和栅极绝缘层，可以使用具有蚀刻选择性的材料形成栅极遮罩层。在主动区20中，基于施加到主动区20中的源极区的电压与施加到漏极区的电压之间的电压差，电子和空穴穿过形成在栅极区30下方的通道，可以在与栅极区30和隔离区10之间的边界相邻的部分中产生电子空穴对(electronhole pair，EHP)。当例如升压电压的相对高的电压被施加到源极区时，可以产生许多EHP。包括在所产生的EHP中的电子可以沿绝缘区10和主动区20之间的边界作为热载流子流动，以增加待机电流并减小驱动电流，这表示在基底50中形成的晶体管的劣化。
此外，热载流子可能导致短通道效应。短通道效应表示由于电子空穴对围绕通道的边界耦合在一起而有效通道长度减小的现象。由于短通道效应，晶体管的临界电压可能改变，因此，晶体管的导通/截止操作可能无法正确执行。因此，升压电压可能不会正确地传递到次字线SWL。由于漏电流，晶体管的操作也可能进一步降低。为了减轻这些影响，增加了与栅极区30和隔离区10之间的边界相邻的通道的有效长度，因此根据本公开的一些实施例，栅极接片40可以在第一方向上扩大。
在一些实施例中，栅极接片40可以形成在基底50上，因此栅极接片40在第一方向上扩大以覆盖隔离区10。栅极接片40也可以在第二方向上扩大，以更覆盖主动区20的边界部分21，其中边界部分21与隔离区10相邻。例如，栅极接片40可以在第一方向上以更大的长度形成在基底50上，使得栅极接片40可以覆盖第一栅极线331和第二栅极线333之间的隔离区10，并且可以覆盖主动区20的边界部分21，其中边界部分21与第一栅极线331和第二栅极线333之间的隔离区10相邻。一个栅极接片40也可以沿第二方向布置，因此每个栅极接片40覆盖第一栅极线331和第二栅极线333之间的隔离区10。在一些实施例中，为了减轻由栅极接片40的延伸产生的强电场的影响，可以使用可变厚度栅极介电质，如图4所示。
图4是例示本公开一些实施例在图3中区域A沿线C-C的剖视图。参照图4，区域A沿线C-C的晶体管400的剖视图，晶体管400可表示一高压晶体管，例如图2中的第一PMOS晶体管MP1或第二PMOS晶体管MP2。应该注意的是，在图3的区域A中，沿线CC，栅极接片40在第一方向上被放大以补偿高压晶体管400，因此该区域中的较厚的栅极介电质可以减轻由于扩大的栅极接片40引起的强电场的影响。因此，可变厚度栅极介电质410设置在栅极区30和主动区20之间。如图4所示，可变厚度栅极介电质410包括在主动区20的第一部分上方的厚栅极介电区420，以及在主动区20的第二部分上方的薄栅极介电区430。在一些实施例中，可变厚度栅极介电质410可以形成在主动区20的通道区404中。源极区460和漏极区480形成在主动区20中，通道区404设置在源极区460和漏极区480之间。此外，次字线驱动信号SWkD被施加到源极区460，字线致能信号WLEj被施加到栅极区30，漏极区480被连接到次字线。在一些实施例中，可变厚度栅极介电质410可以包括二氧化硅或其他合适的栅极介电质材料。
在一些实施例中，厚栅极介电区420的长度L1根据栅极接片40来决定，其中可以根据例如栅极接片40的延伸来决定。此外，厚栅极介电区420的厚度T1根据栅极接片4来决定，其中可以根据例如栅极接片40的延伸来决定。在一些实施例中，厚栅极介电区420包括中间栅极介电区440和薄栅极介电区430。厚栅极介电区420的厚度T1可以实质上等于中间栅极介电区440和薄栅极介电区430的组合厚度，或者T3和T2的组合厚度。通过可变厚度栅极介电质410，因扩大栅极接片40所引起的强电场的影响可以通过厚栅极介电区420的厚栅极介电质厚度T1来减轻，并且晶体管400可以在例如子字线驱动电路的高压晶体管的应用中提供最佳性能。
图5是例示本公开一些实施例在图3中区域A沿线D-D的剖视图。参照图5，区域A沿线D-D的晶体管500的剖视图，晶体管500可表示一低压晶体管，例如图2中的第一NMOS晶体管MN1或第二NMOS晶体管MN2。应当注意的是，也可以在该区域中设置其他低压晶体管，例如图1中的半导体存储元件1的周边电路的一低压晶体管。由于低电压规格，晶体管500不需要可变厚度栅极介电质410的厚栅极介电区420，因此薄栅极介电区430设置在栅极区30和主动区20之间。在晶体管500中，源极区560和漏极区580形成在主动区20中，其可以根据低压晶体管500的应用而连接。
图6是例示本公开一些实施例的次字线驱动电路的形成方法流程图。图7A到图7C是例示本公开一些实施例在图6流程图中的步骤。参照图6和图7A至图7C，次字线驱动电路的形成方法包括在通道区702中形成中间栅极介电质600(步骤S610)。在一些实施例中，中间栅极介电质700的形成可以由例如氧化物所定义的遮罩来决定。从通道区702的薄栅极介电区704去除中间栅极介电质700(步骤S620)，其可以例如使用另一氧化物所定义的遮罩来执行。在中间栅极介电质700和薄栅极介电区704上形成薄栅极介电质706，其中厚栅极介电区710包括薄栅极介电质706和中间栅极介电质700(步骤S630)。形成次字线驱动器的附加步骤可包括形成栅极区和扩散区，以及其他合适的处理步骤。
图8是例示本公开一些实施例在不同次字线驱动电路的漏极电流和栅极电压图。在图8中，次字线驱动电路SWD1不包括本公开的可变厚度栅极介电质410，而次字线驱动电路SWD2包括可变厚度栅极介电质410。如图8所示，与次字线驱动电路SWD1相比，次字线驱动电路SWD2表现出优异的元件特性。
本公开提供一种次字线驱动电路，包括一基底、形成在该基底上的多个栅极线、形成在该基底上的至少一个栅极接片，以及一可变厚度栅极介电质。该基底包括一隔离区和一主动区。该栅极线沿一第一方向排列并且沿垂直于该第一方向的一第二方向延伸。该栅极接片沿该第一方向延伸以覆盖该隔离区，其中该栅极线和该至少一个栅极接片在该基底上方形成至少一个栅极区。以及该可变厚度栅极介电质设置在该栅极区和该主动区之间。该可变厚度栅极介电质包括设置在该主动区的一第一部分的上方的一厚栅极介电区，和一第二部分的上方的一薄栅极介电区。
本公开另提供一种半导体存储元件，包括一次字线驱动电路和一存储胞阵列。该次字线驱动电路经配置以因应一次字线驱动信号来向一次字线提供一次字线驱动信号。该存储胞阵列包括多个存储胞，每个存储胞连接到该次字线一位线，该次字线驱动电路包括一基底、形成在该基底上的多个栅极线、形成在该基底上的至少一个栅极接片，以及一可变厚度栅极介电质。该基底包括一隔离区和一主动区。该栅极线依序地沿一第一方向排列并且沿垂直于该第一方向的一第二方向延伸。该栅极接片沿该第一方向延伸以覆盖该隔离区，其中该栅极线和该至少一个栅极接片在该基底上方形成至少一个栅极区。以及该可变厚度栅极介电质设置在该栅极区和该主动区之间。该可变厚度栅极介电质包括设置在该主动区的一第一部分的上方的一厚栅极介电区，和一第二部分的上方的一薄栅极介电区。
本公开另提供一种次字线驱动电路的形成方法，包括：在一通道区内形成一中间栅极介电质；从该通道区的一薄栅极介电区中移除该中间栅极介电质；在该中间栅极介电质和该薄栅极介电区的上方形成一薄栅极介电质，其中一厚栅极介电区包括该薄栅极介电质和该中间栅极介电质。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该领域的技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本公开的权利要求内。

Claims (20)

1.一种次字线驱动电路，包括：
一基底，包括一隔离区和一主动区；
多个栅极线，形成在该基底上，该栅极线沿一第一方向排列并且沿垂直于该第一方向的一第二方向延伸；
至少一个栅极接片，形成在该基底上，该至少一个栅极接片沿该第一方向延伸以覆盖该隔离区，其中该栅极线和该至少一个栅极接片在该基底上方形成至少一个栅极区；以及
一可变厚度栅极介电质，设置在该栅极区和该主动区之间，该可变厚度栅极介电质包括设置在该主动区的一第一部分的上方的一厚栅极介电区，和一第二部分的上方的一薄栅极介电区。
2.如权利要求1所述的次字线驱动电路，其中根据该至少一个栅极接片来决定该厚栅极介电区的一长度。
3.如权利要求1所述的次字线驱动电路，其中根据该至少一个栅极接片来决定该厚栅极介电区的一厚度。
4.如权利要求1所述的次字线驱动电路，其中该厚栅极介电区包括一中间栅极介电区和该薄栅极介电区。
5.如权利要求4所述的次字线驱动电路，其中该厚栅极介电区的该厚度实质上等于该中间栅极介电区和该薄栅极介电区的一组合厚度。
6.如权利要求1所述的次字线驱动电路，其中该至少一个栅极接片在该第二方向上被放大以更覆盖该主动区的一边界部分，该边界部分与该隔离区域相邻。
7.如权利要求1所述的次字线驱动电路，其中该栅极线包括沿该第一方向依序布置的一第一栅极线和一第二栅极线，其中形成该至少一个栅极接片以覆盖该第一栅极线和该第二栅极线之间的该隔离区。
8.如权利要求7所述的次字线驱动电路，其中该至少一个栅极接片在该第二方向上被放大以更覆盖该第一栅极线和该第二栅极线之间的该主动区的一边界部分，该边界部分与该隔离区域相邻。
9.如权利要求1所述的次字线驱动电路，其中在该主动区内形成一漏极区和一源极区、施加一次字线驱动信号到该源极区、施加一字线致能信号到该栅极线、以及该漏极区连接到一次字线。
10.一种半导体存储元件，包括：
一次字线驱动电路，配置以因应一次字线驱动信号来向一次字线提供一次字线驱动信号；以及
一存储胞阵列，包括多个存储胞，每个存储胞连接到该次字线一位线，
其中该次字线驱动电路包括：
一基底，包括一隔离区和一主动区；
多个栅极线，形成在该基底上，该栅极线沿一第一方向排列并且沿垂直于该第一方向的一第二方向延伸；
至少一个栅极接片，形成在该基底上，该至少一个栅极接片沿该第一方向延伸以覆盖该隔离区，其中该栅极线和该至少一个栅极接片在该基底上方形成至少一个栅极区；以及
一可变厚度栅极介电质，设置在该栅极区和该主动区之间，该可变厚度栅极介电质包括设置在该主动区的一第一部分的上方的一厚栅极介电区，和一第二部分的上方的一薄栅极介电区。
11.如权利要求10所述的半导体存储元件，其中根据该至少一个栅极接片来决定该厚栅极介电区的一长度。
12.如权利要求10所述的半导体存储元件，其中根据该至少一个栅极接片来决定该厚栅极介电区的一厚度。
13.如权利要求10所述的半导体存储元件，其中该厚栅极介电区包括一中间栅极介电区和该薄栅极介电区。
14.如权利要求13所述的半导体存储元件，其中该厚栅极介电区的该厚度实质上等于该中间栅极介电区和该薄栅极介电区的一组合厚度。
15.如权利要求10所述的半导体存储元件，其中该至少一个栅极接片在该第二方向上被放大以更覆盖该主动区的一边界部分，该边界部分与该隔离区域相邻。
16.如权利要求10所述的半导体存储元件，其中该栅极线包括沿该第一方向依序布置的一第一栅极线和一第二栅极线，其中形成该至少一个栅极接片以覆盖该第一栅极线和该第二栅极线之间的该隔离区。
17.如权利要求16所述的半导体存储元件，其中该至少一个栅极接片在该第二方向上被放大以更覆盖该第一栅极线和该第二栅极线之间的该主动区的一边界部分，该边界部分与该隔离区域相邻。
18.如权利要求10所述的半导体存储元件，其中在该主动区内形成一漏极区和一源极区、施加一次字线驱动信号到该源极区、施加一字线致能信号到该栅极线、以及该漏极区连接到一次字线。
19.一种次字线驱动电路的形成方法，包括：
在一通道区内形成一中间栅极介电质；
从该通道区的一薄栅极介电区中移除该中间栅极介电质；
在该中间栅极介电质和该薄栅极介电区的上方形成一薄栅极介电质，其中一厚栅极介电区包括该薄栅极介电质和该中间栅极介电质。
20.如权利要求19所述的形成方法，其中根据至少一个栅极接片来确定该厚栅极介电区的一长度和一厚度。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1225507A (zh) * 1998-02-05 1999-08-11 国际商业机器公司 双栅氧化层双功函数cmos的制造方法
CN101099236A (zh) * 2004-12-22 2008-01-02 桑迪士克股份有限公司 具有自对准浅沟槽隔离的电可擦除可编程只读存储器阵列
US20120181588A1 (en) * 2011-01-13 2012-07-19 International Business Machines Corporation Pixel sensor cells with a split-dielectric transfer gate
US20160126101A1 (en) * 2014-10-29 2016-05-05 Carolyn Rae Ellinger Method for forming a variable thickness dielectric stack
US20160276355A1 (en) * 2015-03-19 2016-09-22 Broadcom Corporation Method of making a programmable cell and structure thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100674935B1 (ko) * 2005-01-06 2007-01-26 삼성전자주식회사 반도체 소자의 게이트 레이아웃
KR100610026B1 (ko) 2005-01-28 2006-08-08 삼성전자주식회사 반도체 메모리 장치 및 그의 서브 워드라인 드라이버 제어방법
KR100818997B1 (ko) * 2006-08-21 2008-04-02 삼성전자주식회사 게이트 형성용 포토마스크 및 이를 이용한 반도체 소자의제조 방법
JP2009152658A (ja) 2007-12-18 2009-07-09 Elpida Memory Inc 半導体装置
KR101037476B1 (ko) 2008-12-11 2011-05-26 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20110015803A (ko) * 2009-08-10 2011-02-17 삼성전자주식회사 반도체 메모리 소자
US8546854B2 (en) * 2010-04-30 2013-10-01 SK Hynix Inc. Semiconductor device and method for manufacturing the same
US8462573B2 (en) 2010-06-10 2013-06-11 Mosaid Technolgies Incorporated Semiconductor memory device with sense amplifier and bitline isolation
KR102455149B1 (ko) 2015-05-06 2022-10-18 삼성전자주식회사 반도체 소자의 제조 방법
KR20170037201A (ko) 2015-09-25 2017-04-04 에스케이하이닉스 주식회사 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1225507A (zh) * 1998-02-05 1999-08-11 国际商业机器公司 双栅氧化层双功函数cmos的制造方法
CN101099236A (zh) * 2004-12-22 2008-01-02 桑迪士克股份有限公司 具有自对准浅沟槽隔离的电可擦除可编程只读存储器阵列
US20120181588A1 (en) * 2011-01-13 2012-07-19 International Business Machines Corporation Pixel sensor cells with a split-dielectric transfer gate
US20160126101A1 (en) * 2014-10-29 2016-05-05 Carolyn Rae Ellinger Method for forming a variable thickness dielectric stack
US20160276355A1 (en) * 2015-03-19 2016-09-22 Broadcom Corporation Method of making a programmable cell and structure thereof

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