KR101057204B1 - 벌크 기판 내에 바이어스 게이트를 갖는 1-트랜지스터 ｄｒａｍ 플로팅 바디 셀 및 그의 제조 및 동작 방법 - Google Patents
벌크 기판 내에 바이어스 게이트를 갖는 1-트랜지스터 ｄｒａｍ 플로팅 바디 셀 및 그의 제조 및 동작 방법 Download PDFInfo
- Publication number
- KR101057204B1 KR101057204B1 KR1020097004838A KR20097004838A KR101057204B1 KR 101057204 B1 KR101057204 B1 KR 101057204B1 KR 1020097004838 A KR1020097004838 A KR 1020097004838A KR 20097004838 A KR20097004838 A KR 20097004838A KR 101057204 B1 KR101057204 B1 KR 101057204B1
- Authority
- KR
- South Korea
- Prior art keywords
- delete delete
- region
- floating body
- gate
- semiconductor
- Prior art date
Links
- 238000007667 floating Methods 0.000 title claims abstract description 60
- 239000000758 substrate Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 56
- 210000000746 body region Anatomy 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 20
- 238000002955 isolation Methods 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims 11
- 239000011800 void material Substances 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 11
- 238000003860 storage Methods 0.000 abstract description 8
- 239000000969 carrier Substances 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 230000008569 process Effects 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 16
- 150000004767 nitrides Chemical class 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000011065 in-situ storage Methods 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 229910008486 TiSix Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/4016—Memory devices with silicon-on-insulator cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
1-트랜지스터(1T)(104) 커패시터리스 DRAM 셀들(100)은 각각 벌크 베이스 기판(102)로부터 플로팅 바디 영역(108)을 분리하는 바이어스 게이트 층(106)을 갖는 MOS 트랜지스터(104)를 포함한다. 이 MOS 트랜지스터는 저장 영역으로서 작용하여, 저장 커패시터의 필요를 제거한다. 바이어스 게이트 층의 옆에 있는 플로팅 바디에 다수 캐리어들(NMOS 트랜지스터에서의 홀들)이 축적되어 유지되게 함으로써 논리 "1"이 저장 장치에 기입되어 저장하고, 그 다수 캐리어들이 유지되어 있는 곳으로부터 그것들을 제거함으로써 논리 "1"이 소거된다.
반도체 집적 회로, 1-트랜지스터(1T), 커패시터리스(capacitor-less), 플로팅 바디, 바이어스 게이트
Description
<관련출원>
이 특허 출원은 참조에 의해 본 명세서에 통합되는 2006년 9월 7일 출원된 미국 출원 번호 11/516,814호의 우선권을 주장한다.
<기술 분야>
이 명세서는 일반적으로 반도체 집적 회로 기술에 관한 것으로, 특히, 1-트랜지스터(1T) 커패시터리스(capacitor-less) 메모리 장치 ― 상기 트랜지스터는 상기 장치의 베이스 기판으로부터 플로팅 바디(floating body)를 분리하는 바이어스 게이트를 포함함 ― 에 관한 것이지만, 이에 제한되는 것은 아니다.
공지의 다이내믹 랜덤 엑세스 메모리(DRAM) 셀은 트랜지스터 및 커패시터를 포함한다. 트랜지스터는 데이터 비트가 DRAM 셀에 기입되는지, 그로부터 판독되는지, 또는 그 안에 유지(hold)되는지를 제어하는 스위치로서 기능한다. 커패시터는 저장 장치로서 기능한다. 이 1-트랜지스터/1-커패시터(1T/1C) 구조는 DRAM 셀이 소형화될 수 있는 정도를 제한하고 따라서 특정 물리적 사이즈에 대한 DRAM 장치의 메모리 용량을 제한한다. 여러 이유 중에서도, 보다 작은 전자 시스템 및 보다 큰 메모리 용량(멀티기가바이트(multi-gigabytes) 등)에 대한 필요의 증가에 따라 메모리 장치 내의 물리적 구조들의 사이즈의 감소가 요구된다. 반도체 제조 기술의 진보와 함께 트랜지스터의 최소 사이즈가 축소되고 있기는 하지만, 커패시터의 사이즈는 DRAM 셀의 소형화에서 장애(bottleneck)가 되어 왔다.
SOI(silicon-on-insulator) 웨이퍼 상에 MOSFET(metal-oxide semiconductor field-effect transistor)를 제조함으로써 커패시터 없는 DRAM 셀 기술이 제공되었다. 웨이퍼의 베이스 기판과 MOSFET 사이의 절연체 때문에, MOSFET의 바디는 전기적으로 플로팅(floating)이다. 이러한 효과는, 플로팅 바디 내에 전하(n-채널 MOSFET, 즉 NMOS에서는 홀(hole)들)를 저장하고 그 플로팅 바디로부터 전하를 인출하는 것에 의해 데이터를 저장하는 데 이용되고, 이것은 통상적인 DRAM 셀에서 커패시터의 기능을 수행한다. 이러한 "플로팅 바디 셀"(floating body cell), 즉 FBC는 DRAM 셀 내의 커패시터에 대한 필요를 제거함으로써, DRAM 셀의 소형화에서 장애가 되는 커패시터를 제거한다. 그러나, SOI 장치들은 제조하는 데 비용이 더 많이 들기 때문에 주로 고급(high-end) 어플리케이션들에서 사용되었다. 따라서, DRAM 장치들의 사이즈 및 비용을 실질적으로 증가시키지 않고 메모리 용량을 증가시키기 위해서는, 비용이 덜 드는 방법으로 DRAM 셀의 사이즈를 줄일 필요가 있다.
도면들은 일반적으로 본 명세서에서 논의되는 다양한 실시예들을 예로서 도 시하나, 그에 제한되지 않는다.
도 1A 내지 도 1D는 다양한 동작 상태들 동안에 바이어스 게이트 상에 형성된 플로팅 바디를 갖는 MOS 트랜지스터를 나타내는 DRAM 장치의 부분들의 구조에 대한 실시예를 도시하는 도면들.
도 2는 도 1의 DRAM 장치의 부분들의 구조에 대한 특정 실시예를 도시하는 도면.
도 3은 도 1의 DRAM 장치의 부분들의 구조에 대한 다른 특정 실시예를 도시하는 도면.
도 4는 도 1의 트랜지스터들을 이용한 DRAM 셀들을 도시하는 회로 약도.
도 5는 도 1의 트랜지스터들을 이용한 메모리 장치의 실시예를 도시하는 블록도.
도 6은 도 1의 트랜지스터들을 이용한 프로세서 기반 시스템의 실시예를 도시하는 블록도.
도 7A 내지 도 7C는 DRAM 장치에 대한 제조 프로세스의 실시예에서 STI(shallow-trench-isolation) 및 활성 영역 형성을 도시하는 도면들.
도 8A 내지 도 8C는 상기 제조 프로세스의 실시예에서 실리콘(Si) 아일랜드 형성을 도시하는 도면들.
도 9A 내지 도 9C는 상기 제조 프로세스의 실시예에서 바이어스 게이트 형성을 도시하는 도면들.
도 10A 내지 도 10C는 상기 제조 프로세스의 실시예에서 평탄 화(planarization)를 도시하는 도면들.
도 11A 내지 도 11C는 상기 제조 프로세스의 실시예에서 게이트 유전체 형성을 도시하는 도면들.
도 12A 내지 도 12C는 상기 제조 프로세스의 실시예에서 어레이 리세스된 게이트(array recessed gate) 형성을 도시하는 도면들.
도 13A 내지 도 13C는 상기 제조 프로세스의 실시예에서 소스/드레인 폴리 플러그 콘택트들(source/drain poly plug contacts)의 형성을 도시하는 도면들.
도 14A 내지 도 14C는 상기 제조 프로세스의 실시예에서 공통 소스 상호접속(common source interconnection) 형성을 도시하는 도면들.
도 15A 내지 도 15C는 상기 제조 프로세스의 실시예에서 어레이 드레인(array drain) 및 주변 로컬 상호접속(peripheral local interconnection) 형성을 도시하는 도면들.
다음의 상세한 설명에서는, 본 명세서의 일부를 구성하고, 본 발명이 실시될 수 있는 특정 실시예들이 예로서 도시되어 있는 첨부 도면들이 참조된다. 이들 실시예들은 이 기술분야의 숙련자들이 본 발명을 실시할 수 있을 정도로 충분히 상세히 설명되었고, 그 실시예들이 조합될 수도 있고, 또는 다른 실시예들이 이용될 수도 있고 본 발명의 사상 및 범위에서 일탈하지 않고 구조적, 논리적 및 전기적 변경이 이루어질 수 있다는 것을 이해해야 한다. 본 명세서에서 "실시예", "일 실시예", 또는 "다양한 실시예"에 대한 참조들은 반드시 동일한 실시예에 대한 것은 아니며, 그러한 참조들은 2 이상의 실시예를 고려한다. 다음의 상세한 설명은 예시들을 제공하고, 본 발명의 범위는 첨부된 청구항들 및 그의 법률상의 균등물들에 의해 정의된다.
본 명세서에서, "MOS 트랜지스터" 또는 "MOSFET"은 금속 산화물 반도체 전계 효과 트랜지스터를 나타내고, "NMOS 트랜지스터"는 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(또는 n-채널 MOSFET)를 나타내고, "PMOS 트랜지스터"는 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(또는 p-채널 MOSFET)를 나타낸다.
본 명세서에서, "논리 '1'" 및 "논리 '0'"은 디지털 회로에서 2개의 상이한 전압 레벨들에 의해 표현되는 이진 숫자들을 나타낸다. "논리 '1'"은 그 2개의 상이한 전압 레벨들 중 높은 전압에 의해 표현된다. "논리 '0'"은 그 2개의 상이한 전압 레벨들 중 낮은 전압에 의해 표현된다.
본 명세서는 1-트랜지스터(1T) 커패시터리스 DRAM 셀들을 설명한다. "커패시터리스"(capacitor-less)(0-커패시터(zero-capacitor) 또는 0C라고도 함)란 메모리 셀에서 저장 커패시터로서 의도적으로 형성된 구조가 없는 것을 말한다. 각각의 1T 커패시터리스 DRAM 셀은 베이스 기판으로부터 플로팅 바디를 분리하는 바이어스 게이트 층을 갖는 MOS 트랜지스터를 포함한다. 그 MOS 트랜지스터가 저장 장치로서 기능하여, 저장 커패시터의 필요를 제거한다. 바이어스 게이트 층의 옆에 있는 플로팅 바디에 다수 캐리어들(NMOS 트랜지스터에서의 홀들)이 축적되어 유지되게 함으로써 논리 "1"이 저장 장치에 기입되어 저장된다. 그 다수 캐리어들이 유지되어 있는 곳으로부터 그것들을 제거함으로써 논리 "1"이 소거된다(즉, 논리 "0"이 기입된다).
도 1A 내지 도 1D는 다양한 동작 상태들 중에 MOS 트랜지스터(104)를 나타내는 DRAM 장치(100)의 부분들의 구조에 대한 실시예를 도시한 도면들이다. DRAM 장치(100)는 각각이 하나의 MOS 트랜지스터(104)로 형성된 1T 커패시터리스 메모리 셀들을 포함한다. MOS 트랜지스터(104)는 단결정 실리콘으로 이루어진 베이스 기판(102) 상에 형성된다. 베이스 기판(102) 위의 게이트 유전체(105) 상에 도전성 바이어스 게이트 층(106)이 형성된다. 이 바이어스 게이트 층(106)은 ISD(in situ doped) 폴리실리콘으로 이루어진다. 바이어스 게이트 층(106) 위의 게이트 유전체(107) 상에 플로팅 바디 영역(108)이 형성되어 소스 영역(110)과 드레인 영역(112) 사이에 연결된다. 소스 영역(110)은 플로팅 바디 영역(108)으로부터 소스 단자(116)를 분리한다. 드레인 영역(112)은 플로팅 바디 영역(108)으로부터 드레인 단자(118)를 분리한다. 소스 영역(110)과 드레인 영역(112) 사이의 플로팅 바디 영역(108) 상에 게이트(114)가 형성되고 게이트 유전체(115)에 의해 소스 영역(110), 드레인 영역(112), 및 플로팅 바디 영역(108)으로부터 분리된다. 게이트(114)는 게이트 유전체(115)로부터 게이트 단자(120) 사이에 연결된다. 산화물(122)은 MOS 트랜지스터(104)를 둘러싸는 아이솔레이션(isolation)을 형성한다.
일 실시예에서, 플로팅 바디 영역(108)의 형성 후에 바이어스 게이트 층(106)이 형성된다. 바이어스 게이트 층(106)은 형성된 플로팅 바디 영역들(108) 사이의 베이스 기판(102) 상에 도전성 폴리실리콘이 퇴적될 때 플로팅 바디 영역(108)에 대해 자기 정렬(self-align)된다. 일 실시예에서, 베이스 기판(102) 및 플로팅 바디 영역(108)은 단결정 실리콘에 의해 형성되고, 게이트 유전체들(105, 107, 및 115)은 제조 프로세스 중에 동시에 형성된 동일한 산화물을 포함한다. MOS 트랜지스터(104)를 제조하는 프로세스의 예시는 도 7 내지 도 15를 참조하여 후술된다. 도 2 내지 도 3 및 도 9 내지 도 15에서, 게이트 유전체는 (비록 명백히 도시되거나 표시되어 있지 않다 하더라도) 게이트와 소스, 드레인, 및 플로팅 바디 사이에, 바이어스 게이트와 플로팅 바디 사이에, 및 바이어스 게이트와 베이스 기판 사이에 존재한다.
동작 중에, 소스 단자(116)는 접지 전위(0 V)에 연결된다. 바이어스 게이트 층(106)은 네거티브 전위(negative potential)에 연결된다. 일 실시예에서, 바이어스 게이트 층(106)은 대략 -0.25 V 내지 -2.0 V 사이의 네거티브 전위에 연결된다. 특정 실시예에서, 바이어스 게이트 층(106)은 대략 -1.0 V의 네거티브 전위에 연결된다.
도 1A는 논리 "1"을 기입하는 동작의 실시예를 도시한다. 논리 "1"을 기입하기 위해, 게이트 단자(120)는 기입을 위한 네거티브 게이트 전위에 연결되고, 드레인 단자(118)는 기입을 위한 포지티브(positive) 드레인 전위에 연결된다. 일 실시예에서, 네거티브 게이트 전위 및 포지티브 드레인 전위는 게이트 유도된 드레인 누출(GIDL; gate-induced drain leakage) 전류를 생성한다. 다수 캐리어들(홀들)(124)이 바이어스 게이트 층(106)의 네거티브 전위에 유인되고, 그에 따라 논리 "1"이 MOS 트랜지스터(104)에 기입된다. 일 실시예에서, 기입을 위한 네거티브 게이트 전위는 대략 -1.5 V 내지 -3.0 V 사이이고, 기입을 위한 포지티브 드레인 전위는 대략 0.8 V 내지 2.0 V 사이이다. 특정 실시예에서, 기입을 위한 네거티브 게이트 전위는 대략 -2.5 V이고, 기입을 위한 포지티브 드레인 전위는 대략 1.8 V이다. GIDL 전류는 높은 게이트-드레인(gate-to-drain) 전압(VGD = 4.3 V)에 의해 생성된다.
다른 실시예에서, 논리 "1"을 기입하기 위해, 게이트 단자(120)는 기입을 위한 포지티브 게이트 전위에 연결되고, 드레인 단자(118)는 기입을 위한 포지티브 드레인 전위에 연결된다. 보다 낮은 포지티브 게이트 전위 및 보다 높은 포지티브 드레인 전위는 충격 이온화(impact ionization)를 생성한다. MOS 트랜지스터(104)는 전류 포화 영역에서 동작하여, 드레인 영역(112) 근처에서 충격 이온화가 일어나게 하면서 전류가 흐르게 한다. 충격 이온화는 홀들을 생성하고, 그 홀들은 바이어스 게이트 층(106)의 네거티브 전위에 유인된다. 일 실시예에서, 기입을 위한 포지티브 게이트 전위는 대략 0.7 V 내지 1.5 V 사이이고, 기입을 위한 포지티브 드레인 전위는 대략 1.0 V 내지 2.5 V 사이이다. 특정 실시예에서, 기입을 위한 포지티브 게이트 전위는 대략 1.0 V이고, 기입을 위한 포지티브 드레인 전위는 대략 1.5 V이다.
도 1B는 논리 "0"을 기입하는, 즉 논리 "1"을 소거하는 동작의 실시예를 도시한다. 충격 이온화의 실시예에서, 논리 "0"을 기입하기 위해, 게이트 단자(120)는 소거를 위한 포지티브 게이트 전위에 연결되고, 드레인 단자(118)는 소거를 위한 네거티브 드레인 전위에 연결된다. 반전된 채널 및 네거티브 드레인 전위는 바이어스 게이트 층(106) 근처에서 플로팅 바디 영역(108)의 영역으로부터 홀들(124)을 제거하는 전위를 생성한다. 일 실시예에서, 소거를 위한 포지티브 게이트 전위는 대략 0.7 V 내지 1.5 V 사이이고, 소거를 위한 네거티브 드레인 전위는 대략 -0.3 V 내지 -1.0 V 사이이다. 특정 실시예에서, 소거를 위한 포지티브 게이트 전위는 대략 1.0 V이고, 소거를 위한 네거티브 드레인 전위는 대략 -1.0 V이다. GIDL 전류의 실시예에서, 논리 "0"을 기입하기 위해, 게이트 단자(120)는 소거를 위한 네거티브 게이트 전위에 연결되고, 드레인 단자(118)는 소거를 위한 포지티브 드레인 전위에 연결된다. 일 실시예에서, 소거를 위한 네거티브 게이트 전위는 대략 -1.5 V 내지 -3.0 V 사이이고, 소거를 위한 포지티브 드레인 전위는 대략 0.0 V 내지 0.5 V 사이이다. 특정 실시예에서, 소거를 위한 네거티브 게이트 전위는 대략 -1.8 V이고, 소거를 위한 포지티브 드레인 전위는 대략 0.0 V(접지 전위)이다. 일 실시예에서, GIDL 전류의 사용은 리프레시 또는 판독-수정-기입(read-modify-write) 동작들에 제한되는데, 이는 위에서 주어진 단자 전위들은 논리 "0"으로 논리 "1"을 오버라이트(overwrite)할 수 없기 때문이다.
일 실시예에서, 논리 "1" 및 논리 "0"을 기입하기 위한(즉, 기입 및 소거를 위한) 게이트 전위들은 실질적으로 동일하다. 논리 "1"들 및 논리 "0"들로 이루어지는 임의 데이터가 기입될 것으로 기대되기 때문에, 동일한 게이트 전위들의 사용함으로써 게이트 전위를 변경하는 데 필요한 시간으로 인한 동작 속도의 제한을 피하게 된다.
도 1C는 판독 동작의 실시예를 도시한다. 판독하기 위해, 게이트 단자(120)는 판독을 위한 포지티브 게이트 전위에 연결되고, 드레인 단자(118)는 판독을 위한 포지티브 드레인 전위에 연결된다. 바이어스 게이트 층(106) 근처에서 플로팅 바디 영역(108)에 홀들(124)이 존재하는 경우, 높은 게이트 전류는 논리 "1" 판독으로 귀결된다. 바이어스 게이트 층(106) 근처에서 플로팅 바디 영역(108)에 홀들(124)이 존재하지 않는 경우, 낮은 게이트 전류는 논리 "0" 판독으로 귀결된다. 일 실시예에서, 판독을 위한 포지티브 게이트 전위는 대략 0.5 V 내지 1.5 V 사이이고, 판독을 위한 포지티브 드레인 전위는 대략 0.2 V 내지 1.0 V 사이이다. 특정 실시예에서, 판독을 위한 포지티브 게이트 전위는 대략 1.0 V이고, 판독을 위한 포지티브 드레인 전위는 대략 0.3 V이다.
도 1D는 판독 동작의 실시예를 도시한다. 유지하기 위해, 게이트 단자(120)는 유지를 위한 네거티브 게이트 전위에 연결되고, 드레인 단자(118)는 포지티브 드레인 전위에 연결된다. 논리 "1"이 기입된 경우, 홀들(124)은 바이어스 게이트 층(106) 근처에서 플로팅 바디 영역(108)에 한정된다. 일 실시예에서, 유지를 위한 네거티브 게이트 전위는 대략 -0.2 V 내지 -1.0 V 사이이고, 판독을 위한 포지티브 드레인 전위는 대략 0.0 V 내지 0.5 V 사이이다. 특정 실시예에서, 판독을 위한 네거티브 게이트 전위는 대략 -0.5 V이고, 판독을 위한 포지티브 드레인 전위는 대략 0 V(접지 전위)이다.
도 2는 DRAM 장치(100)의 특정 실시예를 나타내는, DRAM 장치(200)의 부분들의 구조에 대한 실시예를 도시한 도면이다. DRAM 장치(200)는 각각이 MOS 트랜지스터(204)로 형성된 1T 커패시터리스 메모리 셀들을 포함한다. MOS 트랜지스터(204)는 MOS 트랜지스터(104)의 특정 실시예이고 매립형(buried) RAD(recessed-access device)로서 구현된다.
MOS 트랜지스터(204)는 산화물 아이솔레이션들(122) 사이에서 베이스 기판(102) 상에 형성된다. MOS 트랜지스터(204)는 베이스 기판(102) 상에 형성된 바이어스 게이트 층(106), 소스 영역(110)과 드레인 영역(112) 사이에서 바이어스 게이트 층(106) 상의 플로팅 바디 영역(108), 및 소스 영역(110)과 드레인 영역(112) 사이의 매립형 게이트 유전체(214)를 포함한다. 소스 단자(116)는 접지 전위 라인(230)에 접속된다. 게이트 단자(120)는 워드 라인(232)에 접속된다. 드레인 단자(118)는 콘택트 플러그(236)를 통하여 비트 라인(234)에 접속된다.
도 3은 DRAM 장치(100)의 특정 실시예를 나타내는, DRAM 장치(300)의 부분들의 구조에 대한 실시예를 도시한 도면이다. DRAM 장치(300)는 각각이 MOS 트랜지스터(304)로 형성된 1T 커패시터리스 메모리 셀들을 포함한다. MOS 트랜지스터(304)는 MOS 트랜지스터(104)의 특정 실시예이고 스트랩형(strapped) RAD로서 구현된다.
MOS 트랜지스터(304)는 산화물 아이솔레이션들(122) 사이에서 베이스 기판(102) 상에 형성된다. MOS 트랜지스터(304)는 베이스 기판(102) 상에 형성된 바이어스 게이트 층(106), 소스 영역(110)과 드레인 영역(112) 사이에서 바이어스 게이트 층(106) 상의 플로팅 바디 영역(108), 및 소스 영역(110)과 드레인 영역(112) 사이의 매립형 게이트 유전체(314)를 포함한다. 소스 단자(116)는 콘택트 플러그(336)를 통하여 접지 전위 라인(330)에 접속된다. 게이트 단자(118)는 워드 라인(332)에 접속된다. 드레인 단자는 비트 라인(334)에 접속된다.
도 4는 DRAM 셀들(410)을 포함하는 DRAM 장치(400)의 일부를 도시하는 회로 약도이다. DRAM 셀들(410)은 각각이 MOS 트랜지스터(404)를 포함하는 1T 커패시터리스 메모리 셀들이다. 일 실시예에서, MOS 트랜지스터(404)는 MOS 트랜지스터(104)이다. 특정 실시예들에서, MOS 트랜지스터(404)는 MOS 트랜지스터(204) 또는 MOS 트랜지스터(304)이다. MOS 트랜지스터(404)는 비트 라인(406)에 연결된 드레인 단자, 워드 라인(408)에 연결된 게이트 단자, 및 접지 전위에 연결된 소스 단자를 갖는다.
도 5는 MOS 트랜지스터(104)(MOS 트랜지스터들(204 또는 304)과 같은 그의 특정 실시예들을 포함함)를 이용하는 메모리 장치(520)의 실시예를 도시하는 블록도이다. 메모리 장치(520)는 메모리 어레이(522), 로우(row) 디코더(524), 컬럼(column) 디코더(528), 및 검지(sense) 증폭기들(526)을 포함한다. 메모리 어레이(522)는 각각이 MOS 트랜지스터(104)와 같은 MOS 트랜지스터로 형성된 1T 커패시터리스 메모리 셀인 복수의 트랜지스터 셀(540)을 포함한다. 워드 라인들(538) 및 비트 라인들(530)은 통상적으로 로우들 및 컬럼들로 배열된다. 메모리 어레이(522)의 비트 라인들(530)은 검지 증폭기들(526)에 접속되는 반면, 워드 라인들(538)은 로우 디코더(524)에 접속된다. 어드레스 및 제어 신호들은 어드레스/제어 라인들(532) 상에서 메모리 장치(520) 내로 입력되어 컬럼 디코더(528), 검지 증폭기들(526), 및 로우 디코더(524)에 접속되고, 다른 장치들 중에서 특히, 메모리 어레이(522)에 판독 및 기입 액세스하기 위해 이용된다.
컬럼 디코더(528)는 컬럼 선택 라인들(534) 상의 제어 및 컬럼 선택 신호들을 통하여 검지 증폭기들(526)에 접속된다. 검지 증폭기들(526)은 입출력(I/O) 데이터 라인들(536)을 통하여 메모리 어레이(522)로 향하는 입력 신호를 수신하고, 메모리 어레이(522)로부터 판독된 데이터를 출력한다. 메모리 어레이(522)의 셀들로부터의 데이터의 판독은, 워드 라인들(538) 중 하나에 대응하는 모든 메모리 셀들을, 어레이의 컬럼들을 정의하는 각각의 비트 라인들(530)에 연결하는, 그 워드 라인을 활성화하는(로우 디코더(524)를 통하여) 것에 의해 행해진다. 하나 이상의 비트 라인들(530)이 또한 활성화된다. 특정 워드 라인(538) 및 비트 라인(530)이 활성화되면, 비트 라인 컬럼에 접속된 검지 증폭기(526)는 그 활성화된 비트 라인(530)과 비활성 비트 라인일 수 있는 기준 라인 간의 전위차를 측정함으로써 소정의 트랜지스터 셀을 통하여 감지되어 그것의 비트 라인(530)에 전달된 전도를 검출 및 증폭한다. 판독 동작시에 소정의 셀의 소스 영역은 비트 라인에 연결된다. 메모리 장치 검지 증폭기들의 동작은, 예를 들면, 미국 특허 번호 5,627,785; 5,280,205; 및 5,042,011에 설명되어 있고, 이들 모두는 마이크론 테크놀로지사에 양도된 것으로, 그들의 명세서 전체가 참조에 의해 본 명세서에 통합된다.
도 6은 MOS 트랜지스터(104)(MOS 트랜지스터들(204 또는 304)과 같은 그것의 특정 실시예들을 포함함)를 이용한 프로세서 기반 시스템의 실시예를 도시하는 블록도이다. 도 6은 각각이 MOS 트랜지스터(104)와 같은 MOS 트랜지스터로 형성된 1T 커패시터리스 메모리 셀들을 이용한, 전기 시스템, 또는 프로세서 기반 시스템(600)의 블록도이다. 프로세서 기반 시스템(600)은 컴퓨터 시스템, 프로세스 제어 시스템 또는 프로세서 및 관련 메모리를 사용하는 임의의 다른 시스템일 수 있다. 시스템(600)은 버스(690)를 통하여 메모리(662) 및 I/O 장치(658)와 통신하는 중앙 처리 장치(CPU)(652), 예를 들면, 마이크로프로세서를 포함한다. 버스(690)는 프로세서 기반 시스템에서 통상적으로 사용되는 일련의 버스들 및 브리지들일 수 있지만, 단지 편의상, 버스(690)는 단일 버스로서 도시되었다는 점을 유의한다. 제2 I/O 장치(660)가 도시되어 있지만, 필요하지는 않다. 프로세서 기반 시스템(600)은 또한 ROM(read-only memory)(664)을 포함할 수 있고 또한 이 기술분야에 잘 알려진 바와 같이 버스(690)를 통하여 CPU(652)와 통신하는 플로피 디스크 드라이브(654) 및 콤팩트 디스크(CD) ROM 드라이브(656)를 포함할 수 있다.
이 기술분야의 숙련자라면 추가의 회로 및 제어 신호들이 제공될 수 있고, 본 발명에 집중하는 것을 돕기 위해 프로세서 기반 시스템(600)이 단순화되었다는 것을 알 것이다.
도 6은 도 1A 내지 도 1D, 도 2, 및 도 3에 도시된 바와 같은 것들을 포함하는 하나 이상의 트랜지스터들이 이용되는 전자 시스템 회로의 실시예를 도시한다. 도 6에 도시된 시스템(600)의 도시는 본 발명의 구조 및 회로의 하나의 응용에 대한 일반적인 이해를 제공하도록 의도된 것이고, 본 명세서에서 논의된 신규한 1T 커패시터리스 메모리 셀들을 이용한 전자 시스템의 모든 엘리먼트들 및 특징들에 대한 완전한 설명으로서 기능하도록 의도된 것은 아니다. 또한, 본 발명은 도 1A 내지 도 1D, 도 2, 및 도 3에 도시된 바와 같은 것들을 포함하는 하나 이상의 트랜지스터들을 이용하는 임의의 사이즈 및 타입의 시스템(600)에 동등하게 적용될 수 있고, 위에서 설명된 것에 제한되도록 의되된 것은 아니다. 이 기술분야의 통상의 기술을 가진 자라면 이해하는 바와 같이, 그러한 전자 시스템은, 프로세서와 메모리 장치 간의 통신 시간을 줄이기 위하여, 단일 패키지 처리 장치들로, 또는 단일 반도체 칩 상에 제조될 수 있다.
이 명세서에서 설명된 MOS 트랜지스터(104) 및 그 특정 실시예들과 같은, 각각이 도전성 바이어스 게이트 층에 의해 베이스 기판으로부터 분리된 플로팅 바디 영역을 갖는 MOS 트랜지스터들을 포함하는 응용들은, 메모리 모듈들, 장치 드라이버들, 전원 모듈들, 통신 모뎀들, 프로세서 모듈들, 및 어플리케이션 특정 모듈들에서 이용되는 전자 시스템들을 포함하고, 멀티레이어, 멀티칩 모듈들을 포함할 수 있다. 그러한 회로는 또한 시계, 텔레비전, 휴대폰, 퍼스널 컴퓨터, 자동차, 산업용 제어 시스템, 항공기 등과 같은 각종 전자 시스템들의 서브컴포넌트일 수 있다.
도 7 내지 도 15는 본 주제에 따른 DRAM 장치에 대한 제조 프로세스의 실시예를 도시한다. 도 7 내지 도 15 및 이하의 관련 설명은 위에서 논의된 MOS 트랜지스터들(104, 204, 및 304)과 같은, 바이어스 게이트 층에 의해 베이스 기판으로부터 분리된 플로팅 바디 영역들을 갖는 MOS 트랜지스터들을 제조하는 프로세스를 예시한다. 제조 프로세스를 완전히 설명하도록 의도된 것은 아니지만, 도 7 내지 도 15 및 아래의 관련 설명은 이 기술분야의 숙련자가 본 발명을 실시함으로써 1T 커패시터리스 메모리 장치들을 제조할 수 있게 할 정도의 충분한 상세를 제공한다.
메모리 장치의 각 물리적 구조의 사이즈는 리소그래피 피처 사이즈(lithographic feature size)(F)의 관점에서 전기 도전 라인들(워드 및 비트 라인들)의 사이즈에 의해 기술된다. 리소그래피 피처 사이즈(F)는 최소 피치(minimum pitch)의 1/2, 즉, 전기 도전 라인들 중 하나의 폭과 전기 도전 라인들 사이의 아이솔레이션 공간의 폭의 합계의 1/2이다. 8F2 메모리 셀은 8 평방 리소그래피 피처의 면적을 갖는 메모리 셀을 지칭한다. 도 7 내지 도 15를 참조하여 이하에서 논의되는 특정 사이즈들은 8F2 메모리 셀들을 제조하는 프로세스에 기초한다. 그러나, 도 7 내지 도 15에 도시된 프로세스는 다른 셀 사이즈를 갖는 메모리 셀들을 제조하는 데 일반적으로 적용될 수 있다.
도 7A 내지 도 7C는 STI(shallow-trench-isolation)들(702) 및 그 STI들(702) 사이의 활성 영역들의 형성을 도시한다. 도 7A는 제조되는 DRAM 장치의 상면도이고, 도 7B 및 도 7C는 각각 단면도이다. STI들(702) 및 활성 영역들은 실리콘 베이스 기판(700) 상에 형성된다. 활성 영역들은 각각 폭이 3F 이다. STI들(702)은 각각 폭이 1F이고 이산화 실리콘(SiO2)로 이루어진다. 각 STI(702)의 깊이는 약 3,500 옹스트롬(Å)이다. 질화물 캡(704)이 각 활성 영역 상에 형성된다.
도 8A 내지 도 8C는 실리콘 아일랜드들(810)의 형성을 도시한다. 도 8A는 제조되는 DRAM 장치의 상면도이고, 도 8B 및 도 8C는 각각 단면도이다. 실리콘 아일랜드들(810)은 1F 공간들에 의해 분리되고 STI들(702) 및 활성 영역들과 수직인 1F 라인들의 패턴을 이용하여 형성된다. 인 시투 트렌치 에칭(in situ trench etch)을 수행하여 약 2,000 옹스트롬의 깊이로 1F 라인들을 따라 STI들(702) 및 활성 영역들을 제거한다. 그 후 인 시투 언더컷 에칭(in situ undercut etch)을 수행하여, 베이스 기판(700)으로부터 실리콘 아일랜드들(810)을 분리함으로써 실리콘 아일랜드들(810)을 형성한다. 실리콘 아일랜드들(810)은 STI들(702)에 의해 유지된다. 질화물 캡(704)도 실리콘 아일랜드들(810)이 끊어지는(being broken off) 것을 막는 데 도움이 된다.
도 9A 내지 도 9C는 도전성 바이어스 게이트 층(920)의 형성을 도시한다. 도 9A는 제조되는 DRAM 장치의 상면도이고, 도 9B 및 도 9C는 각각 단면도이다. 질화물 캡(704)은 그대로 둔 채, 노출된 실리콘을 산화하여 게이트 유전체를 형성한다. 인 시투 도핑된(ISD) 폴리실리콘을 퇴적하여 실리콘 아일랜드들(810) 사이의 갭들을 채운다. 화학 기계 연마(CMP) 및 반응성 이온 에칭(RIE)의 조합, 또는 단순 RIE를 수행하여, 제조 프로세스 동안 ISD 폴리실리콘을, 장치의 상면인 표면(924)으로부터 약 1,500 옹스트롬 리세스(recess)한다. 이에 의해 실리콘 아일랜드들(810)의 측면 상에 약 500 옹스트롬의 ISD 폴리실리콘이 남게 된다. 이 시점에서, 도전성 바이어스 게이트 층(920)가 정의되어 실리콘 아일랜드들(810)에 대해 자기 정렬된다. 바이어스 게이트 층(920)의 기능에 영향을 미치지 않는 공간(void)들(922)이 ISD 폴리실리콘 내에 존재할 수도 있다.
바이어스 게이트 층(920)은 베이스 기판(700)으로부터 실리콘 아일랜드들(810)을 분리한다. ISD 폴리실리콘의 퇴적 전에 노출된 실리콘 상에 형성된 게이트 유전체는 실리콘 아일랜드들(810)을 절연시켜, 실리콘 아일랜드들(810)을 MOS 트랜지스터들의 플로팅 바디들로 만든다. 즉, DRAM 장치의 제조 프로세스가 완료되면, 각 실리콘 아일랜드는 플로팅 바디 영역(108)이 되고, 각 바이어스 게이트(920)는, 위에서 논의된 MOS 트랜지스터(104, 204, 또는 304)의 MOS 트랜지스터의 바이어스 게이트 층(106)이 된다.
도 10A 내지 도 10C는 표면(924)의 평탄화(planarization)를 도시한다. 도 10A는 제조되는 DRAM 장치의 상면도이고, 도 10B 및 도 10C는 각각 단면도이다. 바이어스 게이트 층(920)의 노출된 ISD 폴리실리콘은 얇은 산화(thin oxidation)를 이용하여 산화된다. 트렌치들은 질화물 라이너(nitride liner) 또는 SID(spin-on-dielectric)와 같은 SiO2에 의해 채워진다. 그 후 SON(stop-on-nitride) CMP가 수행된다. 따라서 표면(924)은 평탄화되고, 희생 질화물은 차후의 습식 질화물 제거(wet nitride removal)를 위해 노출된다.
도 11A 내지 도 11C는 질화물 캡(704)의 제거를 도시한다. 도 11A는 제조되는 DRAM 장치의 상면도이고, 도 11B 및 도 11C는 각각 단면도이다. 질화물 캡(704)의 나머지 부분들은 핫 포스포릭(hot phosphoric) 습식 질화물 제거에 의해 제거된다. 산화에 의해 두꺼운 또는 얇은 게이트 유전체가 형성된다.
도 12A 내지 도 12C는 어레이 리세스된 게이트(array recessed gate)들(1230)의 형성을 도시한다. 도 12A는 제조되는 DRAM 장치의 상면도이고, 도 12B 및 도 12C는 각각 단면도이다. 일 실시예에서, 폴리실리콘 프로세스를 통하여 RAD(recessed-access-device)가 형성된다. 실리콘 아일랜드들(810)은 트렌치 에칭에 의해 표면(924) 아래로 약 1,000 옹스트롬까지 리세스된다. 그 결과로 노출된 실리콘을 산화하여 게이트 유전체를 형성한다. 어레이 및 "더미" 게이트들이 동시에 정의될 수 있다. 후속하는 폴리실리콘 플러그들을 분리하기 위해 더미(그라운드) 게이트들(1232)이 STI들(702) 위에서 어레이 내에 정의된다. 어레이 리세스된 게이트들(1230) 및 더미 게이트들(1232) 상에 게이트 질화물 스페이서들(1234)이 형성된다.
도 13A 내지 도 13C는 드레인 및 소스 폴리실리콘 플러그들(1340)의 형성을 도시한다. 도 13A는 제조되는 DRAM 장치의 상면도이고, 도 13B 및 도 13C는 각각 단면도이다. GIDL 효과를 강화하기 위해 게이트 질화물 스페이서들(1234)의 형성 전 또는 형성 후에 드레인 및 소스 임플란트가 행해질 수 있다. 드레인 및 소스 폴리실리콘 플러그들(1340)은 teos 또는 인-실리콘-글라스(phosphor-silicon-glass) 또는 붕소-인-실리콘-글라스(boro-phosphor-silicon-glass) 퇴적 및 리플로우(reflow)에 의해 형성된다. SON(stop-on-nitride) CMP가 뒤따른다. 일 실시예에서는, 콘택트 저항을 낮추기 위해 인접한 소스 콘택트들이 서로 결합하도록 배열된다.
도 14A 내지 도 14C는 공통 소스 상호접속(common source interconnection)들(1450)의 형성을 도시한다. 도 14A는 제조되는 DRAM 장치의 상면도이고, 도 14B 및 도 14C는 각각 단면도이다. 표면(924) 상에 얇은 산화물이 퇴적되고, 그 후 소스 콘택트를 오픈하는 공통 소스 콘택트 에칭이 뒤따른다. 공통 소스 상호접속 도체(1452)가 퇴적된다. 공통 소스 상호접속 도체(1452) 상에 질화물 캡(1454)이 형성된다.
도 15A 내지 도 15C는 어레이 드레인(array drain) 및 주변 로컬 상호접속(peripheral local interconnection)들의 형성을 도시한다. 도 15A는 제조되는 DRAM 장치의 상면도이고, 도 15B 및 도 15C는 각각 단면도이다. 드레인 상호접속들(비트 라인들)(1560)은 각각 상호접속 도체(1562)로 형성되고, 상호접속 도체(1562) 상에 질화물 캡(1564)이 퇴적된다. 상호접속 도체의 예시들은 TiSix/W 및 MMTi/W(metal-mode-titanium/Tungsten)를 포함한다. 질화물 캡을 형성하는 재료의 예는 Si3N4이다. 어레이 드레인 콘택트들은 아래에 폴리실리콘을 노출하도록 에칭된 SAC(self-aligned-contact)이다. 에칭에 의해 상호접속들의 주변 콘택트들이 노출된다.
도 15A에 도시된 주변 콘택트들은 소스 콘택트(1570), 게이트 콘택트(1572), 드레인 콘택트(1574), 및 바이어스 게이트 콘택트(1576)를 포함한다. 이들 콘택트들은 DRAM 장치의 동작 중에 지정된 전위에 연결될 전위 라인에 각각 접속된다. 지정된 전위는, DRAM 장치의 MOS 트랜지스터의 소스 단자 및 바이어스 게이트 층에 연결된 전위와 같이, 동작 중에 일정할 수도 있고, MOS 트랜지스터의 게이트 단자 및 드레인 단자에 연결된 전위와 같이, 동작 중에 가변적일 수도 있다. DRAM 장치의 동작 중에 소스 콘택트(1570), 게이트 콘택트(1572), 드레인 콘택트(1574), 및 바이어스 게이트 콘택트(1576)가 연결되는 전위들의 예시는 위에서 도 1A 내지 도 1D 및 관련 설명에서 주어졌다. 이 예시에서, 콘택트들이 MOS 트랜지스터(104)와 전위 라인들 간에 접속을 제공한다고 가정할 때, 소스 콘택트(1570)는 소스 단자(116)에 연결되고, 게이트 콘택트(1572)는 게이트 단자(120)에 연결되고, 드레인 콘택트(1574)는 드레인 단자(118)에 연결되고, 바이어스 게이트 콘택트(1576)는 바이어스 게이트 층(106)에 연결된다.
본 명세서는 몇 개의 프로세스들 및 구조들을 포함한다. 본 발명은 특정 프로세스 순서 또는 구조 배치에 제한되지 않는다. 본 명세서에서 특정 실시예들이 도시되고 설명되었지만, 이 기술분야의 통상의 기술을 가진 자라면, 도시된 특정 실시예들 대신에 동일한 목적을 달성하도록 의도된 임의의 배치가 이용될 수 있다는 것을 알 것이다. 본 출원은 개조 또는 변형을 포함하도록 의도된다. 상기 설명은 제한적인 것이 아니라, 설명적인 것임을 이해해야 한다. 상기 설명을 읽으면, 본 기술분야의 숙련자들에게는 상기 실시예들의 조합들, 및 다른 실시예들이 명백할 것이다. 본 발명의 범위는 첨부된 청구항들과 함께, 그러한 청구항들의 권리가 주어지는 균등물들의 전체 범위를 참조하여 결정되어야 한다.
Claims (53)
- 반도체 장치로서,베이스 단결정 반도체 재료를 포함하는 베이스 기판; 및상기 베이스 단결정 반도체 재료 상에 형성된 MOS 트랜지스터들을 포함하고,상기 MOS 트랜지스터들은 각각,상기 베이스 단결정 반도체 재료 내의 도전성 내부 바이어스 게이트 층,상기 베이스 단결정 반도체 재료를 포함하는, 상기 내부 바이어스 게이트 층 위의 플로팅 바디(floating body) 영역,상기 플로팅 바디 영역에 연결되고 상기 베이스 단결정 반도체 재료를 포함하는 드레인 영역,상기 플로팅 바디 영역에 연결되고 상기 베이스 단결정 반도체 재료를 포함하는 소스 영역, 및상기 플로팅 바디 영역에 연결되는 도전성 외부 게이트 - 상기 외부 게이트는 상기 베이스 단결정 반도체 재료의 외부 표면으로부터 상기 베이스 단결정 반도체 재료 내로 리세스되며, 상기 외부 게이트는 상기 베이스 단결정 반도체 재료 내에서 상기 드레인 영역과 상기 소스 영역 사이에 수용됨 -를 포함하는, 반도체 장치.
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,상기 소스 영역은 접지 전위 라인에 연결되고, 상기 도전성 바이어스 게이트 층은 상기 반도체 장치의 동작 중에 네거티브(negative) 전위에 연결되는 전위 라인에 연결되는, 반도체 장치.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 반도체 메모리 장치를 제조하는 방법으로서,반도체 기판을 제공하는 단계;상기 반도체 기판에 STI(shallow-trench-isolation)들을 형성하는 단계;상기 STI들 및 상기 반도체 기판의 부분들을 제거함으로써 상기 반도체 기판으로 베이스 기판 및 플로팅 바디들을 형성하는 단계 ― 상기 플로팅 바디들은 각각, 제거되지 않았던 상기 STI들의 부분들에 의해 상기 베이스 기판으로부터 분리된 상태로 유지되는 상기 반도체 기판의 분리된 부분(disconnected portion)임 ― ;상기 플로팅 바디들과 상기 베이스 기판 사이에 도전층을 형성하는 단계; 및각각이 상기 플로팅 바디들 중 하나를 포함하는 MOS 트랜지스터들을 형성하는 단계를 포함하고,상기 MOS 트랜지스터들 각각의 플로팅 바디는 상기 메모리 장치의 동작 중에 데이터 비트를 저장하도록 구성된, 반도체 메모리 장치의 제조 방법.
- 삭제
- 삭제
- 삭제
- 제22항에 있어서,상기 도전층을 형성하는 단계는 상기 도전층이 상기 프로팅 바디들에 자기 정렬(self-align)되도록 상기 플로팅 바디들 사이에 형성된 갭들 내에 폴리실리콘을 퇴적하는 단계를 포함하는, 반도체 메모리 장치의 제조 방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제1항에 있어서, 상기 외부 게이트는 상기 외부 표면의 위와 아래에 수용되는, 반도체 장치.
- 제1항에 있어서, 상기 외부 게이트는 각각의 상기 소스 영역 및 상기 드레인 영역보다 상기 베이스 단결정 반도체 재료 내로 더 깊게 연장되는, 반도체 장치.
- 제1항에 있어서, 상기 내부 바이어스 게이트 층은 내부에 공간(void)을 포함하는, 반도체 장치.
- 제43항에 있어서, 상기 장치는 상기 베이스 단결정 반도체 재료 내에 트렌치 아이솔레이션 영역들(trench isolation regions)을 포함하며, 상기 공간은 상기 트렌치 아이솔레이션 영역들 중 하나의 영역으로부터 상기 트렌치 아이솔레이션 영역들 중 또 다른 영역으로 연장되는, 반도체 장치.
- 반도체 장치로서,기판; 및상기 기판 상에 형성된 MOS 트랜지스터들을 포함하고,상기 MOS 트랜지스터들은 각각,도전성 내부 바이어스 게이트 층,반도체 재료 영역에 형성되는, 상기 내부 바이어스 게이트 층 위의 플로팅 바디 영역,상기 플로팅 바디 영역에 연결되고 상기 반도체 재료 영역에 형성되는 드레인 영역,상기 플로팅 바디 영역에 연결되고 상기 반도체 재료 영역에 형성되는 소스 영역, 및상기 플로팅 바디 영역에 연결되는 도전성 외부 게이트 - 상기 외부 게이트는 상기 반도체 재료 영역의 외부 표면으로부터 상기 반도체 재료 영역 내로 리세스되며, 상기 외부 게이트는 상기 반도체 재료 영역 내에서 상기 드레인 영역과 상기 소스 영역 사이에 수용됨 -를 포함하는, 반도체 장치.
- 제45항에 있어서, 상기 외부 게이트는 상기 반도체 재료 영역의 외부 표면의 위와 아래에 수용되는, 반도체 장치.
- 제45항에 있어서, 상기 외부 게이트는 각각의 상기 소스 영역 및 상기 드레인 영역보다 상기 반도체 재료 영역 내로 더 깊게 연장되는, 반도체 장치.
- 반도체 장치로서,기판; 및상기 기판 상에 형성된 MOS 트랜지스터들을 포함하고,상기 MOS 트랜지스터들은 각각,도전성 내부 바이어스 게이트 층,상기 내부 바이어스 게이트 층 위의 플로팅 바디 영역,상기 플로팅 바디 영역에 연결되는 드레인 영역,상기 플로팅 바디 영역에 연결되는 소스 영역,상기 플로팅 바디 영역에 연결되고 상기 드레인 영역과 상기 소스 영역 사이에 있는 도전성 외부 게이트, 및상기 외부 게이트와 접촉하는 게이트 유전체을 포함하며, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 유전체와 접촉하는 각각의 측면을 갖는, 반도체 장치.
- 제48항에 있어서, 상기 기판은 트렌치 아이솔레이션을 포함하며, 상기 소스 영역 및 상기 드레인 영역은 상기 트렌치 아이솔레이션과 접촉하는 또 다른 측면을 각각 갖는, 반도체 장치.
- 반도체 장치로서,기판; 및상기 기판 상에 형성된 MOS 트랜지스터들을 포함하고,상기 MOS 트랜지스터들은 각각,내부에 공간을 포함하는 도전성 내부 바이어스 게이트 층;상기 내부 바이어스 게이트 층 위의 플로팅 바디 영역;상기 플로팅 바디 영역과 연결되는 드레인 영역;상기 플로팅 바디 영역에 연결되는 소스 영역; 및상기 플로팅 바디 영역에 연결되고 상기 소스 영역 및 상기 드레인 영역 사이에 있는 도전성 외부 게이트를 포함하는, 반도체 장치.
- 제50항에 있어서, 상기 기판은 트렌치 아이솔레이션 영역들을 포함하며, 상기 공간은 상기 트렌치 아이솔레이션 영역들 중 하나의 영역으로부터 상기 트렌치 아이솔레이션 영역들 중 또 다른 영역으로 연장되는, 반도체 장치.
- 반도체 메모리 장치를 제조하는 방법으로서,반도체 기판을 제공하는 단계;상기 반도체 기판에 아이솔레이션 영역들(isolation regions)을 형성하는 단계;상기 아이솔레이션 영역들 및 상기 반도체 기판의 부분들을 제거함으로써 상기 반도체 기판으로 베이스 기판 및 플로팅 바디들을 형성하는 단계 ― 상기 플로팅 바디들은 각각, 제거되지 않았던 상기 아이솔레이션 영역들의 부분들에 의해 상기 베이스 기판으로부터 분리된 상태로 유지되는 상기 반도체 기판의 분리된 부분(disconnected portion)임 ― ;상기 플로팅 바디들과 상기 베이스 기판 사이에 도전성 재료를 형성하는 단계; 및각각이 상기 플로팅 바디들 중 하나를 포함하는 전계 효과 트랜지스터들을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
- 제52항에 있어서, 상기 도전성 재료를 형성하는 단계는 상기 도전성 재료 내에 공간들을 형성하는 단계를 포함하는, 반도체 메모리 장치의 제조 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/516,814 | 2006-09-07 | ||
| US11/516,814 US7589995B2 (en) | 2006-09-07 | 2006-09-07 | One-transistor memory cell with bias gate |
| PCT/US2007/019592 WO2008030588A1 (en) | 2006-09-07 | 2007-09-07 | One-transistor dram floating-body cell with a bias gate in a bulk substrate and methods of fabricating and operating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090040460A KR20090040460A (ko) | 2009-04-24 |
| KR101057204B1 true KR101057204B1 (ko) | 2011-08-16 |
Family
ID=38981012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020097004838A KR101057204B1 (ko) | 2006-09-07 | 2007-09-07 | 벌크 기판 내에 바이어스 게이트를 갖는 1-트랜지스터 ｄｒａｍ 플로팅 바디 셀 및 그의 제조 및 동작 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US7589995B2 (ko) |
| KR (1) | KR101057204B1 (ko) |
| TW (1) | TWI353041B (ko) |
| WO (1) | WO2008030588A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101138463B1 (ko) | 2007-03-30 | 2012-04-25 | 인텔 코오퍼레이션 | 비휘발성 플래시 메모리를 위한 이종-ｂｉｍｏｓ 주입 공정 |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7547945B2 (en) | 2004-09-01 | 2009-06-16 | Micron Technology, Inc. | Transistor devices, transistor structures and semiconductor constructions |
| US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US7384849B2 (en) | 2005-03-25 | 2008-06-10 | Micron Technology, Inc. | Methods of forming recessed access devices associated with semiconductor constructions |
| US7282401B2 (en) | 2005-07-08 | 2007-10-16 | Micron Technology, Inc. | Method and apparatus for a self-aligned recessed access device (RAD) transistor gate |
| US7867851B2 (en) | 2005-08-30 | 2011-01-11 | Micron Technology, Inc. | Methods of forming field effect transistors on substrates |
| US7700441B2 (en) | 2006-02-02 | 2010-04-20 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
| US7602001B2 (en) | 2006-07-17 | 2009-10-13 | Micron Technology, Inc. | Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells |
| US7772632B2 (en) | 2006-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
| US7589995B2 (en) | 2006-09-07 | 2009-09-15 | Micron Technology, Inc. | One-transistor memory cell with bias gate |
| US7858471B2 (en) | 2006-09-13 | 2010-12-28 | Micron Technology, Inc. | Methods of fabricating an access transistor for an integrated circuit device, methods of fabricating periphery transistors and access transistors, and methods of fabricating an access device comprising access transistors in an access circuitry region and peripheral transistors in a peripheral circuitry region spaced from the access circuitry region |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| KR20090132872A (ko) * | 2008-06-23 | 2009-12-31 | 삼성전자주식회사 | 반도체 소자 및 반도체 기판 |
| US8067803B2 (en) | 2008-10-16 | 2011-11-29 | Micron Technology, Inc. | Memory devices, transistor devices and related methods |
| US8278167B2 (en) | 2008-12-18 | 2012-10-02 | Micron Technology, Inc. | Method and structure for integrating capacitor-less memory cell with logic |
| KR101528817B1 (ko) * | 2009-01-09 | 2015-06-16 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조 방법 |
| KR101544509B1 (ko) * | 2009-02-03 | 2015-08-13 | 삼성전자주식회사 | 트랜지스터를 갖는 반도체소자의 제조방법 |
| KR101073643B1 (ko) * | 2009-02-19 | 2011-10-14 | 서울대학교산학협력단 | 고성능 단일 트랜지스터 플로팅 바디 ｄｒａｍ 소자 및 그 제조 방법 |
| US8148780B2 (en) * | 2009-03-24 | 2012-04-03 | Micron Technology, Inc. | Devices and systems relating to a memory cell having a floating body |
| US7929343B2 (en) * | 2009-04-07 | 2011-04-19 | Micron Technology, Inc. | Methods, devices, and systems relating to memory cells having a floating body |
| RU2481653C2 (ru) * | 2009-03-30 | 2013-05-10 | Виктор Николаевич Мурашев | Ячейка памяти для быстродействующего эсппзу и способ ее программирования |
| US8508994B2 (en) * | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
| US8507966B2 (en) | 2010-03-02 | 2013-08-13 | Micron Technology, Inc. | Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same |
| US9646869B2 (en) | 2010-03-02 | 2017-05-09 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
| US8288795B2 (en) * | 2010-03-02 | 2012-10-16 | Micron Technology, Inc. | Thyristor based memory cells, devices and systems including the same and methods for forming the same |
| US9608119B2 (en) | 2010-03-02 | 2017-03-28 | Micron Technology, Inc. | Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures |
| US8513722B2 (en) | 2010-03-02 | 2013-08-20 | Micron Technology, Inc. | Floating body cell structures, devices including same, and methods for forming same |
| US8859367B2 (en) | 2010-07-09 | 2014-10-14 | Micron Technology, Inc. | Gate constructions of recessed access devices and methods of forming gate constructions of recessed access devices |
| CN102543744B (zh) * | 2010-12-29 | 2014-12-24 | 中芯国际集成电路制造(北京)有限公司 | 晶体管及其制作方法 |
| US8598621B2 (en) | 2011-02-11 | 2013-12-03 | Micron Technology, Inc. | Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor |
| US8952418B2 (en) | 2011-03-01 | 2015-02-10 | Micron Technology, Inc. | Gated bipolar junction transistors |
| US8519431B2 (en) | 2011-03-08 | 2013-08-27 | Micron Technology, Inc. | Thyristors |
| US8648414B2 (en) * | 2011-07-01 | 2014-02-11 | Micron Technology, Inc. | Semiconductor structures including bodies of semiconductor material, devices including such structures and related methods |
| US8772848B2 (en) | 2011-07-26 | 2014-07-08 | Micron Technology, Inc. | Circuit structures, memory circuitry, and methods |
| KR20130017647A (ko) * | 2011-08-11 | 2013-02-20 | 삼성전자주식회사 | 가변 저항 메모리 장치의 제조 방법 |
| US9472542B2 (en) * | 2013-09-11 | 2016-10-18 | Micron Technology, Inc. | DRAM arrays, semiconductor constructions and DRAM array layouts |
| US9613878B2 (en) | 2013-12-06 | 2017-04-04 | Infineon Technologies Dresden Gmbh | Carrier and a method for processing a carrier |
| US9263357B2 (en) | 2013-12-06 | 2016-02-16 | Infineon Technologies Dresden Gmbh | Carrier with hollow chamber and support structure therein |
| US9560765B2 (en) * | 2013-12-06 | 2017-01-31 | Infineon Technologies Dresden Gmbh | Electronic device, a method for manufacturing an electronic device, and a method for operating an electronic device |
| KR102293245B1 (ko) | 2015-03-27 | 2021-08-26 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US10833175B2 (en) * | 2015-06-04 | 2020-11-10 | International Business Machines Corporation | Formation of dislocation-free SiGe finFET using porous silicon |
| CN105514121B (zh) * | 2016-01-26 | 2019-03-15 | 武汉华星光电技术有限公司 | 一种tft阵列基板及其制作方法 |
| KR102707534B1 (ko) | 2016-12-02 | 2024-09-20 | 삼성전자주식회사 | 반도체 메모리 소자 |
| CN106960683B (zh) * | 2017-03-31 | 2020-05-05 | 深圳市华星光电技术有限公司 | 一种应用于液晶显示器的动态随机存储器及其存取方法 |
| US11367734B2 (en) * | 2020-02-04 | 2022-06-21 | Globalfoundries U.S. Inc. | Charge trap memory devices |
| CN111354797B (zh) * | 2020-03-12 | 2023-03-10 | 上海华虹宏力半导体制造有限公司 | 射频器件及其形成方法 |
| WO2022269735A1 (ja) * | 2021-06-22 | 2022-12-29 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
| KR20230140036A (ko) | 2022-03-29 | 2023-10-06 | 삼성전자주식회사 | 바디 바이어스 전압 생성기 및 이를 포함하는 반도체 장치 |
| CN114863970B (zh) * | 2022-04-02 | 2023-02-17 | 北京超弦存储器研究院 | 动态存储器、其制作方法、读取方法及存储装置 |
| EP4394772A1 (en) | 2022-04-02 | 2024-07-03 | Beijing Superstring Academy of Memory Technology | Memory and manufacturing method therefor, and electronic device |
| CN117939877A (zh) * | 2022-10-24 | 2024-04-26 | 谢易叡 | 记忆体电路、动态随机存取记忆体及其操作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060083058A1 (en) * | 2004-10-04 | 2006-04-20 | Kabushiki Kaisha Toshiba | Semiconductor memory and FBC memory cell driving method |
| KR100640616B1 (ko) * | 2004-12-21 | 2006-11-01 | 삼성전자주식회사 | 매몰 게이트 패턴을 포함하는 전계 효과 트랜지스터구조물 및 그것을 포함하는 반도체 소자의 제조방법 |
| US20070158719A1 (en) | 2006-01-11 | 2007-07-12 | Promos Technologies Inc. | Dynamic random access memory structure and method for preparing the same |
Family Cites Families (297)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5681974A (en) * | 1979-12-07 | 1981-07-04 | Toshiba Corp | Manufacture of mos type semiconductor device |
| KR920010461B1 (ko) * | 1983-09-28 | 1992-11-28 | 가부시끼가이샤 히다찌세이사꾸쇼 | 반도체 메모리와 그 제조 방법 |
| GB2190789B (en) | 1986-04-17 | 1990-05-09 | Plessey Co Plc | System for optically coupling components of integrated circuits |
| US4722910A (en) * | 1986-05-27 | 1988-02-02 | Analog Devices, Inc. | Partially self-aligned metal contact process |
| US4835741A (en) * | 1986-06-02 | 1989-05-30 | Texas Instruments Incorporated | Frasable electrically programmable read only memory cell using a three dimensional trench floating gate |
| US5160491A (en) | 1986-10-21 | 1992-11-03 | Texas Instruments Incorporated | Method of making a vertical MOS transistor |
| JPS63183691A (ja) * | 1987-01-26 | 1988-07-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| FR2625044B1 (fr) | 1987-12-18 | 1990-08-31 | Commissariat Energie Atomique | Transistor mos a extremite d'interface dielectrique de grille/substrat relevee et procede de fabrication de ce transistor |
| US4979004A (en) | 1988-01-29 | 1990-12-18 | Texas Instruments Incorporated | Floating gate memory cell and device |
| US4931409A (en) * | 1988-01-30 | 1990-06-05 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having trench isolation |
| US5014110A (en) * | 1988-06-03 | 1991-05-07 | Mitsubishi Denki Kabushiki Kaisha | Wiring structures for semiconductor memory device |
| JPH0294477A (ja) | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5108938A (en) * | 1989-03-21 | 1992-04-28 | Grumman Aerospace Corporation | Method of making a trench gate complimentary metal oxide semiconductor transistor |
| US5021355A (en) * | 1989-05-22 | 1991-06-04 | International Business Machines Corporation | Method of fabricating cross-point lightly-doped drain-source trench transistor |
| US5107459A (en) * | 1990-04-20 | 1992-04-21 | International Business Machines Corporation | Stacked bit-line architecture for high density cross-point memory cell array |
| JPH0834302B2 (ja) | 1990-04-21 | 1996-03-29 | 株式会社東芝 | 半導体記憶装置 |
| US5013680A (en) * | 1990-07-18 | 1991-05-07 | Micron Technology, Inc. | Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography |
| US5244824A (en) | 1990-09-05 | 1993-09-14 | Motorola, Inc. | Trench capacitor and transistor structure and method for making the same |
| US5047117A (en) | 1990-09-26 | 1991-09-10 | Micron Technology, Inc. | Method of forming a narrow self-aligned, annular opening in a masking layer |
| US5252586A (en) * | 1990-09-28 | 1993-10-12 | The Du Pont Merck Pharmaceutical Company | Ether derivatives of alkyl piperidines and pyrrolidines as antipsychotic agents |
| US5289030A (en) | 1991-03-06 | 1994-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with oxide layer |
| US5122848A (en) * | 1991-04-08 | 1992-06-16 | Micron Technology, Inc. | Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance |
| KR940006679B1 (ko) | 1991-09-26 | 1994-07-25 | 현대전자산업 주식회사 | 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법 |
| US5467305A (en) | 1992-03-12 | 1995-11-14 | International Business Machines Corporation | Three-dimensional direct-write EEPROM arrays and fabrication methods |
| US5254218A (en) | 1992-04-22 | 1993-10-19 | Micron Technology, Inc. | Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer |
| US5573837A (en) | 1992-04-22 | 1996-11-12 | Micron Technology, Inc. | Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer |
| JP2748072B2 (ja) * | 1992-07-03 | 1998-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5281548A (en) * | 1992-07-28 | 1994-01-25 | Micron Technology, Inc. | Plug-based floating gate memory |
| JP2889061B2 (ja) * | 1992-09-25 | 1999-05-10 | ローム株式会社 | 半導体記憶装置およびその製法 |
| JP3311070B2 (ja) * | 1993-03-15 | 2002-08-05 | 株式会社東芝 | 半導体装置 |
| US5358879A (en) | 1993-04-30 | 1994-10-25 | Loral Federal Systems Company | Method of making gate overlapped lightly doped drain for buried channel devices |
| KR0141218B1 (ko) * | 1993-11-24 | 1998-07-15 | 윤종용 | 고집적 반도체장치의 제조방법 |
| US5514604A (en) * | 1993-12-08 | 1996-05-07 | General Electric Company | Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making |
| US5532089A (en) | 1993-12-23 | 1996-07-02 | International Business Machines Corporation | Simplified fabrication methods for rim phase-shift masks |
| KR100362751B1 (ko) * | 1994-01-19 | 2003-02-11 | 소니 가부시끼 가이샤 | 반도체소자의콘택트홀및그형성방법 |
| US5964750A (en) | 1994-03-15 | 1999-10-12 | Medolas Gesellschaft Fuer Medizintechnik Gmbh | Laser catheter for bypass surgery |
| JP2658870B2 (ja) | 1994-04-22 | 1997-09-30 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US5413949A (en) * | 1994-04-26 | 1995-05-09 | United Microelectronics Corporation | Method of making self-aligned MOSFET |
| US5446299A (en) | 1994-04-29 | 1995-08-29 | International Business Machines Corporation | Semiconductor random access memory cell on silicon-on-insulator with dual control gates |
| US5841611A (en) | 1994-05-02 | 1998-11-24 | Matsushita Electric Industrial Co., Ltd. | Magnetoresistance effect device and magnetoresistance effect type head, memory device, and amplifying device using the same |
| KR0151195B1 (ko) | 1994-09-13 | 1998-10-01 | 문정환 | 박막 트랜지스터의 구조 및 제조방법 |
| US5753947A (en) | 1995-01-20 | 1998-05-19 | Micron Technology, Inc. | Very high-density DRAM cell structure and method for fabricating it |
| US5574621A (en) | 1995-03-27 | 1996-11-12 | Motorola, Inc. | Integrated circuit capacitor having a conductive trench |
| US5567634A (en) | 1995-05-01 | 1996-10-22 | National Semiconductor Corporation | Method of fabricating self-aligned contact trench DMOS transistors |
| DE19519160C1 (de) | 1995-05-24 | 1996-09-12 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
| DE19524092C2 (de) * | 1995-07-01 | 1997-08-07 | Hewlett Packard Gmbh | Verfahren und Vorrichtung zum Komprimieren und Anzeigen digitaler Daten, insbesondere der Herzfrequenz von Kardiotokographen |
| JPH0982918A (ja) | 1995-09-19 | 1997-03-28 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| KR0179175B1 (ko) | 1995-10-05 | 1999-03-20 | 문정환 | 반도체 메모리 장치 및 제조방법 |
| US5854501A (en) * | 1995-11-20 | 1998-12-29 | Micron Technology, Inc. | Floating gate semiconductor device having a portion formed with a recess |
| US6420786B1 (en) | 1996-02-02 | 2002-07-16 | Micron Technology, Inc. | Conductive spacer in a via |
| JP2751909B2 (ja) * | 1996-02-26 | 1998-05-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3226548B2 (ja) | 1996-05-21 | 2001-11-05 | シーメンス アクチエンゲゼルシヤフト | 薄膜多層コンデンサ |
| TW312852B (en) * | 1996-06-08 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of flash memory |
| JPH1022476A (ja) | 1996-07-02 | 1998-01-23 | Sony Corp | 容量素子 |
| US5792687A (en) | 1996-08-01 | 1998-08-11 | Vanguard International Semiconductor Corporation | Method for fabricating high density integrated circuits using oxide and polysilicon spacers |
| TW304290B (en) * | 1996-08-16 | 1997-05-01 | United Microelectronics Corp | The manufacturing method for semiconductor memory device with capacitor |
| TW308727B (en) | 1996-08-16 | 1997-06-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (4) |
| US5739066A (en) * | 1996-09-17 | 1998-04-14 | Micron Technology, Inc. | Semiconductor processing methods of forming a conductive gate and line |
| US5714786A (en) | 1996-10-31 | 1998-02-03 | Micron Technology, Inc. | Transistors having controlled conductive spacers, uses of such transistors and methods of making such transistors |
| US5998256A (en) | 1996-11-01 | 1999-12-07 | Micron Technology, Inc. | Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry |
| JP4056588B2 (ja) | 1996-11-06 | 2008-03-05 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US5714412A (en) * | 1996-12-02 | 1998-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd | Multi-level, split-gate, flash memory cell and method of manufacture thereof |
| KR19980064176A (ko) | 1996-12-17 | 1998-10-07 | 윌리엄비.켐플러 | 집적 회로 유전체 |
| JP4053647B2 (ja) * | 1997-02-27 | 2008-02-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US5792690A (en) | 1997-05-15 | 1998-08-11 | Vanguard International Semiconductor Corporation | Method of fabricating a DRAM cell with an area equal to four times the used minimum feature |
| US6337497B1 (en) * | 1997-05-16 | 2002-01-08 | International Business Machines Corporation | Common source transistor capacitor stack |
| US6054355A (en) * | 1997-06-30 | 2000-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device which includes forming a dummy gate |
| US6072209A (en) * | 1997-07-08 | 2000-06-06 | Micro Technology, Inc. | Four F2 folded bit line DRAM cell structure having buried bit and word lines |
| US6191470B1 (en) * | 1997-07-08 | 2001-02-20 | Micron Technology, Inc. | Semiconductor-on-insulator memory cell with buried word and body lines |
| US6150687A (en) | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
| US5909618A (en) * | 1997-07-08 | 1999-06-01 | Micron Technology, Inc. | Method of making memory cell with vertical transistor and buried word and body lines |
| US5869359A (en) * | 1997-08-20 | 1999-02-09 | Prabhakar; Venkatraman | Process for forming silicon on insulator devices having elevated source and drain regions |
| US6380026B2 (en) * | 1997-08-22 | 2002-04-30 | Micron Technology, Inc. | Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks |
| JP3502531B2 (ja) * | 1997-08-28 | 2004-03-02 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| DE19801095B4 (de) | 1998-01-14 | 2007-12-13 | Infineon Technologies Ag | Leistungs-MOSFET |
| US5963469A (en) | 1998-02-24 | 1999-10-05 | Micron Technology, Inc. | Vertical bipolar read access for low voltage memory cell |
| US6246083B1 (en) | 1998-02-24 | 2001-06-12 | Micron Technology, Inc. | Vertical gain cell and array for a dynamic random access memory |
| US6097065A (en) | 1998-03-30 | 2000-08-01 | Micron Technology, Inc. | Circuits and methods for dual-gated transistors |
| US6259142B1 (en) | 1998-04-07 | 2001-07-10 | Advanced Micro Devices, Inc. | Multiple split gate semiconductor device and fabrication method |
| US6696746B1 (en) * | 1998-04-29 | 2004-02-24 | Micron Technology, Inc. | Buried conductors |
| US5972754A (en) | 1998-06-10 | 1999-10-26 | Mosel Vitelic, Inc. | Method for fabricating MOSFET having increased effective gate length |
| US6767789B1 (en) | 1998-06-26 | 2004-07-27 | International Business Machines Corporation | Method for interconnection between transfer devices and storage capacitors in memory cells and device formed thereby |
| US6458925B1 (en) | 1998-08-03 | 2002-10-01 | University Of Maryland, Baltimore | Peptide antagonists of zonulin and methods for use of the same |
| KR100304717B1 (ko) * | 1998-08-18 | 2001-11-15 | 김덕중 | 트렌치형게이트를갖는반도체장치및그제조방법 |
| US6362506B1 (en) * | 1998-08-26 | 2002-03-26 | Texas Instruments Incorporated | Minimization-feasible word line structure for DRAM cell |
| JP3239109B2 (ja) | 1998-08-28 | 2001-12-17 | 株式会社半導体理工学研究センター | 強誘電体不揮発性メモリとその読み出し方法 |
| JP4322330B2 (ja) | 1998-09-04 | 2009-08-26 | エルピーダメモリ株式会社 | 半導体集積回路装置の製造方法 |
| DE19845003C1 (de) * | 1998-09-30 | 2000-02-10 | Siemens Ag | Vertikaler Feldeffekttransistor mit innenliegendem ringförmigen Gate und Herstellverfahren |
| US6225669B1 (en) * | 1998-09-30 | 2001-05-01 | Advanced Micro Devices, Inc. | Non-uniform gate/dielectric field effect transistor |
| US6120952A (en) | 1998-10-01 | 2000-09-19 | Micron Technology, Inc. | Methods of reducing proximity effects in lithographic processes |
| US6114205A (en) | 1998-10-30 | 2000-09-05 | Sony Corporation | Epitaxial channel vertical MOS transistor |
| EP1003219B1 (en) | 1998-11-19 | 2011-12-28 | Qimonda AG | DRAM with stacked capacitor and buried word line |
| US5977579A (en) | 1998-12-03 | 1999-11-02 | Micron Technology, Inc. | Trench dram cell with vertical device and buried word lines |
| JP2000208762A (ja) | 1999-01-13 | 2000-07-28 | Sony Corp | 絶縁ゲ―ト電界効果トランジスタおよびその製造方法 |
| US6383861B1 (en) | 1999-02-18 | 2002-05-07 | Micron Technology, Inc. | Method of fabricating a dual gate dielectric |
| JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US6180494B1 (en) * | 1999-03-11 | 2001-01-30 | Micron Technology, Inc. | Integrated circuitry, methods of fabricating integrated circuitry, methods of forming local interconnects, and methods of forming conductive lines |
| KR100282452B1 (ko) | 1999-03-18 | 2001-02-15 | 김영환 | 반도체 소자 및 그의 제조 방법 |
| JP2001024161A (ja) | 1999-04-30 | 2001-01-26 | Sony Corp | 半導体メモリセル |
| US6297106B1 (en) | 1999-05-07 | 2001-10-02 | Chartered Semiconductor Manufacturing Ltd. | Transistors with low overlap capacitance |
| US6306755B1 (en) | 1999-05-14 | 2001-10-23 | Koninklijke Philips Electronics N.V. (Kpenv) | Method for endpoint detection during dry etch of submicron features in a semiconductor device |
| WO2000070622A1 (fr) | 1999-05-14 | 2000-11-23 | Hitachi, Ltd. | Circuit de memorisation |
| DE19928781C1 (de) | 1999-06-23 | 2000-07-06 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
| US6392271B1 (en) | 1999-06-28 | 2002-05-21 | Intel Corporation | Structure and process flow for fabrication of dual gate floating body integrated MOS transistors |
| US6187643B1 (en) * | 1999-06-29 | 2001-02-13 | Varian Semiconductor Equipment Associates, Inc. | Simplified semiconductor device manufacturing using low energy high tilt angle and high energy post-gate ion implantation (PoGI) |
| US6114735A (en) | 1999-07-02 | 2000-09-05 | Micron Technology, Inc. | Field effect transistors and method of forming field effect transistors |
| US6214670B1 (en) | 1999-07-22 | 2001-04-10 | Taiwan Semiconductor Manufacturing Company | Method for manufacturing short-channel, metal-gate CMOS devices with superior hot carrier performance |
| US6630712B2 (en) | 1999-08-11 | 2003-10-07 | Advanced Micro Devices, Inc. | Transistor with dynamic source/drain extensions |
| US6033963A (en) * | 1999-08-30 | 2000-03-07 | Taiwan Semiconductor Manufacturing Company | Method of forming a metal gate for CMOS devices using a replacement gate process |
| US6461915B1 (en) * | 1999-09-01 | 2002-10-08 | Micron Technology, Inc. | Method and structure for an improved floating gate memory cell |
| US6403442B1 (en) | 1999-09-02 | 2002-06-11 | Micron Technology, Inc. | Methods of forming capacitors and resultant capacitor structures |
| DE19943760C1 (de) * | 1999-09-13 | 2001-02-01 | Infineon Technologies Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
| JP3450758B2 (ja) | 1999-09-29 | 2003-09-29 | 株式会社東芝 | 電界効果トランジスタの製造方法 |
| US6303518B1 (en) | 1999-09-30 | 2001-10-16 | Novellus Systems, Inc. | Methods to improve chemical vapor deposited fluorosilicate glass (FSG) film adhesion to metal barrier or etch stop/diffusion barrier layers |
| US6255165B1 (en) | 1999-10-18 | 2001-07-03 | Advanced Micro Devices, Inc. | Nitride plug to reduce gate edge lifting |
| TW432546B (en) | 1999-11-25 | 2001-05-01 | Taiwan Semiconductor Mfg | Manufacturing method of copper damascene |
| US6383879B1 (en) * | 1999-12-03 | 2002-05-07 | Agere Systems Guardian Corp. | Semiconductor device having a metal gate with a work function compatible with a semiconductor device |
| US6323506B1 (en) | 1999-12-21 | 2001-11-27 | Philips Electronics North America Corporation | Self-aligned silicon carbide LMOSFET |
| JP4860022B2 (ja) | 2000-01-25 | 2012-01-25 | エルピーダメモリ株式会社 | 半導体集積回路装置の製造方法 |
| JP4363736B2 (ja) * | 2000-03-01 | 2009-11-11 | 新電元工業株式会社 | トランジスタ及びその製造方法 |
| AU2001247777A1 (en) | 2000-03-23 | 2001-10-03 | The Uab Research Foundation | Centralized system for distributed content management of an internet or intranetsite |
| US6399490B1 (en) | 2000-06-29 | 2002-06-04 | International Business Machines Corporation | Highly conformal titanium nitride deposition process for high aspect ratio structures |
| DE10036725C2 (de) | 2000-07-27 | 2002-11-28 | Infineon Technologies Ag | Verfahren zur Herstellung einer porösen Isolierschicht mit niedriger Dielektrizitätskonstante auf einem Halbleitersubstrat |
| DE10038728A1 (de) | 2000-07-31 | 2002-02-21 | Infineon Technologies Ag | Halbleiterspeicher-Zellenanordnung und Verfahren zu deren Herstellung |
| WO2002019396A1 (en) | 2000-08-29 | 2002-03-07 | Boise State University | Damascene double gated transistors and related manufacturing methods |
| US6495474B1 (en) | 2000-09-11 | 2002-12-17 | Agere Systems Inc. | Method of fabricating a dielectric layer |
| US6391720B1 (en) | 2000-09-27 | 2002-05-21 | Chartered Semiconductor Manufacturing Ltd. | Process flow for a performance enhanced MOSFET with self-aligned, recessed channel |
| US6340614B1 (en) * | 2000-10-03 | 2002-01-22 | Vanguard International Semiconductor Corporation | Method of forming a DRAM cell |
| JP2002151654A (ja) | 2000-11-10 | 2002-05-24 | Sharp Corp | 誘電体キャパシタ素子及びその製造方法 |
| US6552401B1 (en) * | 2000-11-27 | 2003-04-22 | Micron Technology | Use of gate electrode workfunction to improve DRAM refresh |
| US6301726B1 (en) | 2000-11-27 | 2001-10-16 | Robert Pena | Method of installing a bathtub |
| US6348385B1 (en) * | 2000-11-30 | 2002-02-19 | Chartered Semiconductor Manufacturing Ltd. | Method for a short channel CMOS transistor with small overlay capacitance using in-situ doped spacers with a low dielectric constant |
| GB0029315D0 (en) | 2000-12-01 | 2001-01-17 | Koninkl Philips Electronics Nv | Method of increasing the conductivity of a transparent conductive layer |
| US6621112B2 (en) | 2000-12-06 | 2003-09-16 | Infineon Technologies Ag | DRAM with vertical transistor and trench capacitor memory cells and methods of fabrication |
| JP4635333B2 (ja) * | 2000-12-14 | 2011-02-23 | ソニー株式会社 | 半導体装置の製造方法 |
| US6864536B2 (en) * | 2000-12-20 | 2005-03-08 | Winbond Electronics Corporation | Electrostatic discharge protection circuit |
| KR100360414B1 (ko) | 2001-01-05 | 2002-11-13 | 삼성전자 주식회사 | 트윈 비트 결함을 방지하는 실린더형 커패시터의 하부전극형성방법 |
| US6300177B1 (en) | 2001-01-25 | 2001-10-09 | Chartered Semiconductor Manufacturing Inc. | Method to form transistors with multiple threshold voltages (VT) using a combination of different work function gate materials |
| JP3944367B2 (ja) * | 2001-02-06 | 2007-07-11 | 松下電器産業株式会社 | 絶縁膜の形成方法及び半導体装置の製造方法 |
| KR100388682B1 (ko) | 2001-03-03 | 2003-06-25 | 삼성전자주식회사 | 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법 |
| US6759707B2 (en) | 2001-03-08 | 2004-07-06 | Micron Technology, Inc. | 2F2 memory device system |
| DE10111755C1 (de) * | 2001-03-12 | 2002-05-16 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicherzelle eines Halbleiterspeichers |
| CA2340985A1 (en) | 2001-03-14 | 2002-09-14 | Atmos Corporation | Interleaved wordline architecture |
| US6734510B2 (en) | 2001-03-15 | 2004-05-11 | Micron Technology, Ing. | Technique to mitigate short channel effects with vertical gate transistor with different gate materials |
| JP4895430B2 (ja) | 2001-03-22 | 2012-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP3671854B2 (ja) | 2001-04-05 | 2005-07-13 | 松下電器産業株式会社 | シリコン系基板の表面処理方法 |
| JP2002314072A (ja) | 2001-04-19 | 2002-10-25 | Nec Corp | 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置 |
| US6632723B2 (en) | 2001-04-26 | 2003-10-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US6498062B2 (en) | 2001-04-27 | 2002-12-24 | Micron Technology, Inc. | DRAM access transistor |
| US6509612B2 (en) | 2001-05-04 | 2003-01-21 | International Business Machines Corporation | High dielectric constant materials as gate dielectrics (insulators) |
| US6624486B2 (en) | 2001-05-23 | 2003-09-23 | International Business Machines Corporation | Method for low topography semiconductor device formation |
| DE10125967C1 (de) | 2001-05-29 | 2002-07-11 | Infineon Technologies Ag | DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung |
| JP2002353445A (ja) | 2001-05-30 | 2002-12-06 | Sony Corp | 溝ゲート型電界効果トランジスタの製造方法 |
| US6888198B1 (en) | 2001-06-04 | 2005-05-03 | Advanced Micro Devices, Inc. | Straddled gate FDSOI device |
| TWI230392B (en) | 2001-06-18 | 2005-04-01 | Innovative Silicon Sa | Semiconductor device |
| JP4246929B2 (ja) | 2001-06-29 | 2009-04-02 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JP2003023150A (ja) | 2001-07-10 | 2003-01-24 | Sony Corp | トレンチゲート型半導体装置及びその作製方法 |
| KR100398955B1 (ko) | 2001-08-02 | 2003-09-19 | 삼성전자주식회사 | 이이피롬 메모리 셀 및 형성 방법 |
| DE10139827A1 (de) | 2001-08-14 | 2003-03-13 | Infineon Technologies Ag | Speicherzelle mit Grabenkondensator und vertikalem Auswahltransistor und einem zwischen diesen geformten ringförmigen Kontaktierungsbereich |
| US6800899B2 (en) * | 2001-08-30 | 2004-10-05 | Micron Technology, Inc. | Vertical transistors, electrical devices containing a vertical transistor, and computer systems containing a vertical transistor |
| KR100431656B1 (ko) | 2001-09-11 | 2004-05-17 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| JP2003092367A (ja) * | 2001-09-19 | 2003-03-28 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| US6825093B2 (en) | 2001-09-28 | 2004-11-30 | Infineon Technologies Ag | Process window enhancement for deep trench spacer conservation |
| KR100436287B1 (ko) | 2001-11-17 | 2004-06-16 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| US6724028B2 (en) * | 2001-12-10 | 2004-04-20 | Hans Gude Gudesen | Matrix-addressable array of integrated transistor/memory structures |
| US6630720B1 (en) | 2001-12-26 | 2003-10-07 | Advanced Micro Devices, Inc. | Asymmetric semiconductor device having dual work function gate and method of fabrication |
| US6563183B1 (en) * | 2001-12-31 | 2003-05-13 | Advanced Micro Devices, Inc. | Gate array with multiple dielectric properties and method for forming same |
| US6858500B2 (en) | 2002-01-16 | 2005-02-22 | Fuji Electric Co., Ltd. | Semiconductor device and its manufacturing method |
| US6656748B2 (en) | 2002-01-31 | 2003-12-02 | Texas Instruments Incorporated | FeRAM capacitor post stack etch clean/repair |
| DE10208249B4 (de) | 2002-02-26 | 2006-09-14 | Infineon Technologies Ag | Halbleiterspeicher mit vertikalem Auswahltransistor |
| US6515325B1 (en) | 2002-03-06 | 2003-02-04 | Micron Technology, Inc. | Nanotube semiconductor devices and methods for making the same |
| US6661042B2 (en) | 2002-03-11 | 2003-12-09 | Monolithic System Technology, Inc. | One-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region |
| US6586808B1 (en) | 2002-06-06 | 2003-07-01 | Advanced Micro Devices, Inc. | Semiconductor device having multi-work function gate electrode and multi-segment gate dielectric |
| US6946371B2 (en) | 2002-06-10 | 2005-09-20 | Amberwave Systems Corporation | Methods of fabricating semiconductor structures having epitaxially grown source and drain elements |
| DE10226583B4 (de) | 2002-06-14 | 2010-07-08 | Qimonda Ag | DRAM-Speicherzelle für schnellen Schreib-/Lesezugriff und Speicherzellenfeld |
| US6756625B2 (en) | 2002-06-21 | 2004-06-29 | Micron Technology, Inc. | Memory cell and method for forming the same |
| US7221596B2 (en) | 2002-07-05 | 2007-05-22 | Impinj, Inc. | pFET nonvolatile memory |
| JP3934507B2 (ja) | 2002-08-08 | 2007-06-20 | 株式会社東芝 | 半導体記憶装置および半導体記憶装置の製造方法 |
| US7071043B2 (en) | 2002-08-15 | 2006-07-04 | Micron Technology, Inc. | Methods of forming a field effect transistor having source/drain material over insulative material |
| US6914289B2 (en) | 2002-08-15 | 2005-07-05 | Intel Corporation | Hourglass ram |
| US20040034587A1 (en) | 2002-08-19 | 2004-02-19 | Amberson Matthew Gilbert | System and method for calculating intra-period volatility |
| US6838723B2 (en) | 2002-08-29 | 2005-01-04 | Micron Technology, Inc. | Merged MOS-bipolar capacitor memory cell |
| US7224024B2 (en) * | 2002-08-29 | 2007-05-29 | Micron Technology, Inc. | Single transistor vertical memory gain cell |
| US6888200B2 (en) * | 2002-08-30 | 2005-05-03 | Micron Technology Inc. | One transistor SOI non-volatile random access memory cell |
| US6818947B2 (en) | 2002-09-19 | 2004-11-16 | Fairchild Semiconductor Corporation | Buried gate-field termination structure |
| US6645869B1 (en) | 2002-09-26 | 2003-11-11 | Vanguard International Semiconductor Corporation | Etching back process to improve topographic planarization of a polysilicon layer |
| US6753228B2 (en) * | 2002-10-15 | 2004-06-22 | Semiconductor Components Industries, L.L.C. | Method of forming a low resistance semiconductor device and structure therefor |
| TW588413B (en) * | 2002-11-07 | 2004-05-21 | Winbond Electronics Corp | Manufacturing method and device of memory with different depths of isolation trench |
| KR100481867B1 (ko) | 2002-11-11 | 2005-04-11 | 삼성전자주식회사 | 강유전체 커패시터 및 그 제조 방법 |
| US6645818B1 (en) | 2002-11-13 | 2003-11-11 | Chartered Semiconductor Manufacturing Ltd. | Method to fabricate dual-metal gate for N- and P-FETs |
| US7250650B2 (en) | 2002-11-21 | 2007-07-31 | Infineon Technologies Ag | Field-effect transistor structure and associated semiconductor memory cell |
| US7030436B2 (en) | 2002-12-04 | 2006-04-18 | Micron Technology, Inc. | Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means |
| KR100521369B1 (ko) | 2002-12-18 | 2005-10-12 | 삼성전자주식회사 | 고속도 및 저전력 소모 반도체 소자 및 그 제조 방법 |
| TW574746B (en) | 2002-12-19 | 2004-02-01 | Taiwan Semiconductor Mfg | Method for manufacturing MOSFET with recessed channel |
| TWI231042B (en) | 2002-12-27 | 2005-04-11 | Wintek Corp | Method and device to promote the yield rate and uniformity of AMOLED panel |
| KR20040061967A (ko) | 2002-12-31 | 2004-07-07 | 동부전자 주식회사 | 반도체 소자의 제조방법 |
| TW578274B (en) * | 2003-01-17 | 2004-03-01 | Nanya Technology Corp | Vertical flash memory cell with tip-shape floating gate and method therefor |
| JP4502173B2 (ja) | 2003-02-03 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP2004247656A (ja) | 2003-02-17 | 2004-09-02 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US6956256B2 (en) | 2003-03-04 | 2005-10-18 | Micron Technology Inc. | Vertical gain cell |
| JP2004281736A (ja) | 2003-03-17 | 2004-10-07 | Nec Electronics Corp | 半導体記憶装置 |
| TW578328B (en) | 2003-03-28 | 2004-03-01 | Gemtek Technology Co Ltd | Dual-frequency inverted-F antenna |
| KR100480645B1 (ko) | 2003-04-01 | 2005-03-31 | 삼성전자주식회사 | 역자기 정합 방식을 이용한 트윈―ｏｎｏ 형태의ｓｏｎｏｓ 메모리 소자 제조 방법 |
| FR2853319B1 (fr) * | 2003-04-03 | 2005-05-06 | Rhodia Chimie Sa | Composition reticulable pour electrolyte de batterie |
| US6720232B1 (en) | 2003-04-10 | 2004-04-13 | Taiwan Semiconductor Manufacturing Company | Method of fabricating an embedded DRAM for metal-insulator-metal (MIM) capacitor structure |
| US6967143B2 (en) | 2003-04-30 | 2005-11-22 | Freescale Semiconductor, Inc. | Semiconductor fabrication process with asymmetrical conductive spacers |
| TW587338B (en) | 2003-05-06 | 2004-05-11 | Mosel Vitelic Inc | Stop structure of trench type DMOS device and its formation method |
| JP3913709B2 (ja) | 2003-05-09 | 2007-05-09 | 株式会社東芝 | 半導体記憶装置 |
| JP2004335031A (ja) | 2003-05-09 | 2004-11-25 | Toshiba Corp | 半導体記憶装置 |
| KR100568854B1 (ko) | 2003-06-17 | 2006-04-10 | 삼성전자주식회사 | 반도체 메모리에서의 리세스 채널을 갖는 트랜지스터 형성방법 |
| US7105406B2 (en) | 2003-06-20 | 2006-09-12 | Sandisk Corporation | Self aligned non-volatile memory cell and process for fabrication |
| US6818515B1 (en) | 2003-06-23 | 2004-11-16 | Promos Technologies Inc. | Method for fabricating semiconductor device with loop line pattern structure |
| KR100521381B1 (ko) | 2003-06-25 | 2005-10-12 | 삼성전자주식회사 | 모오스 전계 효과 트랜지스터의 제조 방법 |
| KR100511045B1 (ko) | 2003-07-14 | 2005-08-30 | 삼성전자주식회사 | 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법 |
| US7335934B2 (en) | 2003-07-22 | 2008-02-26 | Innovative Silicon S.A. | Integrated circuit device, and method of fabricating same |
| US7326619B2 (en) * | 2003-08-20 | 2008-02-05 | Samsung Electronics Co., Ltd. | Method of manufacturing integrated circuit device including recessed channel transistor |
| US6784069B1 (en) | 2003-08-29 | 2004-08-31 | Micron Technology, Inc. | Permeable capacitor electrode |
| US7067385B2 (en) | 2003-09-04 | 2006-06-27 | Micron Technology, Inc. | Support for vertically oriented capacitors during the formation of a semiconductor device |
| US7125781B2 (en) | 2003-09-04 | 2006-10-24 | Micron Technology, Inc. | Methods of forming capacitor devices |
| KR100546378B1 (ko) | 2003-09-09 | 2006-01-26 | 삼성전자주식회사 | 리세스 채널을 가지는 트랜지스터 제조 방법 |
| US6844591B1 (en) | 2003-09-17 | 2005-01-18 | Micron Technology, Inc. | Method of forming DRAM access transistors |
| JP2005093808A (ja) | 2003-09-18 | 2005-04-07 | Fujio Masuoka | メモリセルユニット、それを備えてなる不揮発性半導体記憶装置及びメモリセルアレイの駆動方法 |
| US7184298B2 (en) | 2003-09-24 | 2007-02-27 | Innovative Silicon S.A. | Low power programming technique for a floating body memory transistor, memory cell, and memory array |
| US7468311B2 (en) * | 2003-09-30 | 2008-12-23 | Tokyo Electron Limited | Deposition of silicon-containing films from hexachlorodisilane |
| CA2485724C (en) * | 2003-10-24 | 2012-02-07 | Hunter Douglas Industries B.V. | Cord tensioner |
| JP2005142203A (ja) | 2003-11-04 | 2005-06-02 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US20050104156A1 (en) | 2003-11-13 | 2005-05-19 | Texas Instruments Incorporated | Forming a semiconductor structure in manufacturing a semiconductor device using one or more epitaxial growth processes |
| KR100521383B1 (ko) * | 2003-11-17 | 2005-10-12 | 삼성전자주식회사 | 소자분리막 상에 형성된 소오스/드레인을 갖는 반도체소자 및 그 제조방법 |
| JP2005175090A (ja) | 2003-12-09 | 2005-06-30 | Toshiba Corp | 半導体メモリ装置及びその製造方法 |
| KR100518606B1 (ko) | 2003-12-19 | 2005-10-04 | 삼성전자주식회사 | 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법 |
| JP4342970B2 (ja) | 2004-02-02 | 2009-10-14 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
| KR100540371B1 (ko) | 2004-03-02 | 2006-01-11 | 이태복 | 고 내압용 반도체 소자 및 그 제조방법 |
| US7262089B2 (en) | 2004-03-11 | 2007-08-28 | Micron Technology, Inc. | Methods of forming semiconductor structures |
| US6881635B1 (en) * | 2004-03-23 | 2005-04-19 | International Business Machines Corporation | Strained silicon NMOS devices with embedded source/drain |
| KR100614240B1 (ko) | 2004-06-10 | 2006-08-18 | 삼성전자주식회사 | 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법 |
| US7042009B2 (en) * | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| US7160788B2 (en) | 2004-08-23 | 2007-01-09 | Micron Technology, Inc. | Methods of forming integrated circuits |
| US7122425B2 (en) * | 2004-08-24 | 2006-10-17 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
| US7202127B2 (en) | 2004-08-27 | 2007-04-10 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7026689B2 (en) * | 2004-08-27 | 2006-04-11 | Taiwan Semiconductor Manufacturing Company | Metal gate structure for MOS devices |
| US7151040B2 (en) | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Methods for increasing photo alignment margins |
| US7547945B2 (en) | 2004-09-01 | 2009-06-16 | Micron Technology, Inc. | Transistor devices, transistor structures and semiconductor constructions |
| US7442976B2 (en) * | 2004-09-01 | 2008-10-28 | Micron Technology, Inc. | DRAM cells with vertical transistors |
| US7115525B2 (en) | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
| US7285812B2 (en) | 2004-09-02 | 2007-10-23 | Micron Technology, Inc. | Vertical transistors |
| US7655387B2 (en) | 2004-09-02 | 2010-02-02 | Micron Technology, Inc. | Method to align mask patterns |
| US20060108667A1 (en) | 2004-11-22 | 2006-05-25 | Macronix International Co., Ltd. | Method for manufacturing a small pin on integrated circuits or other devices |
| US20060113588A1 (en) | 2004-11-29 | 2006-06-01 | Sillicon-Based Technology Corp. | Self-aligned trench-type DMOS transistor structure and its manufacturing methods |
| US20060167741A1 (en) | 2005-01-25 | 2006-07-27 | Cisco Technology, Inc. | System and method for designing a supply chain |
| DE102005008478B3 (de) | 2005-02-24 | 2006-10-26 | Infineon Technologies Ag | Verfahren zur Herstellung von sublithographischen Strukturen |
| JP2006237455A (ja) | 2005-02-28 | 2006-09-07 | Toshiba Corp | 半導体装置とその製造方法 |
| US7244659B2 (en) * | 2005-03-10 | 2007-07-17 | Micron Technology, Inc. | Integrated circuits and methods of forming a field effect transistor |
| US7253118B2 (en) | 2005-03-15 | 2007-08-07 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
| US7390746B2 (en) | 2005-03-15 | 2008-06-24 | Micron Technology, Inc. | Multiple deposition for integration of spacers in pitch multiplication process |
| US7384849B2 (en) | 2005-03-25 | 2008-06-10 | Micron Technology, Inc. | Methods of forming recessed access devices associated with semiconductor constructions |
| US7611944B2 (en) | 2005-03-28 | 2009-11-03 | Micron Technology, Inc. | Integrated circuit fabrication |
| JP4541220B2 (ja) | 2005-04-13 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| US7214621B2 (en) * | 2005-05-18 | 2007-05-08 | Micron Technology, Inc. | Methods of forming devices associated with semiconductor constructions |
| US7429536B2 (en) | 2005-05-23 | 2008-09-30 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
| US7560390B2 (en) | 2005-06-02 | 2009-07-14 | Micron Technology, Inc. | Multiple spacer steps for pitch multiplication |
| US7396781B2 (en) | 2005-06-09 | 2008-07-08 | Micron Technology, Inc. | Method and apparatus for adjusting feature size and position |
| JP2006352005A (ja) | 2005-06-20 | 2006-12-28 | Toshiba Corp | 強誘電体記憶装置およびその製造方法 |
| US7517741B2 (en) | 2005-06-30 | 2009-04-14 | Freescale Semiconductor, Inc. | Single transistor memory cell with reduced recombination rates |
| US7282401B2 (en) * | 2005-07-08 | 2007-10-16 | Micron Technology, Inc. | Method and apparatus for a self-aligned recessed access device (RAD) transistor gate |
| US7413981B2 (en) | 2005-07-29 | 2008-08-19 | Micron Technology, Inc. | Pitch doubled circuit layout |
| US7199005B2 (en) | 2005-08-02 | 2007-04-03 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| DE102005040133A1 (de) | 2005-08-03 | 2007-02-08 | Amazonen-Werke H. Dreyer Gmbh & Co. Kg | Grubber |
| US7867851B2 (en) * | 2005-08-30 | 2011-01-11 | Micron Technology, Inc. | Methods of forming field effect transistors on substrates |
| US7696567B2 (en) * | 2005-08-31 | 2010-04-13 | Micron Technology, Inc | Semiconductor memory device |
| US7687342B2 (en) * | 2005-09-01 | 2010-03-30 | Micron Technology, Inc. | Method of manufacturing a memory device |
| US7393789B2 (en) | 2005-09-01 | 2008-07-01 | Micron Technology, Inc. | Protective coating for planarization |
| US7867845B2 (en) * | 2005-09-01 | 2011-01-11 | Micron Technology, Inc. | Transistor gate forming methods and transistor structures |
| JP4773182B2 (ja) * | 2005-10-28 | 2011-09-14 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| KR100843139B1 (ko) | 2005-12-15 | 2008-07-02 | 삼성전자주식회사 | 오픈 비트 라인 구조를 갖는 멀티레벨 동적 메모리 장치 및그 구동 방법 |
| US7495294B2 (en) | 2005-12-21 | 2009-02-24 | Sandisk Corporation | Flash devices with shared word lines |
| US7700441B2 (en) * | 2006-02-02 | 2010-04-20 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
| US7495946B2 (en) | 2006-03-02 | 2009-02-24 | Infineon Technologies Ag | Phase change memory fabricated using self-aligned processing |
| US7476933B2 (en) | 2006-03-02 | 2009-01-13 | Micron Technology, Inc. | Vertical gated access transistor |
| US7349232B2 (en) * | 2006-03-15 | 2008-03-25 | Micron Technology, Inc. | 6F2 DRAM cell design with 3F-pitch folded digitline sense amplifier |
| US7351666B2 (en) | 2006-03-17 | 2008-04-01 | International Business Machines Corporation | Layout and process to contact sub-lithographic structures |
| US7902074B2 (en) | 2006-04-07 | 2011-03-08 | Micron Technology, Inc. | Simplified pitch doubling process flow |
| US8003310B2 (en) | 2006-04-24 | 2011-08-23 | Micron Technology, Inc. | Masking techniques and templates for dense semiconductor fabrication |
| US7488685B2 (en) * | 2006-04-25 | 2009-02-10 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
| JP2008004738A (ja) | 2006-06-22 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US7602001B2 (en) | 2006-07-17 | 2009-10-13 | Micron Technology, Inc. | Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells |
| US7755132B2 (en) | 2006-08-16 | 2010-07-13 | Sandisk Corporation | Nonvolatile memories with shaped floating gates |
| US7772632B2 (en) * | 2006-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
| US7589995B2 (en) | 2006-09-07 | 2009-09-15 | Micron Technology, Inc. | One-transistor memory cell with bias gate |
| US7494870B2 (en) | 2007-01-12 | 2009-02-24 | Sandisk Corporation | Methods of forming NAND memory with virtual channel |
| US7732275B2 (en) | 2007-03-29 | 2010-06-08 | Sandisk Corporation | Methods of forming NAND flash memory with fixed charge |
| US7619311B2 (en) | 2007-02-02 | 2009-11-17 | Macronix International Co., Ltd. | Memory cell device with coplanar electrode surface and method |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US8563229B2 (en) * | 2007-07-31 | 2013-10-22 | Micron Technology, Inc. | Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures |
| US7684245B2 (en) | 2007-10-30 | 2010-03-23 | Atmel Corporation | Non-volatile memory array architecture with joined word lines |
| KR101374323B1 (ko) | 2008-01-07 | 2014-03-17 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| US7759193B2 (en) | 2008-07-09 | 2010-07-20 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US8859367B2 (en) * | 2010-07-09 | 2014-10-14 | Micron Technology, Inc. | Gate constructions of recessed access devices and methods of forming gate constructions of recessed access devices |
-
2006
- 2006-09-07 US US11/516,814 patent/US7589995B2/en active Active
-
2007
- 2007-09-07 WO PCT/US2007/019592 patent/WO2008030588A1/en active Application Filing
- 2007-09-07 KR KR1020097004838A patent/KR101057204B1/ko active IP Right Grant
- 2007-09-07 TW TW096133630A patent/TWI353041B/zh active
-
2009
- 2009-08-07 US US12/537,470 patent/US7944743B2/en active Active
-
2011
- 2011-03-25 US US13/071,979 patent/US8446762B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060083058A1 (en) * | 2004-10-04 | 2006-04-20 | Kabushiki Kaisha Toshiba | Semiconductor memory and FBC memory cell driving method |
| KR100640616B1 (ko) * | 2004-12-21 | 2006-11-01 | 삼성전자주식회사 | 매몰 게이트 패턴을 포함하는 전계 효과 트랜지스터구조물 및 그것을 포함하는 반도체 소자의 제조방법 |
| US20070158719A1 (en) | 2006-01-11 | 2007-07-12 | Promos Technologies Inc. | Dynamic random access memory structure and method for preparing the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101138463B1 (ko) | 2007-03-30 | 2012-04-25 | 인텔 코오퍼레이션 | 비휘발성 플래시 메모리를 위한 이종-ｂｉｍｏｓ 주입 공정 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110171802A1 (en) | 2011-07-14 |
| US7589995B2 (en) | 2009-09-15 |
| KR20090040460A (ko) | 2009-04-24 |
| TWI353041B (en) | 2011-11-21 |
| US7944743B2 (en) | 2011-05-17 |
| WO2008030588A1 (en) | 2008-03-13 |
| US8446762B2 (en) | 2013-05-21 |
| US20080061346A1 (en) | 2008-03-13 |
| TW200822292A (en) | 2008-05-16 |
| US20090311845A1 (en) | 2009-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101057204B1 (ko) | 벌크 기판 내에 바이어스 게이트를 갖는 1-트랜지스터 ｄｒａｍ 플로팅 바디 셀 및 그의 제조 및 동작 방법 | |
| KR100458772B1 (ko) | 반도체 디바이스 및 그 형성 방법 | |
| US8614473B2 (en) | Flash memory with recessed floating gate | |
| TWI427776B (zh) | 關於具有一浮動主體之記憶體單元的方法，裝置及系統 | |
| KR101337763B1 (ko) | 플로팅 바디를 갖는 메모리 셀과 관련된 방법, 장치 및 시스템 | |
| JP2001044297A (ja) | 半導体装置 | |
| JP2004335553A (ja) | 半導体装置およびその製造方法 | |
| US6207985B1 (en) | DRAM memory cell and array having pass transistors with surrounding gate | |
| US6384439B1 (en) | DRAM memory cell and array having pass transistors with recessed channels | |
| US7605409B2 (en) | Semiconductor device, method of manufacturing the same, sense amplifier and method of forming the same | |
| US20060054955A1 (en) | DRAM cell having MOS capacitor | |
| JP5132120B2 (ja) | ゲイン・セル、及びそれを製造し、用いる方法 | |
| US7332390B2 (en) | Semiconductor memory device and fabrication thereof | |
| US7668008B2 (en) | 1-transistor type DRAM cell, a DRAM device and manufacturing method therefore, driving circuit for DRAM, and driving method therefor | |
| JP4058403B2 (ja) | 半導体装置 | |
| US7952921B2 (en) | 1-transistor type DRAM cell, DRAM device and DRAM comprising thereof and driving method thereof and manufacturing method thereof | |
| JP2748867B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20140721 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150716 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160721 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20170720 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20180717 Year of fee payment: 8 |