CN111354797B - 射频器件及其形成方法 - Google Patents

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Abstract

在本发明提供一种射频器件及其形成方法，所述射频器件包括，第一导电类型的半导体衬底；位于所述半导体衬底中的第二导电类型的第一阱区；位于所述半导体衬底中的第一导电类型的第二阱区，所述第二阱区位于所述第一阱区上；位于所述半导体衬底中的第二导电类型的第三阱区，所述第三阱区位于所述第二阱区上；位于所述半导体衬底中的第一导电类型的第四阱区，所述第四阱区位于所述第三阱区上；位于所述半导体衬底上的栅极结构，所述栅极结构位于所述第四阱区上。由此隔离所述栅极结构与所述半导体衬底之间的射频信号，从而减少所述射频信号的泄露，提高器件的性能。

Description

射频器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种射频器件及其形成方法。
背景技术
射频开关器件是一种用于通讯领域信号开关的器件，具有结构简单，使用范围广，成本低，耗电低，易于安装，可靠性极高等优点，可广泛用于载波电话切换，有线电视信号切换，有线电视信号开关等领域，在其工作时，部分区域处于导通状态，部分区域处于关断状态。在射频器件中通常会采用阱区来隔离射频信号，以达到提高射频耐压的目的，但在现有的射频器件中，栅极结构与半导体衬底之间存在射频信号泄露较严重的问题，从而影响器件性能。
发明内容
本发明的目的在于提供一种射频器件的形成方法，以减少射频信号的泄露，提高器件的性能。
为解决上述技术问题，本发明提供一种射频器件的形成方法，所述射频器件的形成方法包括：
第一导电类型的半导体衬底；
位于所述半导体衬底中的第二导电类型的第一阱区；
位于所述半导体衬底中的第一导电类型的第二阱区，所述第二阱区位于所述第一阱区上；
位于所述半导体衬底中的第二导电类型的第三阱区，所述第三阱区位于所述第二阱区上；
位于所述半导体衬底中的第一导电类型的第四阱区，所述第四阱区位于所述第三阱区上；
位于所述半导体衬底上的栅极结构，所述栅极结构位于所述第四阱区上。
可选的，在所述的射频器件中，所述半导体衬底中形成有第一沟槽结构和第二沟槽结构，所述第一沟槽结构和所述第二沟槽结构分别位于所述栅极结构两侧的所述半导体衬底中。
可选的，在所述的射频器件中，所述第一沟槽结构和所述第二沟槽结构自所述半导体衬底的表面延伸到所述半导体衬底中。
可选的，在所述的射频器件中，所述第一阱区、所述第二阱区、所述第三阱区和所述第四阱区均位于所述第一沟槽结构和所述第二沟槽结构之间，并且所述第一阱区、所述第二阱区、所述第三阱区和所述第四阱区均与所述第一沟槽结构和所述第二沟槽结构连接。
可选的，在所述的射频器件中，所述射频器件还包括位于所述半导体衬底中的源区和漏区，所述源区和漏区分别位于所述栅极结构两侧的所述第四阱区中。
可选的，在所述的射频器件的形成方法中，所述栅极结构包括栅氧化层和位于所述栅氧化层上的栅极。
可选的，在所述的射频器件中，所述栅氧化层的材质为氧化硅。
可选的，在所述的射频器件的形成方法中，所述第一阱区和所述第三阱区中均掺杂有第二导电类型的离子，所述第二阱区和所述第四阱区中均掺杂有第一导电类型的离子，所述第一导电类型和所述第二导电类型为相反的导电类型。
基于同一发明构思，本发明还提供一种射频器件的形成方法，所述射频器件的形成方法包括：
提供第一导电类型的半导体衬底；
在所述半导体衬底中形成第二导电类型的第一阱区；
在所述半导体衬底中形成第一导电类型的第二阱区，所述第二阱区位于所述第一阱区上；
在所述半导体衬底中形成第二导电类型的第三阱区，所述第三阱区位于所述第二阱区上；
在所述半导体衬底中形成第一导电类型的第四阱区，所述第四阱区位于所述第三阱区上；
在所述半导体衬底上形成栅极结构，所述栅极结构位于所述第四阱区上。
可选的，在所述的射频器件的形成方法中，采用同一掩膜形成所述第一阱区、所述第二阱区、所述第三阱区和所述第四阱区。
在本发明提供的射频器件及其形成方法中，所述射频器件包括，第一导电类型的半导体衬底；位于所述半导体衬底中的第二导电类型的第一阱区；位于所述半导体衬底中的第一导电类型的第二阱区，所述第二阱区位于所述第一阱区上；位于所述半导体衬底中的第二导电类型的第三阱区，所述第三阱区位于所述第二阱区上；位于所述半导体衬底中的第一导电类型的第四阱区，所述第四阱区位于所述第三阱区上；位于所述半导体衬底上的栅极结构，所述栅极结构位于所述第四阱区上。即所述半导体衬底与所述第一阱区的导电类型不同，所述第一阱区与所述第二阱区的导电类型不同，所述第二阱区与所述第三阱区的导电类型不同，所述第三阱区与所述第四阱区的导电类型不同，从而使所述栅极结构与所述第四阱区、所述第三阱区、所述第二阱区、所述第一阱区和所述半导体衬底之间不易形成通路，进而隔离所述栅极结构与所述半导体衬底之间的射频信号，减少所述射频信号的泄露，提高器件的性能。
附图说明
图1是本发明实施例提供的射频器件的结构示意图；
图2是本发明实施例提供的射频器件的形成方法的流程示意图；
其中，附图标记说明如下：
100-半导体衬底；101-第一沟槽结构；102-第二沟槽结构；110-第一阱区；120-第二阱区；130-第三阱区；140-第四阱区；150-栅极结构；151-栅氧化层；152-栅极；161-源区；162-漏区。
具体实施方式
以下结合附图和具体实施例对本发明提出的射频器件及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图1，其为本发明实施例提供的射频器件的结构示意图。本发明提供一种射频器件，所述射频器件包括，第一导电类型的半导体衬底100；位于所述半导体衬底100中的第二导电类型的第一阱区110；位于所述半导体衬底100中的第一导电类型的第二阱区120，所述第二阱区120位于所述第一阱区110上；位于所述半导体衬底100中的第二导电类型的第三阱区130，所述第三阱区130位于所述第二阱区120上；位于所述半导体衬底100中的第一导电类型的第四阱区140，所述第四阱区140位于所述第三阱区130上；位于所述半导体衬底100上的栅极结构150，所述栅极结构150位于所述第四阱区上140。
所述半导体衬底100与所述第一阱区110的导电类型不同，所述第一阱区110与所述第二阱区120的导电类型不同，所述第二阱区120与所述第三阱区130的导电类型不同，所述第三阱区130与所述第四阱区140的导电类型不同，以使所述栅极结构150与所述第四阱区140、所述第三阱区130、所述第二阱区120、所述第一阱区110和所述半导体衬底100之间不易形成通路，进而隔离所述栅极结构150与所述半导体衬底100之间的射频信号，减少所述射频信号的泄露，提高器件的性能。
具体的，所述半导体衬底100与所述第一阱区110的导电类型相反，所述第一阱区110与所述第二阱区120的导电类型相反，所述第二阱区120与所述第三阱区130的导电类型相反，所述第三阱区130与所述第四阱区140的导电类型相反。优选的，所述第一阱区和所述第三阱区中均掺杂有第二导电类型的离子，所述第二阱区和所述第四阱区中均掺杂有第一导电类型的离子，所述第一导电类型和所述第二导电类型为相反的导电类型。较佳的，所述N型的离子可以包括磷离子、砷离子和锑离子，所述P型的离子可以包括硼离子和铟离子。即所述半导体衬底100、所述第一阱区110、所述第二阱区120、所述第三阱区130和所述第四阱区140之间形成两个串联连接的NPN结构或者PNP结构的三极管。当射频器件处于工作状态时，所述栅极结构150的电压大于或者小于所述第四阱区140的电压，所述半导体衬底100、所述第一阱区110、所述第二阱区120、所述第三阱区130和所述第四阱区140之间形成两个串联连接的NPN结构或者PNP结构的三极管中至少有一个处于截止状态。以使所述半导体衬底100、所述第一阱区110、所述第二阱区120、所述第三阱区130和所述第四阱区140之间不易形成通路，由此减少射频信号的泄露，从而提高器件的性能。
请继续参考图1，所述半导体衬底中形成有第一沟槽结构101和第二沟槽结构102，所述第一沟槽结构101和所述第二沟槽结构102分别位于所述栅极结构两侧的所述半导体衬底100中。所述第一沟槽结构101和所述第二沟槽结构102自所述半导体衬底100的表面延伸到半导体衬底100中，所述第一阱区110、所述第二阱区120、所述第三阱区130和所述第四阱区140均位于所述第一沟槽结构101和所述第二沟槽结构102之间。较佳的，所述第一沟槽结构101和所述第二沟槽结构102延伸至所述半导体衬底100中的深度可以大于所述第一阱区110在所述半导体衬底100中的深度，以在所述第一阱区110、所述第二阱区120、所述第三阱区130和所述第四阱区140的两侧形成隔离。并且所述第一阱区110、所述第二阱区120、所述第三阱区130和所述第四阱区140均与所述第一沟槽结构101和所述第二沟槽结构102连接，即所述第一阱区110、所述第二阱区120、所述第三阱区130和所述第四阱区140的侧边界与所述第一沟槽结构101和第二沟结构102抵靠接触。所述第一沟槽结构101和所述第二沟槽结构102均包括浅沟槽隔离结构和深沟槽隔离结构，所述浅沟槽隔离结构位于所述半导体衬底100的表面，所述深沟槽隔离结构延伸至所述半导体衬底100中。
所述栅极结构150包括一栅氧化层151和位于所述栅氧化层151上的栅极152。所述栅氧化层151的材料可以为氧化硅。所述栅极152的材料可以为多晶硅。但不限于此，在其他实施例中，所述栅极152的材料还可以为金属。
所述射频器件还包括位于所述半导体衬底100中的源区161和漏区162，所述源区161和漏区162分别位于所述栅极结构150两侧的所述第四阱区140中。
请参考图2，其为本发明具体实施例提供的射频器件的形成方法的流程示意图，基于同一发明构思，本申请还提供一种射频器件的形成方法，所述射频器件的形成方法包括：
步骤S1：提供一第一导电类型的半导体衬底；
步骤S2：在所述半导体衬底中形成第二导电类型的第一阱区；
步骤S3：在所述半导体衬底中形成第一导电类型的第二阱区，所述第二阱区位于所述第一阱区上；
步骤S4：在所述半导体衬底中形成所述第二导电类型的第三阱区，所述第三阱区位于所述第二阱区上；
步骤S5：在所述半导体衬底中形成所述第一导电类型的第四阱区，所述第四阱区位于所述第三阱区上；
步骤S6：在所述半导体衬底上形成栅极结构，所述栅极结构位于所述第四阱区上。
请继续参考图1，在步骤S1中，提供一第一导电类型的半导体衬底100；所述可以为硅衬底。在其他实施例中，所述半导体衬底100还可以为锗衬底、硅锗衬底、绝缘体上硅、绝缘体上锗或绝缘体上硅锗等半导体衬底100。
在步骤S2中，在所述半导体衬底100中形成第二导电类型的第一阱区110，所述第一导电类型与所述第二导电类型为相反的导电类型，即所述第一阱区110与所述半导体衬底100的导电类型相反。所述第一阱区110中具有第二导电类型的掺杂离子。可以通过离子注入工艺，在所述半导体衬底100中形成所述第一阱区110。
在步骤S3中，在所述半导体衬底100中形成第一导电类型的第二阱区120，所述第二阱区120位于所述第一阱区110上；所述第二阱区120中掺杂有第一导电类型的离子。
在步骤S4中，在所述半导体衬底100中形成所述第二导电类型的第三阱区130，所述第三阱区130位于所述第二阱区120上；所述第三阱区130中掺杂有第二导电类型的离子。
在步骤S5中，在所述半导体衬底100中形成所述第一导电类型的第四阱区140，所述第四阱区140位于所述第三阱区130上；所述第四阱区140中掺杂有第一导电类型的离子。所述第四阱区140、所述第三阱区130、所述第二阱区120的形成方法与所述第一阱区110的形成方法相同。
在步骤S6中，在所述半导体衬底100上形成栅极结构150，所述栅极结构150位于所述第四阱区140上。
在本申请的实施例中，所述半导体衬底100与所述第一阱区110的导电类型相反，所述第一阱区110与所述第二阱区120的导电类型相反，所述第二阱区120与所述第三阱区130的导电类型相反，所述第三阱区130与所述第四阱区140的导电类型相反。所述第一导电类型可以为P型或者N型，所述第二导电类型与所述第一导电类型相反。优选的，所述N型的离子可以包括磷离子、砷离子和锑离子，所述P型的离子可以包括硼离子和铟离子。即所述半导体衬底100、所述第一阱区110、所述第二阱区120、所述第三阱区130和所述第四阱区140之间形成两个串联连接的NPN结构或者PNP结构的三极管。当射频器件处于工作状态时，所述栅极结构150的电压大于或者小于所述第四阱区140的电压，所述半导体衬底100、所述第一阱区110、所述第二阱区120、所述第三阱区130和所述第四阱区140之间形成两个串联连接的NPN结构或者PNP结构的三极管中至少有一个处于截止状态，以使所述半导体衬底100、所述第一阱区110、所述第二阱区120、所述第三阱区130和所述第四阱区140之间不易形成通路，由此减少射频信号的泄露，从而提高器件的性能。
优选的，采用同一掩膜形成所述第一阱区110、所述第二阱区120、所述第三阱区130和所述第四阱区140，以使所述第一阱区110、所述第二阱区120、所述第三阱区130和所述第四阱区140的位置对称。
在形成所述栅极结构150之后，所述射频器件的形成方法还包括，形成源区161和漏区162，所述源区161和漏区162分别位于所述栅极结构150两侧的所述第四阱区140中。
综上所述，在本发明提供的射频器件及其的形成方法中，所述射频器件包括第一导电类型的半导体衬底；位于所述半导体衬底中的第二导电类型的第一阱区；位于所述半导体衬底中的第一导电类型的第二阱区，所述第二阱区位于所述第一阱区上；位于所述半导体衬底中的第二导电类型的第三阱区，所述第三阱区位于所述第二阱区上；位于所述半导体衬底中的第一导电类型的第四阱区，所述第四阱区位于所述第三阱区上；位于所述半导体衬底上的栅极结构，所述栅极结构位于所述第四阱区上。即所述半导体衬底与所述第一阱区的导电类型不同，所述第一阱区与所述第二阱区的导电类型不同，所述第二阱区与所述第三阱区的导电类型不同，所述第三阱区与所述第四阱区的导电类型不同，从而使所述栅极结构与所述第四阱区、所述第三阱区、所述第二阱区、所述第一阱区和所述半导体衬底之间不易形成通路，进而隔离所述栅极结构与所述半导体衬底之间的射频信号，减少所述射频信号的泄露，提高器件的性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种射频器件，其特征在于，所述射频器件包括：
第一导电类型的半导体衬底；
位于所述半导体衬底中的第二导电类型的第一阱区；
位于所述半导体衬底中的第一导电类型的第二阱区，所述第二阱区位于所述第一阱区上；
位于所述半导体衬底中的第二导电类型的第三阱区，所述第三阱区位于所述第二阱区上；
位于所述半导体衬底中的第一导电类型的第四阱区，所述第四阱区位于所述第三阱区上；
位于所述半导体衬底上的栅极结构，所述栅极结构位于所述第四阱区上；其中，所述半导体衬底、所述第一阱区、所述第二阱区、所述第三阱区和所述第四阱区之间形成两个串联连接的NPN结构或者PNP结构的三极管；当射频器件处于工作状态时，所述半导体衬底、所述第一阱区、所述第二阱区、所述第三阱区和所述第四阱区之间形成两个串联连接的NPN结构或者PNP结构的三极管中至少有一个处于截止状态。
2.如权利要求1所述的射频器件，其特征在于，所述半导体衬底中形成有第一沟槽结构和第二沟槽结构，所述第一沟槽结构和所述第二沟槽结构分别位于所述栅极结构两侧的所述半导体衬底中。
3.如权利要求2所述的射频器件，其特征在于，所述第一沟槽结构和所述第二沟槽结构自所述半导体衬底的表面延伸到所述半导体衬底中。
4.如权利要求3所述的射频器件，其特征在于，所述第一阱区、所述第二阱区、所述第三阱区和所述第四阱区均位于所述第一沟槽结构和所述第二沟槽结构之间，并且所述第一阱区、所述第二阱区、所述第三阱区和所述第四阱区均与所述第一沟槽结构和所述第二沟槽结构连接。
5.如权利要求1所述的射频器件，其特征在于，所述射频器件还包括位于所述半导体衬底中的源区和漏区，所述源区和漏区分别位于所述栅极结构两侧的所述第四阱区中。
6.如权利要求1所述的射频器件，其特征在于，所述栅极结构包括栅氧化层和位于所述栅氧化层上的栅极。
7.如权利要求6所述的射频器件，其特征在于，所述栅氧化层的材料材质为氧化硅。
8.如权利要求1所述的射频器件，其特征在于，所述第一阱区和所述第三阱区中均掺杂有第二导电类型的离子，所述第二阱区和所述第三阱区中均掺杂有第一导电类型的离子，所述第一导电类型和所述第二导电类型为相反的导电类型。
9.一种射频器件的形成方法，其特征在于，所述射频器件的形成方法包括：
提供第一导电类型的半导体衬底；
在所述半导体衬底中形成第二导电类型的第一阱区；
在所述半导体衬底中形成第一导电类型的第二阱区，所述第二阱区位于所述第一阱区上；
在所述半导体衬底中形成第二导电类型的第三阱区，所述第三阱区位于所述第二阱区上；
在所述半导体衬底中形成第一导电类型的第四阱区，所述第四阱区位于所述第三阱区上；
在所述半导体衬底上形成栅极结构，所述栅极结构位于所述第四阱区上；其中，所述半导体衬底、所述第一阱区、所述第二阱区、所述第三阱区和所述第四阱区之间形成两个串联连接的NPN结构或者PNP结构的三极管；当射频器件处于工作状态时，所述半导体衬底、所述第一阱区、所述第二阱区、所述第三阱区和所述第四阱区之间形成两个串联连接的NPN结构或者PNP结构的三极管中至少有一个处于截止状态。
10.如权利要求9所述的射频器件的形成方法，其特征在于，采用同一掩膜形成所述第一阱区、所述第二阱区、所述第三阱区和所述第四阱区。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101971304A (zh) * 2007-12-26 2011-02-09 飞兆半导体公司 用于形成具有多个沟道的屏蔽栅沟槽fet的结构和方法
CN104752227A (zh) * 2013-12-31 2015-07-01 台湾积体电路制造股份有限公司 使用离子注入降低蚀刻偏差的方法
CN106935646A (zh) * 2015-12-30 2017-07-07 中芯国际集成电路制造(北京)有限公司 埋藏沟道晶体管及其形成方法
CN110518070A (zh) * 2019-09-03 2019-11-29 深圳第三代半导体研究院 一种适用于单片集成的碳化硅ldmos器件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7589995B2 (en) * 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
KR20090046106A (ko) * 2007-11-05 2009-05-11 주식회사 동부하이텍 배리드 채널 ｐｍｏｓ 제조 방법 및 구조

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101971304A (zh) * 2007-12-26 2011-02-09 飞兆半导体公司 用于形成具有多个沟道的屏蔽栅沟槽fet的结构和方法
CN104752227A (zh) * 2013-12-31 2015-07-01 台湾积体电路制造股份有限公司 使用离子注入降低蚀刻偏差的方法
CN106935646A (zh) * 2015-12-30 2017-07-07 中芯国际集成电路制造(北京)有限公司 埋藏沟道晶体管及其形成方法
CN110518070A (zh) * 2019-09-03 2019-11-29 深圳第三代半导体研究院 一种适用于单片集成的碳化硅ldmos器件及其制造方法

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