CN104269436A - 采用两种性质的本征应变膜的应变ldmos器件 - Google Patents
采用两种性质的本征应变膜的应变ldmos器件 Download PDFInfo
- Publication number
- CN104269436A CN104269436A CN201410430928.3A CN201410430928A CN104269436A CN 104269436 A CN104269436 A CN 104269436A CN 201410430928 A CN201410430928 A CN 201410430928A CN 104269436 A CN104269436 A CN 104269436A
- Authority
- CN
- China
- Prior art keywords
- film
- eigenstrain
- drift region
- strain
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000006835 compression Effects 0.000 claims description 15
- 238000007906 compression Methods 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 14
- 230000008859 change Effects 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 239000000969 carrier Substances 0.000 abstract 1
- 230000005669 field effect Effects 0.000 abstract 1
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 230000005012 migration Effects 0.000 abstract 1
- 238000013508 migration Methods 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 21
- 238000005516 engineering process Methods 0.000 description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 21
- 238000000034 method Methods 0.000 description 20
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 10
- 230000000694 effects Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 6
- 230000009467 reduction Effects 0.000 description 4
- 239000002800 charge carrier Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000007850 degeneration Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010612 desalination reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及半导体。本发明针对现有技术中，传统的LDMOS器件中提高击穿电压与降低导通电阻等之间存在矛盾的问题，提供采用两种性质的本征应变膜的应变LDMOS器件，包括半导体衬底，半导体衬底上形成沟道掺杂区、漂移区、源区及漏区，源区和漂移区之间的沟道掺杂区的表面上生长栅氧化层，栅氧化层上生长栅，漂移区至少覆盖有向漂移区引入应力的本征应变膜二，所述沟道掺杂区至少覆盖有向沟道掺杂区引入应力的本征应变膜一。通过向沟道区引及漂移区引入张应力或压应力，达到使沟道区和漂移区载流子的迁移率得到大幅提升的效果。适用于横向双扩散金属氧化物半导体场效应晶体管。
Description
技术领域
本发明涉及半导体技术，特别涉及一种横向双扩散金属氧化物半导体场效应晶体管(LDMOSFET)。
背景技术
随着无线通信系统，功率开关模块及其相关技术的飞速发展推动着功率集成电路的快速发展，工作频率越来越高，对电路与器件频率的需求也越来越高。在射频功率器件中，横向高压功率器件LDMOS以其线性度好、增益高、耐压高、输出功率大、热稳定性好、效率高、宽带匹配性能好、价格低廉、易于和普通MOS工艺集成等方面的优势,越来越广泛地应用于功率集成电路及智能功率集成电路中。近年来，随着功率密度、增益及效率的显著提升，LDMOS已不断深入航空电子设备和移动通信基站市场，极大地提高了系统的性能。
无线通信系统的不断快速发展，急需高性能和低成本兼具的高频功率LDMOS，从器件上来讲，RFLDMOS器件应具有较高击穿电压、低导通电阻、高频率、小尺寸、工艺上易实现等特点。通常，高的击穿电压需要长的漂移区和低的漂移区掺杂，这与降低漂移区电阻、提升频率和效率相矛盾。为了克服这一矛盾，就需要在提升LDMOS器件击穿电压的同时，降低其漂移区电阻，以提升其频率特性、输出效率、线性区特性等。提升LDMOS击穿电压、降低漂移区电阻、提升效率与频率的方法主要有沟道区工程和漂移区工程。其中，漂移区工程包括：降低表面场(Reduce Surface Field，简称RESURF)技术、场板技术、场限环技术、横向变掺杂技术、结终端扩展技术、SOI技术、在漂移区上覆有高介电常数膜技术以及应变技术等。沟道区工程包括：缩短沟道区长度、采用全局SOI结构、对沟道掺杂区采用高迁移率材料如SiGe材料、采用新的栅材料如钼(Mo)材料以及应变沟道区技术等。上述技术大部分技术只适用于漂移区或沟道区，难以使器件性能的提升最大化，而全局SOI技术和应变技术可以同时适用于沟道区和漂移区。相比其他技术而言，应变技术特别是通过本征应变膜引入应力的方式，其工艺简单，成本低，对器件内部结构改动小，且可以与其他技术组合使用，在目前及未来器件小型化的趋势下，表现出了很大的优势。
应变技术通过向器件沟道区中引入应力，降低载流子的有效质量以提升载流子迁移率，进而提升器件跨导、驱动能力、以及频率。因此，在漂移区中引入适当的应力也可以降低器件导通电阻。具体来讲，向N型半导体材料中沿载流子输运方向引入单轴张应力或在输运平面内引入双轴张应力可有效提升电子迁移率，减小电阻。向P型半导体材料沿载流子输运方向引入单轴压应力可有效提升空穴迁移率，在载流子输运平面内的双轴张应力也可提升空穴迁移率，但效果相对较小。
传统的通过应力膜向LDMOS器件引入应力的方式主要是通过单一性质的本征应变膜对沟道区引入应力，其器件结构如图1所示，包括半导体衬底1，沟道掺杂区2，漂移区3，源区4，漏区5，栅氧化层6，栅7，侧墙8，向沟道引入应力的本征应变膜一10，这种结构比较有效地提升了沟道载流子的迁移率。但这种通过在整个器件上覆盖单一性质的本征应变膜的方式，在向沟道引入有益应力的同时会向漂移区引入有害作用的应力，导致漂移区载流子的迁移率降低，漂移区电阻增加。为了在向沟道引入有益应力的同时抑制漂移区的有害应力，有研究人员提出了一种在漂移区上制作连续间隔的假栅的结构，其器件结构如图2，包括半导体衬底1，沟道掺杂区2，漂移区3，源区4，漏区5，栅氧化层6，栅7，向器件引入应力的本征应变膜8，二氧化硅材料的假栅结构12。这种结构同样是通过单一性质的本征应变膜向沟道以及漂移区引入应力，沟道和漂移区引入的应力大体上一致，但假栅之间的间隔位置依然存在引入负有害作用应力的现象，在这些区域载流子的迁移率会降低。此外，制作假栅结构的工艺也相对复杂。通过锗硅虚拟衬底方式，特别是通常采用全局锗硅虚拟衬底方式在整个器件中引入单一性质的张应力或压应力的技术已在LDMOS器件中得到应用，其器件结构如图3，包括半导体衬底1，沟道掺杂区2，漂移区3，源区4，漏区5，栅氧化层6，栅7，侧墙8，渐变SiGe层12，弛豫SiGe层13。这种结构可以向沟道和漂移区同时引入张应力或压应力，但全局锗硅虚拟衬底技术存在固有的缺陷。Ge在SiGe层中的组分难以做高，且Ge易向应变的硅层中扩散，使应力减小，导致器件性能退化；而且弛豫锗硅层上难以生长厚的应变硅层，导致漂移区往往也包括了应变硅下的弛豫锗硅层，漂移区禁带宽度较窄的锗硅层的存在使其可承受耐压降低，导致LDMOS击穿电压降低。与氮化硅盖帽引入应力的方式相比，锗硅虚拟衬底方式在工艺上也更加复杂。
发明内容
本发明所要解决的技术问题，就是提供一种采用两种性质的本征应变膜的应变LDMOS器件，以达到使沟道和漂移区载流子的迁移率得到大幅提升的效果。
本发明解决所述技术问题，采用的技术方案是，采用两种性质的本征应变膜的应变LDMOS器件，包括半导体衬底，在半导体衬底上形成沟道掺杂区、漂移区、源区及漏区，源区和漂移区之间的沟道掺杂区的表面上生长有栅氧化层，栅氧化层上生长有栅，所述栅靠近源区的一侧设置有侧墙，所述有源区表面至少覆盖有本征应变膜一，所述漂移区表面至少覆盖有与本征应变膜一性质相反的本征应变膜二。
具体的，所述本征应变膜一还覆盖在本征应变膜二靠近漏区的一侧，并向器件边缘延伸。
进一步的，对于n型LDMOS，本征应变膜一具有本征压应变性质，而本征应变膜二具有本征张应变性质，这两种性质的本征应变膜共同作用，向沟道和漂移区同时引入压应力；
对于p型LDMOS，本征应变膜一具有本征张应变性质，而本征应变膜二具有本征压应变性质，这两种性质的本征应变膜共同作用，向沟道和漂移区同时引入压应力。
进一步的，本征应变膜一与本征应变膜二为同种材料制作的本征应变膜。
进一步的，本征应变膜一与本征应变膜二为不同种材料制作的本征应变膜。
具体的，当漂移区长度小于等于1微米时，漂移区表面覆盖本征应变膜二，其长度相对漂移区表面长度可在±5％内变化。
具体的，当漂移区长度大于1微米时，在漂移区表面上沿长度方向交替覆盖本征应变膜一和本征应变膜二。
进一步的，漂移区表面上沿长度方向的本征应变膜二的总长度大于本征应变膜一的总长度。
进一步的，本征应变膜一与本征应变膜二的边界接触或不接触或本征应变膜一覆盖本征应变膜二或本征应变膜二覆盖本征应变膜一。
具体的，本征应变膜一靠近栅的一侧覆盖栅表面的全部或覆盖栅表面的部分或只覆盖栅的侧墙；
本征应变膜二靠近栅的一侧覆盖栅表面的全部或覆盖栅表面的部分或只与栅靠近漏区的一侧连接。
本发明的有益效果是，通过向沟道和漂移区同时引入张应力或压应力，达到使沟道和漂移区载流子的迁移率得到大幅提升的效果；
与此同时，两种性质的本征应变膜在漏区一侧相互衔接的情况，起到了应力叠加作用，向沟道和漂移区引入的应力的大小是传统结构无法达到的；
因而大幅度提升了沟道和漂移区载流子的迁移率，减小了漂移区导通电阻，提升了器件的频率特性。
附图说明
图1为背景技术中通过单一性质的本征应变膜向沟道引入应力的LDMOS器件剖视图；
图2为背景技术中通过在漂移区上制作连续间隔的假栅结构的LDMOS器件剖视图；
图3为背景技术中通过全局锗硅虚拟衬底方式对整个器件引入应力的LDMOS器件的剖视图；
图4为本发明实施例1及实施例3中，传统的LDMOS器件剖视图；
图5为本发明实施例1中及实施例3中，对整个器件淀积向沟道引入应力的本征应变膜的LDMOS器件剖视图；
图6为本发明实施例1中，对整个器件淀积向沟道引入应力的本征应变膜后刻蚀掉漂移区上应变膜的LDMOS器件剖视图；
图7为本发明实施例1中，对在漂移区上淀积向漂移区引入应力的LDMOS器件剖视图；
图8为本发明实施例1中，对整个器件淀积向沟道引入应力的本征应变膜后刻蚀掉漂移区及栅上应变膜的LDMOS器件剖视图；
图9为本发明实施例3中，对整个器件淀积向沟道引入应力的本征应变膜后，将栅上全部区域和漂移区部分间隔区域应力膜刻蚀掉后沿沟道方向的LDMOS器件剖视图；
图10为本发明实施例3中，向漂移区交替覆盖两种性质的本征应变膜的LDMOS器件剖视图；
图11为本发明实施例5中，通过分区掺杂制作的LDMOS器件的剖视图；
其中，1为半导体衬底，2为沟道掺杂区，3为漂移区，4为源区，5为漏区，6为栅氧化层，7为栅，8为侧墙，10为本征应变膜一，11为本征应变膜二。
具体实施方式
下面结合附图及实施例详细描述本发明的技术方案：
本发明针对现有技术中，传统的通过应力膜向LDMOS器件引入应力的方式主要是通过单一性质的本征应变膜对沟道引入应力，这种结构比较有效地提升了沟道载流子的迁移率，但这种通过在整个器件上覆盖单一性质的本征应变膜的方式，在向沟道引入应力的同时会向漂移区引入有害作用的应力，从而降低了漂移区载流子的迁移率，增大了漂移区电阻；为了向沟道和漂移区同时引入应力，在漂移区上制作连续间隔的假栅的结构，这种结构同样是通过单一性质的本征应变膜向沟道区以及漂移区引入应力，沟道区和漂移区引入的应力大体上一致，但假栅之间的间隔位置依然存在引入负作用应力的现象，在这些区域载流子的迁移率会降低，此外，制作假栅结构的工艺也相对复杂；通过锗硅虚拟衬底方式，特别是通常采用全局锗硅虚拟衬底方式可以对整个器件引入单一性质的张应力或压应力，这种结构可以向沟道区和漂移区同时引入张应力或压应力，但全局锗硅虚拟衬底技术存在固有的缺陷。Ge在SiGe层中的组分难以做高，且Ge易向应变的硅层中扩散，使应力减小，导致器件性能退化；而且弛豫锗硅层上难以生长厚的应变硅层，导致漂移区往往也包括了应变硅下的弛豫锗硅层，漂移区禁带宽度较窄的锗硅层的存在使其可承受耐压降低，导致LDMOS击穿电压降低等问题，提供一种采用两种性质的本征应变膜的应变LDMOS器件，包括半导体衬底，在半导体衬底1上形成沟道掺杂区2、漂移区3、源区4及漏区5，源区4和漂移区3之间的沟道掺杂区2的表面上生长有栅氧化层6，栅氧化层6上生长有栅7，所述栅7靠近源区4的一侧设置有侧墙8，所述有源区4表面至少覆盖有本征应变膜一10，所述漂移区3表面至少覆盖有与本征应变膜一10性质相反的本征应变膜二11。通过向沟道引入张应力或压应力的同时向漂移区引入张应力或压应力，达到使沟道区和漂移区载流子的迁移率得到大幅提升的效果；两种性质的本征应变膜相互衔接在一起，起到了应力叠加作用，向沟道区和漂移区引入的应力的大小是传统结构无法达到的；因而大幅度提升了沟道区和漂移区载流子的迁移率，减小了漂移区导通电阻，提升了器件的频率特性。
实施例1
本例以采用两种性质的本征应变膜的应变n型LDMOS器件为例，n型LDMOS器件漂移区长度小于等于1微米。
首先，如图4所示，在半导体衬底1上按传统n型LDMOS工艺形成沟道掺杂区2及漂移区3，沟道掺杂区2中进行重掺杂形成源区4，漂移区3中进行重掺杂形成漏区5，源区4和漂移区3之间的沟道掺杂区2的表面上生长有栅氧化层6，栅氧化层6上生长有栅7，所述栅7靠近源区4的一侧设置有侧墙8，再形成栅、源、漏电极(图中未给出)。
接着，如图5所示，在整个器件区域淀积向沟道引入应力的本征应变膜一10，具体的，在整个器件区域淀积的向沟道引入应力的本征应变膜一10为本征压应变的氮化硅膜。
淀积完成后，如图6所示，刻蚀漂移区上全部的本征压应变的氮化硅膜，然后，如图7所示，在漂移区淀积本征应变膜二11。其中，在漂移区淀积的本征应变膜二11为本征张应变的氮化硅膜。这两种性质的本征应变膜共同作用，向沟道和漂移区同时引入张应力。在实际应用中，漂移区3表面覆盖的本征应变膜二11，其长度相对漂移区3表面长度可在±5％内变化。即漂移区3表面覆盖的本征应变膜二11的长度等于(1+±5％)*漂移区3表面长度。
具体的，本征应变膜一10靠近栅7的一侧可以覆盖到栅7表面的部分，也可以可以覆盖到栅7表面的全部，或只覆盖侧墙8的全部。本例如图7所示，本征应变膜一10靠近栅7的一侧是覆盖了整个侧墙8与栅7的表面的。只覆盖侧墙8的全部的结构示意图，如图8所示。
同时，本征应变膜二11靠近栅的一侧可以覆盖栅7表面的全部或覆盖栅7表面的部分或与栅7靠近漏区的一侧接触连接。本例中，如图7所示，本征应变膜二11与栅7靠近漏区的一侧接触连接。
同时，本例中的本征应变膜二11(即本征张应变的氮化硅膜)，覆盖了整个漂移区3的表面，在靠近漏区5的一侧，与漏区5表面覆盖的本征应变膜一10(即本征压应变的氮化硅膜)接触连接。接触连接可以起到应力叠加作用，向沟道和漂移区引入的应力的大小是传统结构无法达到的。因而大幅度提升了沟道和漂移区载流子的迁移率，减小了漂移区导通电阻，提升了器件的频率特性。本例中，本征应变膜二11与本征应变膜一10在靠近漏区一侧接触连接，但在实际应用中，也可以是本征应变膜二11与本征应变膜一10在靠近漏区一侧部分覆盖连接，可以是本征应变膜二11覆盖本征应变膜一10，也可以是本征应变膜一10覆盖本征应变膜二11。
具体的，本征应变膜一10与本征应变膜二11其中任何一种均可以延伸覆盖器件表面有源区以外的场区。
最后，在应力膜上打孔形成电极导线引出孔，按照标准的LDMOS工艺进行后续制作。
其中，本例中的本征应变膜二11采用的是，本征张应变的氮化硅膜，本征应变膜一10采用的是，本征压应变的氮化硅膜。即本征应变膜二11与本征应变膜一10可以采用同种材料的本征应变膜。而在实际应用中，同一器件中是可以采用不同材料的本征应变膜的。例如，可以在本征应变膜二11采用氧化硅膜时，本征应变膜一10可以采用氮化硅膜。
实施例2
本例以采用两种性质的本征应变膜的应变p型LDMOS器件为例，p型LDMOS器件漂移区长度小于等于1微米。
本例的漂移区长度小于等于1微米的p型LDMOS器件，与实施例1中的制作方法基本相同，其区别在于：
p型LDMOS器件中，本征应变膜一10具有本征张应变性质，而本征应变膜二11具有本征压应变性质，这两种性质的本征应变膜共同作用，向沟道和漂移区同时引入压应力。
实施例3
本例以采用两种性质的本征应变膜的应变n型LDMOS器件为例，n型LDMOS器件漂移区长度大于1微米。
其中，本例采用向漂移区表面长度方向上交替覆盖本征张应变和本征压应变的氮化硅膜，且在漂移区上沿漂移区长度方向本征张应变的淡化硅膜的总长度大于本征压应变的氮化硅膜的总长度。在除漂移区以及栅表面其他区域覆盖本征压应变的氮化硅膜，向沟道和漂移区同时引入张应力，降低了导通电阻，提升了器件的频率特性、输出特性等器件性能。
首先，如图4所示，在半导体衬底1上按传统n型LDMOS工艺形成相互邻接的沟道掺杂区2及漂移区3，沟道掺杂区2中进行重掺杂形成有源区4，漂移区3中进行重掺杂形成漏区5，源区4和漂移区3之间的沟道掺杂区2的表面上生长有栅氧化层6，栅氧化层6上生长有栅7，所述栅7靠近源区4的一侧设置有侧墙8，再形成栅、源、漏电极(图中未给出)。
接着，如图5所示，在整个器件区域淀积向沟道引入应力的本征应变膜一10，具体的，在整个器件区域淀积的向沟道引入应力的本征应变膜一10为本征压应变的氮化硅膜。
其次，对栅上全部区域和漂移区部分间隔区域进行干法刻蚀，刻蚀掉这些区域的本征压应变的氮化硅膜，其沿沟道方向上的截图，如图9所示。
接着，向漂移区刻蚀掉本征压应变的氮化硅膜的区域淀积本征应变膜二11，其中，本征应变膜二11为本征张应变的氮化硅膜，其效果图如图10所示。其中，漂移区3表面的本征应变膜二11的总长度大于本征应变膜一10的总长度。
具体的，本征应变膜一10靠近栅7的一侧可以覆盖到栅7表面的部分，也可以可以覆盖到栅7表面的全部，或只覆盖侧墙8的全部。本例如图9所示，本征应变膜一10靠近栅7的一侧是覆盖了整个侧墙8与栅7的表面的。同时，本征应变膜二11靠近栅的一侧可以覆盖栅7表面的全部或覆盖栅7表面的部分或与栅7靠近漏区的一侧接触连接。本例中，如图7所示，本征应变膜二11与栅7靠近漏区的一侧接触连接。
同时，本例中的本征应变膜二11(即本征张应变的氮化硅膜)，覆盖了整个漂移区3的表面，在靠近漏区5的一侧，与漏区5表面覆盖的本征应变膜一10(即本征压应变的氮化硅膜)接触连接。接触连接可以起到应力叠加作用，向沟道和漂移区引入的应力的大小是传统结构无法达到的。因而大幅度提升了沟道和漂移区载流子的迁移率，减小了漂移区导通电阻，提升了器件的频率特性。本例中，本征应变膜二11与本征应变膜一10在靠近漏区一侧接触连接，但在实际应用中，也可以是本征应变膜二11与本征应变膜一10在靠近漏区一侧覆盖连接，可以是本征应变膜二11覆盖本征应变膜一10，也可以是本征应变膜一10覆盖本征应变膜二11。
具体的，本征应变膜一10与本征应变膜二11其中任何一种均可以延伸覆盖器件表面有源区以外的场区。
最后，在应力膜上打孔形成电极导线引出孔，按照标准的LDMOS工艺进行后续制作。
其中，本例中的本征应变膜二11采用的是，本征张应变的氮化硅膜，本征应变膜一10采用的是，本征压应变的氮化硅膜。即本征应变膜二11与本征应变膜一10可以采用同种材料的本征应变膜。而在实际应用中，同一器件中是可以采用不同材料的本征应变膜的。例如，本征应变膜一10采用氮化硅膜时，本征应变膜二11采用氧化硅膜。
实施例4
本例以采用两种性质的本征应变膜的应变p型LDMOS器件为例，p型LDMOS器件漂移区长度大于1微米。
本例的漂移区长度大于1微米的p型LDMOS器件，与实施例3中的制作方法基本相同，其区别在于：
p型LDMOS器件中，本征应变膜一10具有本征张应变性质，而本征应变膜二11具有本征压应变性质，这两种性质的本征应变膜共同作用，向沟道和漂移区同时引入压应力。
实施例5
上述实施例1-4是针对双扩散工艺的LDMOS结构。本发明所提出的应力引入技术也适用于通过分区掺杂制作的LDMOS器件。分区掺杂制作的LDMOS器件剖面如图11所示。其与前述实施例1-4中LDMOS不同之处主要在于掺杂区域的范围不同，掺杂区域形成后器件应力的引入(即本征应变膜的覆盖制作)可参照实施例1-4中相应的应力引入步骤。
综上所述，本发明的对沟道及漂移区引入应力的LDMOS器件，通过向沟道引入张应力或压应力的同时向漂移区引入张应力或压应力，达到使沟和漂移区载流子的迁移率得到大幅提升的效果；与此同时，在漂移区近源区一侧，两种性质的本征应变膜相互衔接在一起，起到了应力叠加作用，向沟道和漂移区引入的应力的大小是传统结构无法达到的；因而大幅度提升了沟道和漂移区载流子的迁移率，减小了漂移区导通电阻，提升了器件的频率特性。
Claims (10)
1.采用两种性质的本征应变膜的应变LDMOS器件，包括半导体衬底(1)，在半导体衬底(1)上形成沟道掺杂区(2)、漂移区(3)、源区(4)及漏区(5)，源区(4)和漂移区(3)之间的沟道掺杂区(2)的表面上生长有栅氧化层(6)，栅氧化层(6)上生长有栅(7)，所述栅(7)靠近源区(4)的一侧设置有侧墙(8)，其特征在于，所述有源区(4)表面至少覆盖有本征应变膜一(10)，所述漂移区(3)表面至少覆盖有与本征应变膜一(10)性质相反的本征应变膜二(11)。
2.根据权利要求1所述的采用两种性质的本征应变膜的应变LDMOS器件，其特征在于，所述本征应变膜一(10)还覆盖在本征应变膜二(11)靠近漏区(5)的一侧，并向器件边缘延伸。
3.根据权利要求2所述的采用两种性质的本征应变膜的应变LDMOS器件，其特征在于，
对于n型LDMOS，本征应变膜一(10)具有本征压应变性质，而本征应变膜二(11)具有本征张应变性质，这两种性质的本征应变膜共同作用，向沟道和漂移区同时引入压应力；
对于p型LDMOS，本征应变膜一(10)具有本征张应变性质，而本征应变膜二(11)具有本征压应变性质，这两种性质的本征应变膜共同作用，向沟道和漂移区同时引入压应力。
4.根据权利要求3所述的采用两种性质的本征应变膜的应变LDMOS器件，其特征在于，本征应变膜一(10)与本征应变膜二(11)为同种材料制作的本征应变膜。
5.根据权利要求3所述的两种性质的本征应变膜，其特征在于，本征应变膜一(10)与本征应变膜二(11)为不同种材料制作的本征应变膜。
6.根据权利要求1所述的采用两种性质的本征应变膜的应变LDMOS器件，其特征在于，当漂移区长度小于等于1微米时，漂移区(3)表面覆盖本征应变膜二(11)，其长度相对漂移区(3)表面长度可在±5％内变化。
7.根据权利要求1所述的采用两种性质的本征应变膜的应变LDMOS器件，其特征在于，当漂移区长度大于1微米时，在漂移区(3)表面上沿长度方向交替覆盖本征应变膜一(10)和本征应变膜二(11)。
8.根据权利要求7所述的采用两种性质的本征应变膜的应变LDMOS器件，其特征在于，漂移区(3)表面上沿长度方向的本征应变膜二(11)的总长度大于本征应变膜一(10)的总长度。
9.根据权利要求6或7所述的采用两种性质的本征应变膜的应变LDMOS器件，其特征在于，本征应变膜一(10)与本征应变膜二(11)的边界接触或不接触或本征应变膜一(10)覆盖本征应变膜二(11)或本征应变膜二(11)覆盖本征应变膜一(10)。
10.根据权利要求9所述的采用两种性质的本征应变膜的应变LDMOS器件，其特征在于，本征应变膜一(10)靠近栅的一侧覆盖栅(7)表面的全部或覆盖栅(7)表面的部分或只覆盖栅(7)的侧墙(8)；
本征应变膜二(11)靠近栅的一侧覆盖栅(7)表面的全部或覆盖栅(7)表面的部分或只与栅(7)靠近漏区的一侧连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410430928.3A CN104269436B (zh) | 2014-08-28 | 2014-08-28 | 采用两种性质的本征应变膜的应变ldmos器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410430928.3A CN104269436B (zh) | 2014-08-28 | 2014-08-28 | 采用两种性质的本征应变膜的应变ldmos器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104269436A true CN104269436A (zh) | 2015-01-07 |
| CN104269436B CN104269436B (zh) | 2017-12-01 |
Family
ID=52160943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410430928.3A Active CN104269436B (zh) | 2014-08-28 | 2014-08-28 | 采用两种性质的本征应变膜的应变ldmos器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104269436B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106952960A (zh) * | 2017-04-26 | 2017-07-14 | 电子科技大学 | 一种具有槽形结构的应变nldmos器件 |
| WO2021128355A1 (zh) * | 2019-12-27 | 2021-07-01 | 华为技术有限公司 | 横向扩散金属氧化物半导体晶体管及制造方法 |
| CN117012835A (zh) * | 2023-10-07 | 2023-11-07 | 粤芯半导体技术股份有限公司 | 横向扩散金属氧化物半导体器件及其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7411251B1 (en) * | 2005-06-17 | 2008-08-12 | National Semiconductor Corporation | Self protecting NLDMOS, DMOS and extended voltage NMOS devices |
| CN102544106A (zh) * | 2012-02-20 | 2012-07-04 | 电子科技大学 | 引入了局部应力的ldmos器件 |
| US20120306014A1 (en) * | 2011-06-01 | 2012-12-06 | International Business Machines Corporation | Stress enhanced ldmos transistor to minimize on-resistance and maintain high breakdown voltage |
-
2014
- 2014-08-28 CN CN201410430928.3A patent/CN104269436B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7411251B1 (en) * | 2005-06-17 | 2008-08-12 | National Semiconductor Corporation | Self protecting NLDMOS, DMOS and extended voltage NMOS devices |
| US20120306014A1 (en) * | 2011-06-01 | 2012-12-06 | International Business Machines Corporation | Stress enhanced ldmos transistor to minimize on-resistance and maintain high breakdown voltage |
| CN102544106A (zh) * | 2012-02-20 | 2012-07-04 | 电子科技大学 | 引入了局部应力的ldmos器件 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106952960A (zh) * | 2017-04-26 | 2017-07-14 | 电子科技大学 | 一种具有槽形结构的应变nldmos器件 |
| CN106952960B (zh) * | 2017-04-26 | 2019-07-19 | 电子科技大学 | 一种具有槽形结构的应变nldmos器件 |
| WO2021128355A1 (zh) * | 2019-12-27 | 2021-07-01 | 华为技术有限公司 | 横向扩散金属氧化物半导体晶体管及制造方法 |
| CN117012835A (zh) * | 2023-10-07 | 2023-11-07 | 粤芯半导体技术股份有限公司 | 横向扩散金属氧化物半导体器件及其制造方法 |
| CN117012835B (zh) * | 2023-10-07 | 2024-01-23 | 粤芯半导体技术股份有限公司 | 横向扩散金属氧化物半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104269436B (zh) | 2017-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9196702B2 (en) | Power semiconductor device and method of manufacturing the same | |
| EP2955757B1 (en) | Nitride power component and manufacturing method therefor | |
| CN109461774B (zh) | 一种含高介电系数介质块的hemt器件 | |
| US20130126945A1 (en) | Ultra high voltage sige hbt and manufacturing method thereof | |
| CN107123684A (zh) | 一种具有宽带隙材料与硅材料复合垂直双扩散金属氧化物半导体场效应管 | |
| CN104992978A (zh) | 一种射频ldmos晶体管及其制造方法 | |
| CN103337498A (zh) | 一种bcd半导体器件及其制造方法 | |
| CN107093623A (zh) | 一种具有宽带隙衬底材料的垂直双扩散金属氧化物半导体场效应管 | |
| CN106098757A (zh) | 场效应晶体管 | |
| KR20010102255A (ko) | 자기 정렬된 실리콘 탄화물 ｌｍｏｓｆｅｔ | |
| CN102097479A (zh) | 一种低压埋沟vdmos器件 | |
| CN108538909A (zh) | 具有电荷补偿块的异质结垂直双扩散金属氧化物半导体场效应管及其制作方法 | |
| CN103441131A (zh) | 部分耗尽绝缘体上硅器件结构 | |
| CN104269436A (zh) | 采用两种性质的本征应变膜的应变ldmos器件 | |
| US20150137230A1 (en) | Laterally diffused metal oxide semiconductor and manufacturing method thereof | |
| US10217828B1 (en) | Transistors with field plates on fully depleted silicon-on-insulator platform and method of making the same | |
| US10312368B2 (en) | High voltage semiconductor devices and methods for their fabrication | |
| CN110600552B (zh) | 具有快速反向恢复特性的功率半导体器件及其制作方法 | |
| CN105304693A (zh) | 一种ldmos器件的制造方法 | |
| CN108511527A (zh) | 具有电荷补偿块的垂直双扩散金属氧化物半导体场效应管及其制作方法 | |
| CN104599974A (zh) | 半导体结构及其形成方法 | |
| CN110600536A (zh) | 增强型异质结场效应晶体管 | |
| CN104576732A (zh) | 一种寄生FinFET的横向双扩散半导体器件 | |
| CN104157690A (zh) | 一种带槽型结构的应变nldmos器件及其制作方法 | |
| CN113410299B (zh) | 一种高耐压的n沟道LDMOS器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |