TW202046490A - 次字線驅動電路、半導體記憶元件及其形成方法 - Google Patents

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Abstract

一種次字線驅動電路包括一基底、複數個閘極線、至少一個閘極接片，以及一可變厚度閘極介電質。該基底包括一隔離區和一主動區；該閘極線沿一第一方向排列並且沿垂直於該第一方向的一第二方向延伸；該閘極接片沿該第一方向延伸以覆蓋該隔離區，其中該閘極線和該至少一個閘極接片在該基底上方形成至少一個閘極區；以及該可變厚度閘極介電質包括設置在該主動區的一第一部份的上方的一厚閘極介電區，和一第二部分的上方的一薄閘極介電區。

Description

次字線驅動電路、半導體記憶元件及其形成方法
本申請案主張2019/06/07申請之美國正式申請案第16/435,167號的優先權及益處，該美國臨時申請案及該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種積體電路技術，特別是關於一種次字線驅動電路和一種半導體的記憶元件及其形成方法
半導體產業持續不斷地提高各種電子元件(例如電晶體、二極體、電阻器、電容器等)的積體密度。這種改進主要是由於最小特徵尺寸的持續地減少，允許更多的元件整合到給定的晶片區域內。半導體記憶元件經配置以對連接字線和位線的記憶胞儲存資料或讀取資料，並且基於施加到一個字線的字線電壓，同時選擇連接到一個字線的記憶胞。隨著半導體記憶元件的儲存容量的增加，更多的記憶胞連接到一條字線，因此需要增加字線驅動器的電流驅動能力。當字線驅動器的電流驅動能力受到限制時，驅動連接到相對大量記憶胞的被選擇的字線的延遲變得嚴重。為了解決於這種延遲所引起的問題，可以將字線分成多個次字線，並且可以分別通過次字線驅動器(SWD)來驅動多個次字線。
次字線驅動器向子字線提供具有比電源電壓高的電壓位準的升壓電壓，以選擇連接到一個次字線的相對少量的記憶胞。升壓電壓被施加到例如包括在次字線驅動器中的p型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)的提升(pull-up)電晶體。當提升電晶體基於具有高電壓位準的升壓電壓重複操作時，可能出現例如熱電子感應擊穿(hot electron induced punch through，HEIP)的劣化並且待機電流可能增加，因此次字線的可靠性減少。因此，隨著元件積體密度增加，需要具有可靠特性的次字線驅動器電路。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露提供一種次字線驅動電路，包括一基底、形成在該基底上的複數個閘極線、形成在該基底上的至少一個閘極接片，以及一可變厚度閘極介電質。該基底包括一隔離區和一主動區。該閘極線依序地沿一第一方向排列並且沿垂直於該第一方向的一第二方向延伸。該閘極接片沿該第一方向延伸以覆蓋該隔離區，其中該閘極線和該至少一個閘極接片在該基底上方形成至少一個閘極區。以及該可變厚度閘極介電質設置在該閘極區和該主動區之間。該可變厚度閘極介電質包括設置在該主動區的一第一部份的上方的一厚閘極介電區，和一第二部分的上方的一薄閘極介電區。
在一些實施例中，根據該至少一個閘極接片來決定該厚閘極介電區的一長度。
在一些實施例中，根據該至少一個閘極接片來決定該厚閘極介電區的一厚度。
在一些實施例中，該厚閘極介電區包括一中間閘極介電區和該薄閘極介電區。
在一些實施例中，該厚閘極介電區的該厚度實質上等於該中間閘極介電區和該薄閘極介電區的一組合厚度。
在一些實施例中，該至少一個閘極接片在該第二方向上被放大以更覆蓋該主動區的一邊界部分，該邊界部分與該隔離區域相鄰。
在一些實施例中，該閘極線包括沿該第一方向依序佈置的一第一閘極線和一第二閘極線，其中形成該至少一個閘極接片以覆蓋該第一閘極線和該第二閘極線之間的該隔離區。
在一些實施例中，該至少一個閘極接片在該第二方向上被放大以更覆蓋該第一閘極線和該第二閘極線之間的該主動區的一邊界部分，該邊界部分與該隔離區域相鄰。
在一些實施例中，在該主動區內形成一汲極區和一源極區、施加一次字線驅動訊號到該源極區、施加一字線致能訊號到該閘極線、以及該汲極區連接到一次字線。
本揭露另提供一種半導體記憶元件，包括一次字線驅動電路和一記憶胞陣列。該次字線驅動電路經配置以因應一次字線驅動訊號來向一次字線提供一次字線驅動訊號。該記憶胞陣列包括複數個記憶胞，每個記憶胞連接到該次字線一位線，該次字線驅動電路包括一基底、形成在該基底上的複數個閘極線、形成在該基底上的至少一個閘極接片，以及一可變厚度閘極介電質。該基底包括一隔離區和一主動區。該閘極線依序地沿一第一方向排列並且沿垂直於該第一方向的一第二方向延伸。該閘極接片沿該第一方向延伸以覆蓋該隔離區，其中該閘極線和該至少一個閘極接片在該基底上方形成至少一個閘極區。以及該可變厚度閘極介電質設置在該閘極區和該主動區之間。該可變厚度閘極介電質包括設置在該主動區的一第一部份的上方的一厚閘極介電區，和一第二部分的上方的一薄閘極介電區。
在一些實施例中，根據該至少一個閘極接片來決定該厚閘極介電區的一長度。
在一些實施例中，根據該至少一個閘極接片來決定該厚閘極介電區的一厚度。
在一些實施例中，該厚閘極介電區包括一中間閘極介電區和該薄閘極介電區。
在一些實施例中，該厚閘極介電區的該厚度實質上等於該中間閘極介電區和該薄閘極介電區的一組合厚度。
在一些實施例中，該至少一個閘極接片在該第二方向上被放大以更覆蓋該主動區的一邊界部分，該邊界部分與該隔離區域相鄰。
在一些實施例中，該閘極線包括沿該第一方向依序佈置的一第一閘極線和一第二閘極線，其中形成該至少一個閘極接片以覆蓋該第一閘極線和該第二閘極線之間的該隔離區。
在一些實施例中，該至少一個閘極接片在該第二方向上被放大以更覆蓋該第一閘極線和該第二閘極線之間的該主動區的一邊界部分，該邊界部分與該隔離區域相鄰。
在一些實施例中，在該主動區內形成一汲極區和一源極區、施加一次字線驅動訊號到該源極區、施加一字線致能訊號到該閘極線、以及該汲極區連接到一次字線。
本揭露另提供一種次字線驅動電路的形成方法，包括：在一通道區內形成一中間閘極介電質；從該通道區的一薄閘極介電區中移除該中間閘極介電質；在該中間閘極介電質和該厚閘極介電區的上方形成一薄閘極介電質，其中一厚閘極介電區包括該薄閘極介電質和該中間閘極介電質。
在一些實施例中，根據該至少一個閘極接片來決定該厚閘極介電區的一長度和一厚度。
由於可變厚度閘極介電質的功能，可以透過厚閘極介電區的厚閘極介電質厚度來減輕因放大閘極接引起的強電場的影響，並且相應的電晶體可以具有最佳地性能，例如次字線驅動電路的高壓電晶體的應用。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。
圖1是例示本揭露一些實施例的一半導體記憶元件的示意圖。參照圖1，半導體記憶元件1包括記憶胞陣列MCA、次字線驅動區塊SWD、感測放大器區塊SA和連接區塊CN。記憶胞陣列MCA包括連接到對應的次字線SWL的複數個記憶胞MC以及位線BL和互補位線CBL中的一個。由於記憶胞MC分別連接到次字線驅動器SWD，因此記憶胞MC基於字線致能訊號WLEj和次字線驅動訊號SWkD而進行操作。例如，可以基於列位址的一第一位元啟用施加到相應主字線MWL的字線致能訊號WLEj。此外，在一些實施例中，可以基於列位址的一第二位元啟用施加到相應次字線SWL的次字線驅動訊號SWkD，以從基於字線致能訊號WLEj和次字線驅動訊號SWkD選擇的次字線SWL連接的記憶胞MC讀取資料和向其寫入資料。如圖1所示，主字線MWL被分成複數個子字線SWL，因此可以減小由於主字線驅動器的電流驅動能力不足引起的延遲。
在一些實施例中，該記憶胞MC可以具有一個不同的結構，以反映不同類型的半導體記憶元件。對於例如，當該半導體記憶元件1是動態隨機存取記憶體(dynamic random access memory，DRAM)，每一個記憶胞MC可以包括在至少一個電晶體和一個電容器。該至少一個電晶體可以被連接到一個次字線SWL和一個位線BL。該電容器可以因應於一個訊號施加到該次字線SWL，透過該位線BL的一電壓位準來充電或放電。該半導體記憶元件1可以更包括一個刷新電路以保持電容器的電壓位準，因為電荷儲存在該電容器可以是自放電。
在一些實施例中，複數個次字線驅動器SWD可以被形成在每個次字線驅動區塊SWDS。如圖 1所示，例如，8個次字線驅動器SWD是控制由一個字線致能訊號WLEj控制。在其他實施例中，字線致能訊號WLEj控制的次字線驅動器SWD的數目可以被改變。每個該次字線驅動器SWD接收其字線致能訊號WLEj和其對應的次字線驅動訊號SWkD，並且基於該字線致能訊號WLEj提供了相應的次字線SWL與對應的次字線驅動訊號SWkD。可以基於列地址啟用提供給次字線驅動器SWD的字線致能訊號WLEj和次字線驅動訊號SWkD。次字線驅動器SWD可以因應於字線致能訊號WLEj以提供子字線SWL次字線驅動訊號SWkD。一個啟用的次字線驅動訊號SWkD可以具有一升壓電壓位準，該升壓電壓位準是半導體記憶元件1中使用的內部電壓的最高值。當次字線驅動器SWD基於相對高電壓位準的升壓電壓重複操作時，由於閘極介電質的劣化，次字線驅動器SWD的可靠性可能降低。為了減低這種劣化，在本揭露的一些實施例中，半導體記憶元件1的次字線驅動器SWD包括一延伸的閘極接片和一可變厚度閘極介電質，將於在本揭露中後續討論。
在一些實施例中，感測放大器區塊SAs包括複數個感測放大器。該複數個感測放大器可以讀取和放大記憶胞MC中的資料，或者可以放大要寫入記憶胞MC的數據，並提供具有放大資料的位線BL。感測放大區塊SA更可以包括鎖存器，用以臨時儲存從記憶胞MC讀取的資料或者要寫入記憶胞MC的資料。此外，感測放大器區塊SAs更可以包括對位線對BL和CBL進行預充電和/或均衡的均衡器。在連接區塊CN中，次字線驅動訊號SWkD電連接到相應的次字線驅動器SWD。可以基於來自位址解碼器的列位址來啟用次字線驅動訊號SWkD。例如，次字線驅動訊號SWkD可以被提供給基於列地址而選擇的第k個次字線驅動器SWD。
在一些實施例中，半導體記憶元件1更可以包括一主機介面單元、一控制單元、一位址解碼器和一周邊電路。該主機介面單元可以使用各種介面協定與外部裝置(例如，主機設備)通訊以接收命令或輸出資料，例如使用通用序列匯流排(universal serial bus，USB)、多媒體卡(multi-media card，MMC)、整合驅動電子裝置(integrated drive electronics，IDE)、序列高技術組態(serial advanced technology attachment，SATA)、快速周邊元件互連(peripheral component interconnec express，PCI-E)、並列高級技術組態(parallel advanced technology attachment，PATA)、小型電腦系統介面(small computer system interface，SCSI)、增強型小型裝置介面(enhanced small disk interface，ESDI)等。該主機介面單元可以將接收的資料轉換為半導體記憶元件1的內部電路具有的適當格式的資料，並且向控制單元提供轉換命令。控制單元可以產生操作模式訊號和用於讀取或寫入資料的一位址訊號。
在一些實施例中，位址解碼器可以包括一列解碼器和一行解碼器，其從該控制單元接收該地址訊號。列解碼器可以產生字線致能訊號WLEj和次字線驅動訊號SWkD，並且可以向​​次字線驅動器SWD提供字線致能訊號WLEj和次字線驅動訊號SWkD。如圖1所示的字線分層配置中，因應於字線致能訊號WLEj，選擇耦合到相同主字線MWL的複數個次字線驅動器SWD，然後因應於次字線驅動訊號SWkD，從複數個次字線SWL中選擇一個次字線，其中在圖1的例示中，k=0，1，2，…，7。在一些實施例中，該列解碼器更可以基於該列解碼器產生次字線禁能訊號SWkB(如圖2所示)，其與次字線驅動訊號SWkD互補。因此，該列解碼器可以向該次字線驅動器SWD提供該次字線驅動訊號SWkD和該次字線禁能訊號SWkB。
圖2是例示本揭露一些實施例的次字線驅動電路的電路圖。參照圖2，次字線驅動電路連接到第j個主字線MWL和由第j主字線MWL控制的次字線中的第k個次字線SWL，如圖1所示。可以表示圖1的次字線驅動器SWD的次字線驅動電路2，可以包括第一p型金屬氧化物半導體(PMOS)電晶體MP1、第二PMOS電晶體MP2、第一n型金屬氧化物半導體(NMOS)電晶體MN1和第二NMOS電晶體MN2。第一PMOS電晶體MP1和第二PMOS電晶體MP2中的每一個包括接收次字線驅動訊號SWkD的一源極、接收字線致能訊號WLEj的一閘極，以及連接到次字線SWL的一汲極。第一PMOS電晶體MP1和第二PMOS電晶體MP2的閘極連接到主字線MWL。字線致能訊號WLEj可以同時施加到第一PMOS電晶體MP1和第二PMOS電晶體MP2的閘極。
在一些實施例中，第一NMOS電晶體MN1包括連接到一接地電壓VSS的一源極、接收該字線致能訊號WLEj的一閘極、以及連接到該次字線SWL的一汲極。在一些實施例中，第二NMOS電晶體MN2包括連接到該接地電壓VSS的一源極、接收該次字線禁能訊號SWkB的一閘極、以及連接到該次字線SWL的一汲極。
在一些實施例中，字線致能訊號WLEj可以被啟用在邏輯低電壓位準，次字線驅動訊號SWkD可以被啟用在邏輯高電壓位準，並字線禁能訊號SWkB可以被啟用在邏輯高電壓位準。第一PMOS電晶體MP1和第二PMOS電晶體MP2可以因應於字線致能訊號WLEj而導通，並且可以向​​次字線SWL提供次字線驅動訊號SWkD。當基於列位址啟用次字線驅動訊號SWkD時，啟用的次字線驅動訊號SWkD可以具有一升壓電壓位準。該升壓電壓可以透過泵送一電源電壓來產生，並且該升壓電壓可以處在比該電源電壓更高的一電壓位準。
在一些實施例中，次字線禁能訊號SWkB可用於降低次字線SWL的一電壓位準。例如，字線致能訊號WLEj被停用使得字線致能訊號WLEj處在高於第一NMOS電電晶體MN1的臨界電壓(threshold voltage)的電壓位準時，第一PMOS電晶體MP1和第二PMOS電晶體P2被關閉，然後第一NMOS電晶體MN1導通。因此，無論次字線禁能訊號SWkB如何，次字線SWL的電壓位準都可以降低到接地電壓VSS。然而，當字線致能訊號WLEj被啟用並且次字線驅動訊號SWkD被停用時，字線致能訊號WLEj和次字線驅動訊號SWkD處在接地電壓VSS的電壓位準，第一NMOS電晶體MN1關閉，第一PMOS電晶體MP1和第二PMOS電晶體MP2導通。因此，第一PMOS電晶體MP1和第二PMOS電晶體MP2應該將次字線驅動訊號SWkD傳輸到次字線SWL，以將次字線SWL的電壓位準降低到接地電壓的電壓位準VSS。但是，在不使用次字線禁能訊號SWkB的情況下，由於在次字線SWL之間的耦合效應，次字線SWL的電壓位準可以保持在第一PMOS電晶體MP1和第二PMOS電晶體MP2的臨界電壓的電壓位準。當子字線驅動信號SWkD(當次字線驅動訊號SWkD被禁用時啟用)被施加到第二NMOS電晶體MN2的閘極時，第二NMOS電電晶體MN2導通，並且縱使次字線SWL之間的耦合，次字線SWL的電壓位準可以降低到接地電壓VSS的位準。
在一些實施例中，第一PMOS電晶體MP1和第二PMOS電電晶體MP2可作為上拉(pull-up)電晶體，第一NMOS電晶體MN1和第二NMOS電晶體MN2可作為下拉(pull-down)電晶體。當重複選擇特定次字線SWL時，可以將高位準的升壓電壓重複施加到第一PMOS電晶體MP1和第二PMOS電晶體MP2的源極區。在此情況下，第一PMOS電晶體MP1和第二PMOS電晶體MP2的源極區可能劣化。由於穿過在閘極區域下方的主動區處形成的通道的電子的突然增加，可能產生熱載流子，並且可能引起短通道效應(short channel effect)。根據一些實施例，為了減輕劣化並增加次字線驅動器SWD的可靠性，可以在形成隔離區的方向上擴大閘極接片，使得閘極接片可以覆蓋隔離第一PMOS電晶體MP1和第二PMOS電晶體MP2的閘極區域之間的區域。此外，可變厚度閘極介電質更增強了次字線驅動器SWD的可靠性。應注意的是，包括在一個次字線驅動器SWD中的第一PMOS電晶體MP1和第二PMOS電晶體MP2可以是一PMOS電晶體對。例如，閘極接片可以形成為彼此間隔開，使得PMOS電晶體對彼此分離。
圖3是例示本揭露一些實施例的次字線驅動電路的示意佈局圖。參照圖3，次字線驅動電路可以包括圖2中所示的次字線驅動電路2的電晶體。此電晶體可以形成在基底50內和基底50上，基底50可以是一半導體基底。基底50包括主動區20和用於分隔和隔離主動區20的隔離區10。可以在基底50的主動區20中形成電晶體的一源極和一漏極，並且在基底50的至少一個閘極區30內形成電晶體的一閘極。此外，在一些實施例中，形成至少一個閘極接片40以覆蓋隔離區域10。例如，電晶體可以是圖1中所示的第一PMOS電晶體MP1和第二PMOS電晶體MP2，表示做為一上拉電晶體對的操作。隔離區10可以形成在基板50上，透過一淺溝槽隔離(shallow trench isolation，STI)製程在第一方向上擴大。STI製程可用於隔離具有窄通道寬度的複數個電晶體，因為STI製程滿足具有高積體度的半導體記憶元件的設計規則。可以在第一方向上在基底50上形成一STI結構，並且可以用絕緣材料填充溝槽以形成隔離區10。
在一些實施例中，基底50可以包括在第一方向上放大的隔離區10和與隔離區10分離的主動區20。例如，基底50可以包括矽基底、鍺基底、矽鍺基底、絕緣體上鍺(germanium on insulator，GOI)基底或絕緣體上矽(silicon on insulator，SOI)基底。隔離區10可以透過矽的局部氧化(local oxidation of silicon，LOCOS)製程或其他合適的半導體製程形成。在LOCOS製程中，在基底50的未被氮化矽層覆蓋的區域中形成熱氧化層，以形成隔離區10。
在一些實施例中，主動區20可以被定義為由隔離區10分隔和隔離的基底50的區域。因此，主動區20可以在第一方向上擴大形成，第一方向與隔離區10的擴大方向相同。一源極區和一汲極區可以形成在主動區20中。在PMOS電晶體中，主動區20可以對應於形成在p型基底中的n型基底或n型阱區，源極區和汲極區可以對應於p型雜質區。閘極區30可以形成在基底50上以在垂直於該第一方向的一第二方向上擴大，使得閘極區30可以與隔離區10和主動區20交叉。閘極區30可以由第一閘極線331、第二閘極線333和閘極接片40形成。在一些實施例中，第一閘極線331可以包括在圖2中的第一PMOS電晶體MP1中，第二閘極線333可以包括在圖2中的第二PMOS電晶體MP2中。相同的字線致能訊號WLEi可以同時施加到第一閘極線331和第二閘極線333。如圖3所示，第一方向可以是x軸的方向，第二方向可以是y軸的方向。
在一些實施例中，第一閘極線331和第二閘極線333可以形成一環形結構，使得第一閘極線331和第二閘極線333的每個端部可以在第一方向上，在隔離區域10中擴大以彼此連接，從而形成環形結構。
在一些實施例中，可以透過形成閘極絕緣層、閘極導電層和閘極遮罩層來形成閘極區30，然後圖案化閘極遮罩層、閘極電極和閘極絕緣層。閘極電極可以形成為一個單層，該單層包括摻雜的多晶矽層、金屬層或導電金屬氮化物層。閘極電極也可以形成為包括摻雜多晶矽層、金屬層或導電金屬氮化物層的多層結構。考慮到閘極電極和閘極絕緣層，可以使用具有蝕刻選擇性的材料形成閘極遮罩層。在主動區20中，基於施加到主動區20中的源極區的電壓與施加到汲極區的電壓之間的電壓差，電子和電洞穿過形成在閘極區30下方的通道，可以在與閘極區30和隔離區10之間的邊界相鄰的部分中產生電子電洞對(electron hole pair，EHP)。當例如升壓電壓的相對高的電壓被施加到源極區時，可以產生許多EHP。包括在所產生的EHP中的電子可以沿絕緣區10和主動區20之間的邊界作為熱載流子流動，以增加待機電流並減小驅動電流，這表示在基底50中形成的電晶體的劣化。
此外，熱載流子可能導致短通道效應。短通道效應表示由於電子電洞對圍繞通道的邊界耦合在一起而有效通道長度減小的現象。由於短通道效應，電晶體的臨界電壓可能改變，因此，電晶體的導通/截止操作可能無法正確執行。因此，升壓電壓可能不會正確地傳遞到次字線SWL。由於漏電流，電晶體的操作也可能進一步降低。為了減輕這些影響，增加了與閘極區30和隔離區10之間的邊界相鄰的通道的有效長度，因此根據本揭露的一些實施例，閘極接片40可以在第一方向上擴大。
在一些實施例中，閘極接片40可以形成在基底50上，因此閘極接片40在第一方向上擴大以覆蓋隔離區10。閘極接片40也可以在第二方向上擴大，以更覆蓋主動區20的邊界部分21，其中邊界部分21與隔離區10相鄰。例如，閘極接片40可以在第一方向上以更大的長度形成在基底50上，使得閘極接片40可以覆蓋第一閘極線331和第二閘極線333之間的隔離區10，並且可以覆蓋主動區20的邊界部分21，其中邊界部分21與第一閘極線331和第二閘極線333之間的隔離區10相鄰。一個閘極接片40也可以沿第二方向佈置，因此每個閘極接片40覆蓋第一閘極線331和第二閘極線333之間的隔離區10。在一些實施例中，為了減輕由閘極接片40的延伸產生的強電場的影響，可以使用可變厚度閘極介電質，如圖4所示。
圖4是例示本揭露一些實施例在圖3中區域A沿線C-C的剖視圖。參照圖4，區域A沿線C-C的電晶體400的剖視圖，電晶體400可表示一高壓電晶體，例如圖2中的第一PMOS電晶體MP1或第二PMOS電晶體MP2。應該注意的是，在圖3的區域A中，沿線CC，閘極接片40在第一方向上被放大以補償高壓電晶體400，因此該區域中的較厚的閘極介電質可以減輕由於擴大的閘極接片40引起的強電場的影響。因此，可變厚度閘極介電質410設置在閘極區30和主動區20之間。如圖4所示，可變厚度閘極介電質410包括在主動區20的第一部分上方的厚閘極介電區420，以及在主動區20的第二部分上方的薄閘極介電區430。在一些實施例中，可變厚度閘極介電質410可以形成在主動區20的通道區404中。源極區460和汲極區480形成在主動區20中，通道區404設置在源極區460和汲極區480之間。此外，次字線驅動訊號SWkD被施加到源極區460，字線致能訊號WLEj被施加到閘極區30，汲極區480被連接到次字線。在一些實施例中，可變厚度閘極介電質410可以包括二氧化矽或其他合適的閘極介電質材料。
在一些實施例中，厚閘極介電區420的長度L1根據閘極接片40來決定，其中可以根據例如閘極接片40的延伸來決定。此外，厚閘極介電區420的厚度T1根據閘極接片4來決定，其中可以根據例如閘極接片40的延伸來決定。在一些實施例中，厚閘極介電區420包括中間閘極介電區440和薄閘極介電區430。厚閘極介電區420的厚度T1可以實質上等於中間閘極介電區440和薄閘極介電區430的組合厚度，或者T3和T2的組合厚度。藉由可變厚度閘極介電質410，因擴大閘極接片40所引起的強電場的影響可以透過厚閘極介電區420的厚閘極介電質厚度T1來減輕，並且電晶體400可以在例如子字線驅動電路的高壓電晶體的應用中提供最佳性能。
圖5是例示本揭露一些實施例在圖3中區域A沿線D-D的剖視圖。參照圖5，區域A沿線D-D的電晶體500的剖視圖，電晶體500可表示一低壓電晶體，例如圖2中的第一NMOS電晶體MN1或第二NMOS電晶體MN2。應當注意的是，也可以在該區域中設置其他低壓電晶體，例如圖1中的半導體記憶元件1的周邊電路的一低壓電晶體。由於低電壓規格，電晶體500不需要可變厚度閘極介電質410的厚閘極介電區420，因此薄閘極介電區430設置在閘極區30和主動區20之間。在電晶體500中，源極區560和汲極區580形成在主動區20中，其可以根據低壓電晶體500的應用而連接。
圖6是例示本揭露一些實施例的次字線驅動電路的形成方法流程圖。圖7A到圖7C是例示本揭露一些實施例在圖6流程圖中的步驟。參照圖6和圖7A至圖7C，次字線驅動電路的形成方法包括在通道區702中形成中間閘極介電質600(步驟S610)。在一些實施例中，中間閘極介電質700的形成可以由例如氧化物所定義的遮罩來決定。從通道區702的薄閘極介電區704去除中間閘極介電質700(步驟S620)，其可以例如使用另一氧化物所定義的遮罩來執行。在中間閘極介電質700和薄閘極介電區704上形成薄閘極介電質706，其中厚閘極介電區710包括薄閘極介電質706和中間閘極介電質700(步驟S630)。形成次字線驅動器的附加步驟可包括形成閘極區和擴散區，以及其他合適的處理步驟。
圖8是例示本揭露一些實施例在不同次字線驅動電路的汲極電流和閘極電壓圖。在圖8中，次字線驅動電路SWD1不包括本揭露的可變厚度閘極介電質410，而次字線驅動電路SWD2包括可變厚度閘極介電質410。如圖8所示，與次字線驅動電路SWD1相比，次字線驅動電路SWD2表現出優異的元件特性。
本揭露提供一種次字線驅動電路，包括一基底、形成在該基底上的複數個閘極線、形成在該基底上的至少一個閘極接片，以及一可變厚度閘極介電質。該基底包括一隔離區和一主動區。該閘極線沿一第一方向排列並且沿垂直於該第一方向的一第二方向延伸。該閘極接片沿該第一方向延伸以覆蓋該隔離區，其中該閘極線和該至少一個閘極接片在該基底上方形成至少一個閘極區。以及該可變厚度閘極介電質設置在該閘極區和該主動區之間。該可變厚度閘極介電質包括設置在該主動區的一第一部份的上方的一厚閘極介電區，和一第二部分的上方的一薄閘極介電區。
本揭露另提供一種半導體記憶元件，包括一次字線驅動電路和一記憶胞陣列。該次字線驅動電路經配置以因應一次字線驅動訊號來向一次字線提供一次字線驅動訊號。該記憶胞陣列包括複數個記憶胞，每個記憶胞連接到該次字線一位線，該次字線驅動電路包括一基底、形成在該基底上的複數個閘極線、形成在該基底上的至少一個閘極接片，以及一可變厚度閘極介電質。該基底包括一隔離區和一主動區。該閘極線依序地沿一第一方向排列並且沿垂直於該第一方向的一第二方向延伸。該閘極接片沿該第一方向延伸以覆蓋該隔離區，其中該閘極線和該至少一個閘極接片在該基底上方形成至少一個閘極區。以及該可變厚度閘極介電質設置在該閘極區和該主動區之間。該可變厚度閘極介電質包括設置在該主動區的一第一部份的上方的一厚閘極介電區，和一第二部分的上方的一薄閘極介電區。
本揭露另提供一種次字線驅動電路的形成方法，包括：在一通道區內形成一中間閘極介電質；從該通道區的一薄閘極介電區中移除該中間閘極介電質；在該中間閘極介電質和該厚閘極介電區的上方形成一薄閘極介電質，其中一厚閘極介電區包括該薄閘極介電質和該中間閘極介電質。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1:半導體記憶元件 2:次字線驅動電路 10:隔離區 20:主動區 30:閘極區 40:閘極接片 50:基底 331:第一閘極線 333:第二閘極線 400:電晶體 404:通道區 410:可變厚度閘極介電質 420:厚閘極介電區 430:薄閘極介電區 440:中間閘極介電區 460:源極 480:汲極 500:低壓電晶體 560:源極 580:汲極 700:中間閘極介電質 702:通道區 704:薄閘極介電區 706:薄閘極介電質 710:厚閘極介電區 A:區域 BL:位線 CBL:互補位線 CN:連接區塊 L1:長度 MC:記憶胞 MCA:記憶胞陣列 MN1:第一n​​型金屬氧化物半導體電晶體 MN2:第二n​​型金屬氧化物半導體電晶體 MP1:第一p型金屬氧化物半導體電晶體 MP2:第二p​​型金屬氧化物半導體電晶體 MWL:主字線 S610:步驟 S620:步驟 S630:步驟 SAs:感測放大器區塊 SWD:次字線驅動區塊 SWD1:次字線驅動電路 SWD2:次字線驅動電路 SWDs:次字線驅動區塊 SWkB:次字線禁能訊號 SWkD:次字線驅動訊號 SWL:次字線 T1:厚度 T2:厚度 T3:厚度 WLEj:字線致能訊號
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是示意圖，例示本揭露一些實施例的半導體記憶元件； 圖2是電路圖，例示本揭露一些實施例的次字線驅動電路； 圖3是示意佈局圖，例示本揭露一些實施例的次字線驅動電路； 圖4是剖視圖，例示本揭露一些實施例在圖3的區域A沿線C-C的剖視圖； 圖5是剖視圖，例示本揭露一些實施例在圖3的區域A沿線D-D的剖視圖； 圖6是流程圖，例示本揭露一些實施例的次字線驅動電路的形成方法； 圖7A到圖7C是形成示意圖，例示本揭露一些實施例在圖6流程圖中的步驟。 圖8是例示本揭露一些實施例在不同次字線驅動電路的汲極電流和閘極電壓圖。
10:隔離區
20:主動區
30:閘極區
40:閘極接片
50:基底
331:第一閘極線
333:第二閘極線
A:區域

Claims (20)

  1. 一種次字線驅動電路，包括： 一基底，包括一隔離區和一主動區； 複數個閘極線，形成在該基板上，該閘極線沿一第一方向排列並且沿垂直於該第一方向的一第二方向延伸； 至少一個閘極接片，形成在該基底上，該至少一個閘極接片沿該第一方向延伸以覆蓋該隔離區，其中該閘極線和該至少一個閘極接片在該基底上方形成至少一個閘極區；以及 一可變厚度閘極介電質，設置在該閘極區和該主動區之間，該可變厚度閘極介電質包括設置在該主動區的一第一部分的上方的一厚閘極介電區，和一第二部分的上方的一薄閘極介電區。
  2. 如請求項1所述的次字線驅動電路，其中根據該至少一個閘極接片來決定該厚閘極介電區的一長度。
  3. 如請求項1所述的次字線驅動電路，其中根據該至少一個閘極接片來決定該厚閘極介電區的一厚度。
  4. 如請求項1所述的次字線驅動電路，其中該厚閘極介電區包括一中間閘極介電區和該薄閘極介電區。
  5. 如請求項4所述的次字線驅動電路，其中該厚閘極介電區的該厚度實質上等於該中間閘極介電區和該薄閘極介電區的一組合厚度。
  6. 如請求項1所述的次字線驅動電路，其中該至少一個閘極接片在該第二方向上被放大以更覆蓋該主動區的一邊界部分，該邊界部分與該隔離區域相鄰。
  7. 如請求項1所述的次字線驅動電路，其中該閘極線包括沿該第一方向依序佈置的一第一閘極線和一第二閘極線，其中形成該至少一個閘極接片以覆蓋該第一閘極線和該第二閘極線之間的該隔離區。
  8. 如請求項7所述的次字線驅動電路，其中該至少一個閘極接片在該第二方向上被放大以更覆蓋該第一閘極線和該第二閘極線之間的該主動區的一邊界部分，該邊界部分與該隔離區域相鄰。
  9. 如請求項1所述的次字線驅動電路，其中在該主動區內形成一汲極區和一源極區、施加一次字線驅動訊號到該源極區、施加一字線致能訊號到該閘極線、以及該汲極區連接到一次字線。
  10. 一種半導體記憶元件，包括： 一次字線驅動電路，配置以因應一次字線驅動訊號來向一次字線提供一次字線驅動訊號；以及 一記憶胞陣列，包括複數個記憶胞，每個記憶胞連接到該次字線一位線， 其中該次字線驅動電路包括： 一基底，包括一隔離區和一主動區； 複數個閘極線，形成在該基板上，該閘極線沿一第一方向排列並且沿垂直於該第一方向的一第二方向延伸； 至少一個閘極接片，形成在該基底上，該至少一個閘極接片沿該第一方向延伸以覆蓋該隔離區，其中該閘極線和該至少一個閘極接片在該基底上方形成至少一個閘極區；以及 一可變厚度閘極介電質，設置在該閘極區和該主動區之間，該可變厚度閘極介電質包括設置在該主動區的一第一部分的上方的一厚閘極介電區，和一第二部分的上方的一薄閘極介電區。
  11. 如請求項10所述的半導體記憶元件，其中根據該至少一個閘極接片來決定該厚閘極介電區的一長度。
  12. 如請求項10所述的半導體記憶元件，其中根據該至少一個閘極接片來決定該厚閘極介電區的一厚度。
  13. 如請求項10所述的半導體記憶元件，其中該厚閘極介電區包括一中間閘極介電區和該薄閘極介電區。
  14. 如請求項13所述的半導體記憶元件，其中該厚閘極介電區的該厚度實質上等於該中間閘極介電區和該薄閘極介電區的一組合厚度。
  15. 如請求項10所述的半導體記憶元件，其中該至少一個閘極接片在該第二方向上被放大以更覆蓋該主動區的一邊界部分，該邊界部分與該隔離區域相鄰。
  16. 如請求項10所述的半導體記憶元件，其中該閘極線包括沿該第一方向依序佈置的一第一閘極線和一第二閘極線，其中形成該至少一個閘極接片以覆蓋該第一閘極線和該第二閘極線之間的該隔離區。
  17. 如請求項16所述的半導體記憶元件，其中該至少一個閘極接片在該第二方向上被放大以更覆蓋該第一閘極線和該第二閘極線之間的該主動區的一邊界部分，該邊界部分與該隔離區域相鄰。
  18. 如請求項10所述的半導體記憶元件，其中在該主動區內形成一汲極區和一源極區、施加一次字線驅動訊號到該源極區、施加一字線致能訊號到該閘極線、以及該汲極區連接到一次字線。
  19. 一種次字線驅動電路的形成方法，包括： 在一通道區內形成一中間閘極介電質； 從該通道區的一薄閘極介電區中移除該中間閘極介電質； 在該中間閘極介電質和該厚閘極介電區的上方形成一薄閘極介電質，其中一厚閘極介電區包括該薄閘極介電質和該中間閘極介電質。
  20. 如請求項19所述的形成方法，其中根據該至少一個閘極接片來確定該厚閘極介電區的一長度和一厚度。
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