JPH04276655A - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
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- JPH04276655A JPH04276655A JP3062517A JP6251791A JPH04276655A JP H04276655 A JPH04276655 A JP H04276655A JP 3062517 A JP3062517 A JP 3062517A JP 6251791 A JP6251791 A JP 6251791A JP H04276655 A JPH04276655 A JP H04276655A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特にＣＭＯＳＦＥＴを有する半導体装置の製
造方法に関するものである。
法に関し、特にＣＭＯＳＦＥＴを有する半導体装置の製
造方法に関するものである。
【０００２】
【従来の技術】従来のＣＭＯＳ半導体装置では、Ｐチャ
ネル，ＮチャネルのいずれのＭＯＳＦＥＴにおいてもＮ
型多結晶シリコンをゲート電極に用いるのが一般的であ
った。この場合ＰチャネルＭＯＳＦＥＴにおいては、回
路動作上望ましい反転電圧を得るために埋め込みチャネ
ル型となるのが通常である。しかしながら、埋め込みチ
ャネル型のデバイスはパンチスルーを起こし易く、デバ
イスの微細化に対応するのが困難となっている。このた
め、例えばＩＥＤＭ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓ
ｔ， ｐ２５２ 〜２５５，１９８６ に示されている
ように、ゲート電極にＰ型多結晶シリコンを用いてＰチ
ャネルＭＯＳＦＥＴを表面チャネル型とする方法が知ら
れている。
ネル，ＮチャネルのいずれのＭＯＳＦＥＴにおいてもＮ
型多結晶シリコンをゲート電極に用いるのが一般的であ
った。この場合ＰチャネルＭＯＳＦＥＴにおいては、回
路動作上望ましい反転電圧を得るために埋め込みチャネ
ル型となるのが通常である。しかしながら、埋め込みチ
ャネル型のデバイスはパンチスルーを起こし易く、デバ
イスの微細化に対応するのが困難となっている。このた
め、例えばＩＥＤＭ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓ
ｔ， ｐ２５２ 〜２５５，１９８６ に示されている
ように、ゲート電極にＰ型多結晶シリコンを用いてＰチ
ャネルＭＯＳＦＥＴを表面チャネル型とする方法が知ら
れている。
【０００３】次にこのような半導体装置の製造方法につ
いて図８〜図１６を用いて説明する。まず図８に示すよ
うに、半導体基板１０１ にＮウェル１０２ とＰウェ
ル１０３ とフィールド酸化膜１０４ 及びゲート酸化
膜１０５ を形成する。 次に図９に示すように、多結晶シリコン１０６ を化学
気相成長法によって堆積し、Ｐウェル１０３ の領域に
形成したレジストパターン１０７ をマスクとしてボロ
ンをイオン注入して、Ｎウェル１０２の上部の多結晶シ
リコン１０６ をＰ型にドープする。次に図１０に示す
ように、Ｎウェル１０２ の領域に形成したレジストパ
ターン１０８ をマスクとして砒素をイオン注入して、
Ｐウェル１０３ の上部の多結晶シリコン１０６ をＮ
型にドープする。次に図１１に示すように全面に化学気
相成長法によってシリコン酸化膜１０９ を堆積し、ゲ
ート電極を形成する領域にレジストパターン１１０ を
形成する。次に図１２に示すようにレジストパターン１
１０ をマスクとして、シリコン酸化膜１０９ と多結
晶シリコン１０６ を順次反応性イオンエッチングによ
って、ゲート電極 １０６′及びその上部のシリコン酸
化膜 １０９′を残して他の部分をエッチングする。
いて図８〜図１６を用いて説明する。まず図８に示すよ
うに、半導体基板１０１ にＮウェル１０２ とＰウェ
ル１０３ とフィールド酸化膜１０４ 及びゲート酸化
膜１０５ を形成する。 次に図９に示すように、多結晶シリコン１０６ を化学
気相成長法によって堆積し、Ｐウェル１０３ の領域に
形成したレジストパターン１０７ をマスクとしてボロ
ンをイオン注入して、Ｎウェル１０２の上部の多結晶シ
リコン１０６ をＰ型にドープする。次に図１０に示す
ように、Ｎウェル１０２ の領域に形成したレジストパ
ターン１０８ をマスクとして砒素をイオン注入して、
Ｐウェル１０３ の上部の多結晶シリコン１０６ をＮ
型にドープする。次に図１１に示すように全面に化学気
相成長法によってシリコン酸化膜１０９ を堆積し、ゲ
ート電極を形成する領域にレジストパターン１１０ を
形成する。次に図１２に示すようにレジストパターン１
１０ をマスクとして、シリコン酸化膜１０９ と多結
晶シリコン１０６ を順次反応性イオンエッチングによ
って、ゲート電極 １０６′及びその上部のシリコン酸
化膜 １０９′を残して他の部分をエッチングする。
【０００４】次に図１３に示すように、Ｎウェル１０２
の領域に形成したレジストパターン１１１とフィール
ド酸化膜１０４ 及びゲート電極 １０６′とその上部
のシリコン酸化膜 １０９′をマスクとして低濃度のリ
ンをイオン注入し、Ｎ型低濃度ソース・ドレイン領域１
１２ を形成する。次に図１４に示すように、Ｐウェル
１０３ の領域に形成したレジストパターン１１３ と
フィールド酸化膜１０４ 及びゲート電極 １０６′と
その上部のシリコン酸化膜 １０９′をマスクとして高
濃度のＢＦ２ をイオン注入し、Ｐ型高濃度ソース・ド
レイン領域１１４ を形成する。この際、ＢＦ２ のイ
オン注入時の加速エネルギーを小さく設定することによ
って、ゲート電極上部のシリコン酸化膜 １０９′をマ
スクとして、ゲート電極 １０６′を形成している多結
晶シリコンへのＢＦ２ の注入を防ぐことができる。次
に図１５に示すように、化学気相成長法によって第２の
シリコン酸化膜１１５ を堆積する。次に図１６に示す
ように、反応性イオンエッチングによって第２のシリコ
ン酸化膜１１５ をエッチバックして側壁 １１５′を
残して他の部分を除去し、更にＮウェル１０２ の領域
に形成したレジストパターン１１６とフィールド酸化膜
１０４ 及びゲート電極 １０６′とその上部のシリコ
ン酸化膜 １０９′と側壁 １１５′をマスクとして高
濃度の砒素をイオン注入し、Ｎ型高濃度ソース・ドレイ
ン領域１１７ を形成する。後は通常の層間絶縁膜及び
配線層の形成工程によって半導体装置を完成させる。
の領域に形成したレジストパターン１１１とフィール
ド酸化膜１０４ 及びゲート電極 １０６′とその上部
のシリコン酸化膜 １０９′をマスクとして低濃度のリ
ンをイオン注入し、Ｎ型低濃度ソース・ドレイン領域１
１２ を形成する。次に図１４に示すように、Ｐウェル
１０３ の領域に形成したレジストパターン１１３ と
フィールド酸化膜１０４ 及びゲート電極 １０６′と
その上部のシリコン酸化膜 １０９′をマスクとして高
濃度のＢＦ２ をイオン注入し、Ｐ型高濃度ソース・ド
レイン領域１１４ を形成する。この際、ＢＦ２ のイ
オン注入時の加速エネルギーを小さく設定することによ
って、ゲート電極上部のシリコン酸化膜 １０９′をマ
スクとして、ゲート電極 １０６′を形成している多結
晶シリコンへのＢＦ２ の注入を防ぐことができる。次
に図１５に示すように、化学気相成長法によって第２の
シリコン酸化膜１１５ を堆積する。次に図１６に示す
ように、反応性イオンエッチングによって第２のシリコ
ン酸化膜１１５ をエッチバックして側壁 １１５′を
残して他の部分を除去し、更にＮウェル１０２ の領域
に形成したレジストパターン１１６とフィールド酸化膜
１０４ 及びゲート電極 １０６′とその上部のシリコ
ン酸化膜 １０９′と側壁 １１５′をマスクとして高
濃度の砒素をイオン注入し、Ｎ型高濃度ソース・ドレイ
ン領域１１７ を形成する。後は通常の層間絶縁膜及び
配線層の形成工程によって半導体装置を完成させる。
【０００５】
【発明が解決しようとする課題】しかしながらこの製造
方法では、多結晶シリコン１０６ へのＰ型とＮ型の不
純物の打ち分けと、Ｐ型とＮ型のソース・ドレイン拡散
領域の打ち分けに、合計４回のレジストパターン形成工
程を要するため、従来のゲート電極にＮ型多結晶シリコ
ンを用いた場合と比較して、工程数が著しく増大する。
方法では、多結晶シリコン１０６ へのＰ型とＮ型の不
純物の打ち分けと、Ｐ型とＮ型のソース・ドレイン拡散
領域の打ち分けに、合計４回のレジストパターン形成工
程を要するため、従来のゲート電極にＮ型多結晶シリコ
ンを用いた場合と比較して、工程数が著しく増大する。
【０００６】このため、ゲート電極への不純物の導入を
ソース・ドレイン領域形成時のイオン注入によって行う
方法が考えられるが、この場合、ＮチャネルＭＯＳＦＥ
Ｔについては特に問題はない。ところが、Ｐ型ソース・
ドレイン拡散領域のイオン注入には、特に微細なデバイ
スにおいてはドーパントとしてＢＦ２が用いられるが、
このＢＦ２ がゲート電極に注入される場合、不純物の
活性化のための熱工程において、ＢＦ２ の中に含まれ
るフッ素がゲート酸化膜中における多結晶シリコンから
のボロンの拡散を促進し、これがチャネル領域に進入す
るため反転電圧が変動するといった問題点がある。
ソース・ドレイン領域形成時のイオン注入によって行う
方法が考えられるが、この場合、ＮチャネルＭＯＳＦＥ
Ｔについては特に問題はない。ところが、Ｐ型ソース・
ドレイン拡散領域のイオン注入には、特に微細なデバイ
スにおいてはドーパントとしてＢＦ２が用いられるが、
このＢＦ２ がゲート電極に注入される場合、不純物の
活性化のための熱工程において、ＢＦ２ の中に含まれ
るフッ素がゲート酸化膜中における多結晶シリコンから
のボロンの拡散を促進し、これがチャネル領域に進入す
るため反転電圧が変動するといった問題点がある。
【０００７】また、Ｎ型の高濃度不純物に通常用いられ
る砒素はＰ型不純物のボロンと比べて拡散係数が小さい
ので、活性化のための熱処理による接合深さはＮ型ソー
ス・ドレイン拡散領域の方が浅くなる。このため、微細
なＣＭＯＳデバイスにおいてパンチスルー防止するため
にＰ型ソース・ドレイン拡散領域の接合深さを浅くした
場合、Ｎ型ソース・ドレイン拡散領域の接合深さが非常
に浅くなるため、金属配線層とのコンタクト部における
接合の突き抜けや信頼性の低下といった問題を引き起こ
す。ここでＮ型の高濃度不純物としてリンを単一で用い
ることは、リンがボロンよりも更に拡散係数が大きく、
高濃度の浅い接合を形成することが困難であるため、微
細なＣＭＯＳデバイスには適さない。
る砒素はＰ型不純物のボロンと比べて拡散係数が小さい
ので、活性化のための熱処理による接合深さはＮ型ソー
ス・ドレイン拡散領域の方が浅くなる。このため、微細
なＣＭＯＳデバイスにおいてパンチスルー防止するため
にＰ型ソース・ドレイン拡散領域の接合深さを浅くした
場合、Ｎ型ソース・ドレイン拡散領域の接合深さが非常
に浅くなるため、金属配線層とのコンタクト部における
接合の突き抜けや信頼性の低下といった問題を引き起こ
す。ここでＮ型の高濃度不純物としてリンを単一で用い
ることは、リンがボロンよりも更に拡散係数が大きく、
高濃度の浅い接合を形成することが困難であるため、微
細なＣＭＯＳデバイスには適さない。
【０００８】本発明は、従来のＣＭＯＳ半導体装置の製
造方法における上記問題点を解消するためになされたも
ので、少ない工程数で、反転電圧が安定しており、金属
配線層とのコンタクト部における接合の突き抜けや信頼
性の低下といった問題点のないＰ型ゲート電極を有する
ＣＭＯＳ半導体装置の製造方法を提供することを目的と
する。
造方法における上記問題点を解消するためになされたも
ので、少ない工程数で、反転電圧が安定しており、金属
配線層とのコンタクト部における接合の突き抜けや信頼
性の低下といった問題点のないＰ型ゲート電極を有する
ＣＭＯＳ半導体装置の製造方法を提供することを目的と
する。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
め、本発明は、Ｐ型半導体領域とＮ型半導体領域を有す
る半導体基板にゲート酸化膜を介して多結晶シリコンよ
りなるゲート電極を形成する工程と、前記半導体基板全
面にリンをイオン注入する工程と、前記Ｎ型半導体領域
に選択的に前記リンよりも多量のＢＦ２ をイオン注入
してＰ型ソース・ドレイン領域を形成すると共にゲート
電極をＰ型にドープする工程と、前記Ｐ型半導体領域に
選択的に砒素をイオン注入してＮ型ソース・ドレイン領
域を形成すると共にゲート電極をＮ型にドープする工程
を含んで半導体装置を製造するものである。
め、本発明は、Ｐ型半導体領域とＮ型半導体領域を有す
る半導体基板にゲート酸化膜を介して多結晶シリコンよ
りなるゲート電極を形成する工程と、前記半導体基板全
面にリンをイオン注入する工程と、前記Ｎ型半導体領域
に選択的に前記リンよりも多量のＢＦ２ をイオン注入
してＰ型ソース・ドレイン領域を形成すると共にゲート
電極をＰ型にドープする工程と、前記Ｐ型半導体領域に
選択的に砒素をイオン注入してＮ型ソース・ドレイン領
域を形成すると共にゲート電極をＮ型にドープする工程
を含んで半導体装置を製造するものである。
【００１０】
【作用】本発明の製造方法によれば、多結晶シリコンよ
りなるゲート電極を形成した半導体基板全面に対するリ
ンのイオン注入によって、ＢＦ２ のイオン注入により
形成されたＰ型ゲート電極におけるボロンの拡散が抑制
されるため、フッ素に起因したゲート酸化膜におけるボ
ロンの増速拡散による反転電圧の変動が防止され、比較
的少ない工程数で安定した反転電圧を有するＰ型多結晶
シリコンのゲート電極を有するＰチャネルＭＯＳＦＥＴ
を製造することができる。更にＮ型ソース・ドレイン領
域においてもリンのイオン注入によって、高濃度の砒素
により小さな層抵抗を得て、しかも比較的大きな接合深
さを有する拡散層を形成することができるので、微細な
ＣＭＯＳデバイスにおいてパンチスルーを防止するため
にＰ型ソース・ドレイン拡散領域の接合深さを浅くした
場合であっても、金属配線層とＮ型ソース・ドレイン領
域のコンタクト部における接合の突き抜けや信頼性の低
下といった問題を引き起こすことがないＣＭＯＳ半導体
装置を、比較的少ない工程数で製造することができる。
りなるゲート電極を形成した半導体基板全面に対するリ
ンのイオン注入によって、ＢＦ２ のイオン注入により
形成されたＰ型ゲート電極におけるボロンの拡散が抑制
されるため、フッ素に起因したゲート酸化膜におけるボ
ロンの増速拡散による反転電圧の変動が防止され、比較
的少ない工程数で安定した反転電圧を有するＰ型多結晶
シリコンのゲート電極を有するＰチャネルＭＯＳＦＥＴ
を製造することができる。更にＮ型ソース・ドレイン領
域においてもリンのイオン注入によって、高濃度の砒素
により小さな層抵抗を得て、しかも比較的大きな接合深
さを有する拡散層を形成することができるので、微細な
ＣＭＯＳデバイスにおいてパンチスルーを防止するため
にＰ型ソース・ドレイン拡散領域の接合深さを浅くした
場合であっても、金属配線層とＮ型ソース・ドレイン領
域のコンタクト部における接合の突き抜けや信頼性の低
下といった問題を引き起こすことがないＣＭＯＳ半導体
装置を、比較的少ない工程数で製造することができる。
【００１１】
【実施例】次に実施例について説明する。図１〜図７は
本発明に係る半導体装置の製造方法の一実施例を説明す
るための製造工程図である。まず図１に示すように、半
導体基板１にＮウェル２とＰウェル３とフィールド酸化
膜４及びゲート酸化膜５を形成する。次に図２に示すよ
うに、多結晶シリコン６を化学気相成長法によって堆積
し、ゲート電極を形成する領域にレジストパターン７を
形成する。次に図３に示すように、レジストパターン７
をマスクとして多結晶シリコン６を反応性イオンエッチ
ングによって、ゲート電極６′を残して他の部分をエッ
チングする。次に図４に示すように、Ｎウェル２の領域
に形成したレジストパターン８とフィールド酸化膜４及
びゲート電極６′をマスクとして、低濃度のリンをイオ
ン注入し、Ｎ型低濃度ソース・ドレイン領域９を形成す
る。
本発明に係る半導体装置の製造方法の一実施例を説明す
るための製造工程図である。まず図１に示すように、半
導体基板１にＮウェル２とＰウェル３とフィールド酸化
膜４及びゲート酸化膜５を形成する。次に図２に示すよ
うに、多結晶シリコン６を化学気相成長法によって堆積
し、ゲート電極を形成する領域にレジストパターン７を
形成する。次に図３に示すように、レジストパターン７
をマスクとして多結晶シリコン６を反応性イオンエッチ
ングによって、ゲート電極６′を残して他の部分をエッ
チングする。次に図４に示すように、Ｎウェル２の領域
に形成したレジストパターン８とフィールド酸化膜４及
びゲート電極６′をマスクとして、低濃度のリンをイオ
ン注入し、Ｎ型低濃度ソース・ドレイン領域９を形成す
る。
【００１２】次に図５に示すように、Ｐウェル３の領域
に形成したレジストパターン１０とフィールド酸化膜４
及びゲート電極６′をマスクとして、高濃度のＢＦ２
を例えば２．８Ｅ１５／ｃｍ２ イオン注入し、Ｐ型高
濃度ソース・ドレイン領域１１を形成すると共に、Ｎウ
ェルの領域のゲート電極６′をＰ型にドープする。次に
図６に示すように、化学気相成長法によってシリコン酸
化膜１２を堆積する。次に図７に示すように、反応性イ
オンエッチングによってシリコン酸化膜１２をエッチバ
ックして側壁１２′を残して他の部分を除去し、ウェハ
ー全面に、リンを例えば６Ｅ１４／ｃｍ２ イオン注入
する。そして更にＮウェル２の領域に形成したレジスト
パターン１３とフィールド酸化膜４及びゲート電極６′
と側壁１２′をマスクとして、高濃度の砒素を例えば５
Ｅ１５／ｃｍ２イオン注入し、Ｎ型高濃度ソース・ドレ
イン領域１４を形成すると共に、Ｐウェル３の領域のゲ
ート電極６′をＮ型にドープする。
に形成したレジストパターン１０とフィールド酸化膜４
及びゲート電極６′をマスクとして、高濃度のＢＦ２
を例えば２．８Ｅ１５／ｃｍ２ イオン注入し、Ｐ型高
濃度ソース・ドレイン領域１１を形成すると共に、Ｎウ
ェルの領域のゲート電極６′をＰ型にドープする。次に
図６に示すように、化学気相成長法によってシリコン酸
化膜１２を堆積する。次に図７に示すように、反応性イ
オンエッチングによってシリコン酸化膜１２をエッチバ
ックして側壁１２′を残して他の部分を除去し、ウェハ
ー全面に、リンを例えば６Ｅ１４／ｃｍ２ イオン注入
する。そして更にＮウェル２の領域に形成したレジスト
パターン１３とフィールド酸化膜４及びゲート電極６′
と側壁１２′をマスクとして、高濃度の砒素を例えば５
Ｅ１５／ｃｍ２イオン注入し、Ｎ型高濃度ソース・ドレ
イン領域１４を形成すると共に、Ｐウェル３の領域のゲ
ート電極６′をＮ型にドープする。
【００１３】この後、熱処理によって注入された不純物
の活性化を行うが、Ｐ型ゲート電極においては熱処理に
先立って注入されたリンの作用によってボロンの拡散が
抑制されるため、フッ素に起因したゲート酸化膜中での
ボロンの増速拡散が制限され、安定した反転電圧を得る
ことができる。更にＮ型ソース・ドレイン領域１４にお
いても熱処理に先立ってリンが注入されるため、砒素単
一の注入の場合よりも深い接合が得られるので、金属配
線層とＮ型ソース・ドレイン領域のコンタクト部におけ
る接合の突き抜けや信頼性の低下といった問題を引き起
こすことはない。後は通常の層間絶縁膜及び配線層の形
成工程によって半導体装置を完成させる。
の活性化を行うが、Ｐ型ゲート電極においては熱処理に
先立って注入されたリンの作用によってボロンの拡散が
抑制されるため、フッ素に起因したゲート酸化膜中での
ボロンの増速拡散が制限され、安定した反転電圧を得る
ことができる。更にＮ型ソース・ドレイン領域１４にお
いても熱処理に先立ってリンが注入されるため、砒素単
一の注入の場合よりも深い接合が得られるので、金属配
線層とＮ型ソース・ドレイン領域のコンタクト部におけ
る接合の突き抜けや信頼性の低下といった問題を引き起
こすことはない。後は通常の層間絶縁膜及び配線層の形
成工程によって半導体装置を完成させる。
【００１４】なお本実施例においては、ＰチャネルＭＯ
ＳＦＥＴをＳＤ（ｓｉｎｇｌｅ ｄｒａｉｎ），Ｎチャ
ネルＭＯＳＦＥＴにＬＤＤ構造を用いたＣＭＯＳ半導体
装置の製造方法について示したが、両方をＳＤあるいは
ＬＤＤ構造としたＣＭＯＳ半導体装置の製造方法に対し
ても本発明を適用することができ、ＳＤ構造の場合には
、リンの全面注入工程はＰ型高濃度ソース・ドレイン領
域形成工程前に行っても同一の作用効果が得られる。ま
た本実施例においては、ゲート電極を多結晶シリコンの
単層で形成したものを示したが、高融点金属との多層膜
あるいはポリサイド構造又はサリサイド構造とした場合
に対しても適用可能である。
ＳＦＥＴをＳＤ（ｓｉｎｇｌｅ ｄｒａｉｎ），Ｎチャ
ネルＭＯＳＦＥＴにＬＤＤ構造を用いたＣＭＯＳ半導体
装置の製造方法について示したが、両方をＳＤあるいは
ＬＤＤ構造としたＣＭＯＳ半導体装置の製造方法に対し
ても本発明を適用することができ、ＳＤ構造の場合には
、リンの全面注入工程はＰ型高濃度ソース・ドレイン領
域形成工程前に行っても同一の作用効果が得られる。ま
た本実施例においては、ゲート電極を多結晶シリコンの
単層で形成したものを示したが、高融点金属との多層膜
あるいはポリサイド構造又はサリサイド構造とした場合
に対しても適用可能である。
【００１５】
【発明の効果】以上実施例に基づいて説明したように、
本発明の方法によれば、比較的少ない工程数で、安定し
た反転電圧を有するＰ型多結晶シリコンのゲート電極を
備えたＰチャネルＭＯＳＦＥＴを含み、更に金属配線層
とＮ型ソース・ドレイン領域のコンタクト部における接
合の突き抜けや信頼性の低下といった問題を引き起こす
ことのないＣＭＯＳ半導体装置を製造することができる
。
本発明の方法によれば、比較的少ない工程数で、安定し
た反転電圧を有するＰ型多結晶シリコンのゲート電極を
備えたＰチャネルＭＯＳＦＥＴを含み、更に金属配線層
とＮ型ソース・ドレイン領域のコンタクト部における接
合の突き抜けや信頼性の低下といった問題を引き起こす
ことのないＣＭＯＳ半導体装置を製造することができる
。
【図１】本発明に係るＣＭＯＳ半導体装置の製造方法の
一実施例を説明するための製造工程を示す図である。
一実施例を説明するための製造工程を示す図である。
【図２】図１に示した製造工程に続く製造工程を示す図
である。
である。
【図３】図２に示した製造工程に続く製造工程を示す図
である。
である。
【図４】図３に示した製造工程に続く製造工程を示す図
である。
である。
【図５】図４に示した製造工程に続く製造工程を示す図
である。
である。
【図６】図５に示した製造工程に続く製造工程を示す図
である。
である。
【図７】図６に示した製造工程に続く製造工程を示す図
である。
である。
【図８】従来のＣＭＯＳ半導体装置の製造方法の一例を
説明するための製造工程を示す図である。
説明するための製造工程を示す図である。
【図９】図８に示した製造工程に続く製造工程を示す図
である。
である。
【図１０】図９に示した製造工程に続く製造工程を示す
図である。
図である。
【図１１】図１０に示した製造工程に続く製造工程を示
す図である。
す図である。
【図１２】図１１に示した製造工程に続く製造工程を示
す図である。
す図である。
【図１３】図１２に示した製造工程に続く製造工程を示
す図である。
す図である。
【図１４】図１３に示した製造工程に続く製造工程を示
す図である。
す図である。
【図１５】図１４に示した製造工程に続く製造工程を示
す図である。
す図である。
【図１６】図１５に示した製造工程に続く製造工程を示
す図である。
す図である。
１ 半導体基板
２ Ｎウェル
３ Ｐウェル
４ フィールド酸化膜
５ ゲート酸化膜
６ 多結晶シリコン
６′ ゲート電極
７ レジストパターン
８ レジストパターン
９ Ｎ型低濃度ソース・ドレイン領域１０ レジス
トパターン １１ Ｐ型高濃度ソース・ドレイン領域１２ シリ
コン酸化膜 １３ レジストパターン
トパターン １１ Ｐ型高濃度ソース・ドレイン領域１２ シリ
コン酸化膜 １３ レジストパターン
Claims (1)
- 【請求項１】 Ｐ型半導体領域とＮ型半導体領域を有
する半導体基板にゲート酸化膜を介して多結晶シリコン
よりなるゲート電極を形成する工程と、前記半導体基板
全面にリンをイオン注入する工程と、前記Ｎ型半導体領
域に選択的に前記リンよりも多量のＢＦ２ をイオン注
入してＰ型ソース・ドレイン領域を形成すると共にゲー
ト電極をＰ型にドープする工程と、前記Ｐ型半導体領域
に選択的に砒素をイオン注入してＮ型ソース・ドレイン
領域を形成すると共にゲート電極をＮ型にドープする工
程を含むことを特徴とするＣＭＯＳ半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3062517A JPH04276655A (ja) | 1991-03-05 | 1991-03-05 | Ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3062517A JPH04276655A (ja) | 1991-03-05 | 1991-03-05 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04276655A true JPH04276655A (ja) | 1992-10-01 |
Family
ID=13202457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3062517A Withdrawn JPH04276655A (ja) | 1991-03-05 | 1991-03-05 | Ｃｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04276655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087225A (en) * | 1998-02-05 | 2000-07-11 | International Business Machines Corporation | Method for dual gate oxide dual workfunction CMOS |
-
1991
- 1991-03-05 JP JP3062517A patent/JPH04276655A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087225A (en) * | 1998-02-05 | 2000-07-11 | International Business Machines Corporation | Method for dual gate oxide dual workfunction CMOS |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |