CN109660243A - 用于生成随机信号的设备 - Google Patents

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Abstract

本公开的实施例涉及用于生成随机信号的设备。一种用于生成随机信号的集成设备包括：第一端子；脉冲信号生成器，被配置为在第一端子上生成电流脉冲串；和第一控制电路，被耦合到第一端子并且被配置为将电流脉冲串转换成电压信号，该电压信号随机地包括大于阈值的电压脉冲，随机信号包括大于阈值的电压脉冲。

Description

用于生成随机信号的设备
相关申请的交叉引用
本申请要求于2017年10月12日提交的法国专利申请号1759547的优先权，其申请通过引用并入本文。
技术领域
实施例涉及集成电路，并且在特别的实施例中，涉及被配置为生成随机信号的集成电路。
背景技术
通常，为了生成随机信号，存在基于物理事件的解决方案，诸如例如为雪崩效应。也就是说，这些解决方案要求几个伏特的操作电压，并且因此从电功率消耗的观点来看是不利的。
其它解决方案使用包括触发器的伪随机计数器，但是具有不足够随机的缺点。
因此，需要生产具有低功率消耗和改进的随机性质的随机信号生成器。
发明内容
因此，根据一个实施例，所提出的是使得可以生成具有强的随机分量的信号的设备，并且该信号的功率消耗很低。
根据一个方面，所提出的是用于生成随机信号的集成设备，该集成设备包括：第一端子；脉冲信号生成器，被配置为在第一端子上生成电流脉冲串；和第一控制电路，被耦合到第一端子并且被配置为将电流脉冲转换成电压信号，该电压信号随机地具有大于阈值的电压脉冲，随机信号包括大于阈值的电压脉冲。
根据一个实施例，设备进一步包括电源端子，电源端子旨在接收电源电压，并且第一控制电路包括第一MOS电容器，第一MOS电容器被耦合在第一辅助电源端子和第一端子之间，第一辅助电源端子旨在递送第一辅助电压，并且第一MOS电容器被配置为当其达到其耗尽状态时在电流脉冲存在的情况下生成大于阈值的电压脉冲，第一控制电路可以对电容器随机地进行充电和放电。
第一辅助电压端子可以是电源端子，并且在该情况下，第一辅助电压是电源电压。
根据一个实施例，设备包括参考端子，参考端子旨在接收参考电压，并且第一控制电路进一步包括：
主晶体管，被耦合在第一端子和共同节点之间，并且在一方面主晶体管的衬底通过第二控制电路被耦合到参考端子，并且另一方面主晶体管的衬底被直接耦合到主晶体管的栅极；
第二电容器，被耦合在共同节点和第二辅助电源端子之间，第二辅助电源端子被配置为递送第二辅助电压；
第一次晶体管，被耦合在第一端子和参考端子之间，并且第一次晶体管的栅极被耦合到共同节点；
第二次晶体管，被耦合在电源端子和共同节点之间，并且第二次晶体管的栅极被耦合到主晶体管的栅极；以及
电阻性元件，被耦合在共同节点和参考端子之间。
第二辅助电压端子可以是电源端子，并且在该情况下第二辅助电压是参考电压。
这种电路具有非常短的反应时间，并且使得可以通过主晶体管在第一电容器和第二电容器之间产生电子流动的混沌振荡。根据在每个脉冲的瞬时的每个电容器的电荷，后者将会或者将不会被第一控制电路吸收，或者然后被积分到电压脉冲中。
在本文和在本说明书的其余部分中，针对晶体管的术语“衬底”表示在其中产生源极区域和漏极区域的半导体材料。
在使用绝缘体上硅(SOI)技术生产的晶体管的情况中，该衬底是通过埋置的绝缘层与载体衬底分离的硅膜。
根据一个实施例，设备是在半导体衬底中产生的，并且第一电容器和第二电容器各具有在半导体衬底的同一有源区中所产生的电极，并且以与主晶体管的分离的电极半导体区域并列的方式，第一端子是通过与主晶体管的漏极半导体区域相接触而产生的。
衬底有利地是绝缘体上硅类型的。
将第一端子耦合到主晶体管的漏极使得可以实现集成电路的足够的反应性，以获得混沌振荡。
此外，以与主晶体管的电极半导体区域并列的方式来产生每个晶体管的电极使得可以产生没有金属轨道的电连接，从而允许电荷载流子的流动，而不需要它们提取硅膜，从而有利地促进这些载流子的流动之间的相互作用。
电阻性元件可以具有大于1兆欧(1MΩ)的电阻。
第二控制电路可以包括控制电阻器或者控制晶体管，控制晶体管的控制电极被配置为接收控制信号，使得修改控制晶体管的漏极-源极连接的电阻。
根据另一方面，所提出的是包括至少一个诸如上述的设备的系统。
系统可以是包括多个触发器的随机计数器，多个触发器的时钟输入被耦合到至少一个设备的输出端子。
系统可以是包括多个触发器的随机数生成器，每个触发器具有被耦合到分立设备的数据输入。
附图说明
通过研究实现的完全非限制性模式的详细描述以及本发明和附图的实施例，本发明的其它优点和特征将变得显而易见。
图1到图6图示了本发明的实施例。
具体实施方式
图1示意性地图示了用于生成随机信号Sa的集成设备DIS，集成设备DIS是在绝缘体上硅(SOI)类型的半导体衬底上和其中产生的。
设备DIS包括第一端子B1，第一端子B1旨在接收第一信号Se(在该情况中为电流脉冲串)以及发射随机信号Sa。设备DIS还包括电源端子BV和参考端子BR，电源端子BV旨在接收电源电压Vdd(在该情况中具有1伏特的值)，参考端子BR旨在接收参考电压(例如在该情况中为接地)。
设备DIS包括电流源SC和第一控制电路CTRL，电流源SC被配置为生成第一信号Se，第一控制电路CTRL被配置为将电流脉冲转换成电压信号，电压信号随机地具有大于阈值的脉冲。
在该情况中，第一控制电路CTRL包括第一电容器C1，第一电容器C1被耦合在第一端子B1和电源端子BV之间，并且被配置为接收和积分输入信号Se。第一电容器C1是MOS电容器，并且因此不呈现线性行为。
然而，如图2中所图示，第一电容器C1可以被耦合在第一端子B1和第一辅助端子Bx1之间，第一辅助端子Bx1递送不同于电源电压Vdd的第一辅助电压Vx1。
在该情况中，第二电容器C1被耦合在第一控制电路CTRL的共同节点NC和电源端子BV之间。第二电容器C2是MOS电容器，并且因此不呈现线性行为。
然而，如图2中所图示，第二电容器C2可以被耦合在共同节点NC和第二辅助端子Bx2之间，第二辅助端子Bx2递送不同于电源电压Vdd的第二辅助电压Vx2。
第一次晶体管Ts1被耦合在第一端子B1和参考端子BR之间，并且在导通态中被配置为禁用第一MOS电容器C1，第一次晶体管Ts1的栅极Gs1被耦合到共同节点NC。
第二次晶体管Ts2在导通态中被配置为使第二电容器C2短路，第二次晶体管Ts2被耦合在电源端子BV和共同节点之间。
此外，设备DIS包括主MOS晶体管T1，主MOS晶体管T1的第一电极半导体区域(在该情况中为其漏极D1)被耦合到第一端子B1，第二电极半导体区域(在该情况中为其源极S1)被耦合到共同节点NC，并且主MOS晶体管T1的栅极G1被耦合到第二辅助晶体管Ts2的栅极Gs2。
主晶体管T1的衬底sb1被电耦合到栅极G1。
主MOS晶体管T1包括寄生双极晶体管，寄生双极晶体管的基极是MOS晶体管的衬底sb1，寄生双极晶体管的集电极是漏极D1，并且寄生双极晶体管的发射极是源极S1。
在该情况中，主MOS晶体管具有大约300纳米的栅极宽度和大约28纳米的栅极长度(漏极-源极距离)。
此外，第一控制电路CTRL包括电阻性元件(在该情况中为电阻器R)，电阻性元件被耦合在共同节点NC和参考端子BR之间，具有例如1千兆欧姆(1GΩ)的值。
然而，电阻性元件可以是其栅极被偏置的NMOS晶体管，以使获得NMOS晶体管的漏极-源极连接的电阻，例如等于1千兆欧姆(1GΩ)。
第二控制电路CC被耦合在衬底sb1和参考端子BR之间，并且被配置为调整主晶体管T1的触发阈值的值。
在该情况中，第二控制电路CC包括具有例如1千兆欧姆(1GΩ)的值的控制电阻器Rc。
然而，如图2中所图示，第二控制电路CC可以包括控制晶体管Tc，控制晶体管Tc的控制电极被配置为接收控制信号，以使修改控制晶体管Tc的漏极-源极连接的电阻。
图3图示了设备DIS的操作以及特别地在第一端子B1的电势的演变(例如，电压随时间的变化)，也就是说，其脉冲形成随机信号Sa的集成信号Si的演变、在共同节点NC的电压Snc的演变，以及主晶体管T1的栅极G1上的电压Sg1的演变。
在设备DIS的操作期间，在该情况中第一端子B1接收形成输入信号Se的一系列电流脉冲。
因此，在第一端子B1上存在输入信号Se的情况中，第一MOS电容器C1充电，并且第一端子B1上的电势(集成信号Si)基本上线性增加。
当集成信号Si(也就是说，第一端子B1上的电势)达到触发阈值时，然后通过第一晶体管T1的漏极-衬底电容和漏极-栅极电容，以及通过在第一晶体管T1的衬底sb1上的漏极-衬底结的漏电流，集成信号Si在第一晶体管TR1的栅极g1上传送。晶体管T1的漏极-衬底电容的存在以及晶体管T1的衬底sb1和栅极之间的连接使得可以结合本征双极晶体管的操作在亚阈值模式下获得MOS晶体管的操作。
因此，晶体管T1具有混合操作。这种晶体管对于本领域技术人员来说是公知的，出于所有目的，本领域技术人员例如可以参照国际专利申请WO2011089179。
此外，这些组合效应互相放大彼此。具体地，栅极G1和衬底sb1之间的连接使能栅极G1(通过漏极-栅极电容，但是也通过衬底sb1的偏置)被偏置到比通过简单的漏极-栅极耦合更大的程度，并且因此也使得可以放大这些组合效应，因为栅极电压变得越接近MOS晶体管的阈值电压，寄生双极晶体管的电流增益就增加得越多。
此外，控制电阻器Rc的电阻和漏极-衬底电容的电容的乘积越高，那么触发阈值的值就越低。
使用混合操作晶体管是特别有利的，因为这使得可以获得低触发阈值，例如1伏特的量级。
此外，第一电容器C1的端子两端的电压首先基本上线性地并且递增地增加。
此外，在第一电容器C1是MOS电容器的情况下，在MOS电容器C1的第一端子B1处特定的电压阈值TH(在该情况中为0.6伏特)以上，电压增量基本上不再线性地增加，但是具有1伏特到几伏特的高振幅电压脉冲IMP的形式。
当集成信号Si达到主晶体管T1的触发阈值(在该情况中为0.6伏特)时，主MOS晶体管T1触发，电容器C1部分地通过MOS晶体管T1向共同节点NC放电，并且主晶体管T1的栅极G1被偏置很短暂的持续时间。
该短暂偏置被直接传送到第二次晶体管Ts2的栅极Gs2，并且使得可以通过次MOS晶体管Ts2将共同节点NC短暂地耦合到电源端子BV。
因此，首先在通过第二次级MOS晶体管Ts2耦合到电源端子BV的影响下，其次在通过主晶体管T1被耦合到第一端子B1的影响下，在共同节点的电压Snc增加，但是没有达到电源电压Vdd。
在共同节点NC处的电压的增加使得可以偏置第一次晶体管Ts1的栅极Gs1。
因此，次晶体管Ts1处在导通状态，并且因此第一电容器C1部分放电。
由于在共同节点NC的电压Snc增加，并且在第一端子B1处的电势减小，因此流经主晶体管T1的电流的方向可以间歇地反向。
此外，由于电路的各个点(以下将详细说明其一些示例)之间的耦合、第一端子B1上的脉冲生成、以及由于第一控制电路CTRL的高反应性而导致的事件的非常短暂的持续时间，因此第一端子B1上的电压Sa和第二电容器C2的端子两端的电压Snc混沌地变化。
更准确地，在两个电容器C1和C2之间的电荷通过主晶体管T1存在混沌振荡，导致信号Sa的随机性质。
此外，如果第一MOS电容器C1的端子处的电荷的值使得第一MOS电容器C1达到其耗尽状态，并且由于第一控制电路CTRL的偏置条件使得MOS电容器C1不能放电，那么第一信号Se的电流脉冲以大于阈值TH(在该情况中等于0.6伏特)的电压脉冲IMP的形式在第一端子B1处的电势中引起非常大的上升。
因此，集成信号Si的这些脉冲随机地出现，并且形成随机信号Sa，集成信号Si的这些脉冲取决于在给定的瞬时的第一控制电路CTRL的偏置条件。
因此，设备DIS使得可以生成包含高的随机分量的信号，并且由于设备DIS在低电压下操作，因而呈现降低的功率消耗。
此外，应注意，该随机行为特别地取决于电阻器的值R。因此，如果电阻器的值R过低(例如1兆欧的值)，那么设备的混沌行为被禁用。
通过指示，用于获得设备的随机行为的电阻器R的最小值在该情况中是1千兆欧。
图4是设备DIS的一部分的截面图，如图4中所图示，主晶体管T1、第一电容器C1和第二电容器C2是在同一有源区ZA中和在同一有源区ZA上产生的，同一有源区ZA包括第一半导体膜(衬底)，第一半导体膜1是在埋置的半导体膜2上产生的，埋置的半导体膜2通常被本领域技术人员缩写为BOX(埋置氧化物)，并且其本身是在载体衬底3上产生的。
如本领域技术人员所熟知的，这种衬底1是绝缘体上硅(SOI)类型的。
主晶体管T1的栅极G1、第一电容器C1的第一电极E11和第二电容器C2的第一电极E21通常通过刻蚀在半导体膜1上形成的氧化物层以及刻蚀在氧化物层上产生的多晶硅层来产生的。
主晶体管T1的栅极G1位于半导体膜1上，主晶体管T1的栅极G1包括位于薄栅极氧化物层41上的多晶硅线40。
通过掺杂半导体膜1，在栅极G1的两侧上产生源极S1半导体区域和漏极D1半导体区域。
第一电容器C1位于主晶体管T1旁边，并且包括位于半导体膜1上的薄氧化物层410，薄氧化物层410形成第一电容器C1的电介质，并且形成第一电容器C1的第一电极E11的多晶硅层位于薄氧化物层410上。
第一电容器C1的第二电极E12包括半导体膜1的一部分，该半导体膜1的一部分位于第一电容器C1的第一电极E11之下，并且与漏极区域D1并列。
第二电容器C2位于主晶体管T1旁边，在与第一电容器C1相对的一侧，并且包括位于半导体膜1上的薄氧化物层411，薄氧化物层411形成第二电容器C2的电介质，并且形成第二电容器C2的第一电极E21的多晶硅层位于薄氧化物层411上。
第二电容器C2的第二电极E22包括半导体膜1的一部分，该半导体膜1的一部分位于第二电容器C2的第一电极E21之下，并且与源极区域S1并列。
因此，第一电容器C1的第二电极E12和漏极区域D1之间的耦合以及第二电容器的第二电极E22的耦合不是通过通孔和金属轨道产生的，而是通过并联在半导体膜1中的相应区域而直接产生的。这有利地允许电荷载流子的流动相互作用。
此外，第一端子B1是在主晶体管T1的漏极半导体区域D1上产生的。
具体地，如果第一端子B1将在半导体膜1中产生，但是在第一电容器C1的第一电极E11之外，也就是说在与漏极区域D1相对的一侧上，那么在第二电容器C2和输出输入端子B1之间流动的电子流必须流过第二电极E12，以达到输出输入端子。由于硅膜1的电阻，这将会导致设备DIS的过高惯性，从而阻止其混沌操作。
集成电路的这些元件的布置因此可以使得获得具有高反应性的集成电路，并且因此使能第一电容器C1和第二电容器C2之间的电荷的混沌振荡。
上面结合图1到图4所描述的设备DIS可以集成到需要随机信号生成器的任何系统中。
特别地，图5图示随机计数器CPT，包括多个触发器B，多个触发器B的时钟输入被耦合到诸如上面结合图1到图4所描述的设备DIS。
图6图示包括多个触发器Bn的随机数生成器NBR，每个触发器具有数据输入和时钟输入，数据输入耦合到分立设备DIS，时钟输入耦合到对所有触发器共用的时钟生成器。

Claims (20)

1.一种用于生成随机信号的集成设备，所述集成设备包括：
第一端子；
脉冲信号生成器，被配置为在所述第一端子上生成电流脉冲串；以及
第一控制电路，被耦合到所述第一端子，并且被配置为将所述电流脉冲串转换成电压信号，所述电压信号随机地包括大于阈值的电压脉冲，所述随机信号包含大于所述阈值的所述电压脉冲。
2.根据权利要求1所述的集成设备，进一步包括电源端子，所述电源端子被配置为接收电源电压，其中所述第一控制电路包括耦合在第一辅助电源端子和所述第一端子之间的第一MOS电容器，所述第一辅助电源端子被配置为递送第一辅助电压，并且其中所述第一MOS电容器被配置为响应于所述第一MOS电容器达到耗尽状态而在电流脉冲存在的情况下生成大于所述阈值的电压脉冲，所述第一控制电路被配置为对所述第一MOS电容器随机地进行充电和放电。
3.根据权利要求2所述的集成设备，其中所述第一辅助电压端子是所述电源端子，并且其中所述第一辅助电压是所述电源电压。
4.根据权利要求2所述的集成设备，进一步包括参考端子，所述参考端子被配置为接收参考电压。
5.根据权利要求4所述的集成设备，其中所述第一控制电路进一步包括：
主晶体管，被耦合在所述第一端子和共同节点之间，其中所述主晶体管的衬底通过第二控制电路被耦合到所述参考端子，并且其中所述主晶体管的所述衬底被直接耦合到所述主晶体管的栅极；
第二MOS电容器，被耦合在所述共同节点和第二辅助电源端子之间，所述第二辅助电源端子被配置为递送第二辅助电压；
第一次晶体管，被耦合在所述第一端子和所述参考端子之间，其中所述第一次晶体管的栅极被耦合到所述共同节点；
第二次晶体管，被耦合在所述电源端子和所述共同节点之间，其中所述第二次晶体管的栅极被耦合到所述主晶体管的所述栅极；以及
电阻性元件，被耦合在所述共同节点和所述参考端子之间。
6.根据权利要求5所述的集成设备，其中所述第二辅助电源端子是所述电源端子，并且其中所述第二辅助电压是所述参考电压。
7.根据权利要求5所述的集成设备，其中所述集成设备被设置在半导体衬底中，并且其中所述第一MOS电容器的电极和所述第二MOS电容器的电极被产生在所述半导体衬底的同一有源区中。
8.根据权利要求7所述的集成设备，其中所述第一MOS电容器的所述电极和所述第二电容器的所述电极与所述主晶体管的相应的电极半导体区域在空间上并列，所述相应的电极半导体区域包括漏极半导体区域和源极半导体区域，并且其中所述第一端子与所述主晶体管的所述漏极半导体区域相接触。
9.根据权利要求7所述的集成设备，其中所述半导体衬底是绝缘体上硅类型。
10.根据权利要求5所述的集成设备，其中所述电阻性元件具有大于1兆欧的电阻。
11.根据权利要求5所述的集成设备，其中所述第二控制电路包括控制电阻器。
12.根据权利要求5所述的集成设备，其中所述第二控制电路包括控制晶体管，所述控制晶体管包括控制电极，所述控制电极被配置为接收控制信号，以使修改所述控制晶体管的漏极-源极连接的电阻。
13.一种系统，包括用于生成随机信号的至少一个集成设备，所述至少一个集成设备包括：
第一端子；
脉冲信号生成器，被配置为在所述第一端子上生成电流脉冲串；以及
第一控制电路，被耦合到所述第一端子，并且被配置为将所述电流脉冲串转换成电压信号，所述电压信号随机地包括大于阈值的电压脉冲，所述随机信号包含大于所述阈值的所述电压脉冲。
14.根据权利要求13所述的系统，所述系统是包括多个触发器的随机计数器，所述多个触发器具有时钟输入，所述时钟输入被耦合到所述至少一个集成设备的所述第一端子。
15.根据权利要求13所述的系统，包括多个集成设备，所述系统是包括多个触发器的随机数生成器，每个触发器具有数据输入，所述数据输入被耦合到所述多个集成设备中的相应的集成设备。
16.一种用于生成随机信号的集成设备，所述集成设备包括：
第一端子；
电源端子，被配置为接收电源电压；
脉冲信号生成器，被配置为在所述第一端子上生成电流脉冲串；
第一控制电路，被耦合到所述第一端子，并且被配置为将所述电流脉冲串转换成电压信号，所述电压信号随机地包括大于阈值的电压脉冲，所述随机信号包括大于所述阈值的所述电压脉冲，其中所述第一控制电路包括第一MOS电容器，所述第一MOS电容器被耦合在第一辅助电源端子和所述第一端子之间，所述第一辅助电源端子被配置为递送第一辅助电压；
主晶体管，被耦合在所述第一端子和共同节点之间，其中所述主晶体管的衬底通过第二控制电路被耦合到参考端子，所述参考端子被配置为接收参考电压，并且其中所述主晶体管的所述衬底被直接耦合到所述主晶体管的栅极；
第二MOS电容器，被耦合在所述共同节点和第二辅助电源端子之间，所述第二辅助电源端子被配置为递送第二辅助电压；
第一次晶体管，被耦合在所述第一端子和所述参考端子之间，其中所述第一次晶体管的栅极被耦合到所述共同节点；
第二次晶体管，被耦合在所述电源端子和所述共同节点之间，其中所述第二次晶体管的栅极被耦合到所述主晶体管的所述栅极；以及
电阻性元件，被耦合在所述共同节点和所述参考端子之间。
17.根据权利要求16所述的集成设备，其中所述集成设备被设置在半导体衬底中，并且其中所述第一MOS电容器的电极和所述第二MOS电容器的电极被设置在所述半导体衬底的同一有源区中。
18.根据权利要求17所述的集成设备，其中所述第一MOS电容器的所述电极和所述第二MOS电容器的所述电极与所述主晶体管的相应的电极半导体区域在空间上邻近，所述相应的电极半导体区域包括漏极半导体区域和源极半导体区域，并且其中所述第一端子与所述主晶体管的所述漏极半导体区域相接触。
19.根据权利要求16所述的集成设备，其中所述第一MOS电容器被配置为响应于所述第一MOS电容器达到耗尽状态而在电流脉冲存在的情况下生成大于所述阈值的电压脉冲，所述第一控制电路被配置为对所述第一MOS电容器随机地进行充电和放电。
20.根据权利要求16所述的集成设备，其中所述电阻性元件具有大于1兆欧的电阻。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3072481B1 (fr) * 2017-10-12 2019-11-08 Stmicroelectronics Dispositif de generation d'un signal aleatoire
CN111538477B (zh) * 2020-04-20 2023-05-02 佳缘科技股份有限公司 一种提高输出序列随机性的粗粒度校正方法
CN115065344B (zh) * 2022-08-15 2022-11-04 山东华翼微电子技术股份有限公司 一种低功耗相位抖动物理随机源电路及其工作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1278965A (zh) * 1997-09-10 2001-01-03 内部技术公司 随机信号发生器
CN1380998A (zh) * 2000-03-06 2002-11-20 皇家菲利浦电子有限公司 利用触发器亚稳性产生随机数的方法和设备
US20100005128A1 (en) * 2006-08-03 2010-01-07 Salih Ergun Random numbers generation using continuous-time chaos
US20130141824A1 (en) * 2010-01-22 2013-06-06 Centre National De La Recherche Scientifique Electronic Device, in Particular for Protection Against Electrostatic Discharges, and Method for Protecting a Component Against Electrostatic Discharges
CN209072451U (zh) * 2017-10-12 2019-07-05 意法半导体有限公司 用于生成随机信号的集成设备和系统

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2605126A1 (en) * 2007-05-22 2013-06-19 TUBITAK-Turkiye Bilimsel ve Teknolojik ve Arastima Kurumu Method and hardware for generating random numbers using a fast oscillator and a noise source
JP4365872B2 (ja) * 2007-05-31 2009-11-18 株式会社東芝 乱数生成装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1278965A (zh) * 1997-09-10 2001-01-03 内部技术公司 随机信号发生器
CN1380998A (zh) * 2000-03-06 2002-11-20 皇家菲利浦电子有限公司 利用触发器亚稳性产生随机数的方法和设备
US20100005128A1 (en) * 2006-08-03 2010-01-07 Salih Ergun Random numbers generation using continuous-time chaos
US20130141824A1 (en) * 2010-01-22 2013-06-06 Centre National De La Recherche Scientifique Electronic Device, in Particular for Protection Against Electrostatic Discharges, and Method for Protecting a Component Against Electrostatic Discharges
CN209072451U (zh) * 2017-10-12 2019-07-05 意法半导体有限公司 用于生成随机信号的集成设备和系统

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