JP2005251931A - 終端回路 - Google Patents
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Abstract
【課題】
高速化および入力端子数の増加とともに高速デジタル信号の入力信号端子における終端回路が重要度を増している。しかしながら、従来はオーバーシュートやアンダーシュートを押さえ、すべての回路要素を集積回路に内蔵でき、かつ消費電流の少ない終端回路が無かった。
【解決手段】
SOIプロセスでゲートとボディを接続したN型MOSFETを正極電源に、P型MOSFETを負極電源に接続し、ゲートとソースを入力信号端子に接続し、オーバーシュートやアンダーシュートを押さえる。また、前記構成によって、短絡電流を防ぎ、低消費電流とする。
【選択図】 図1
高速化および入力端子数の増加とともに高速デジタル信号の入力信号端子における終端回路が重要度を増している。しかしながら、従来はオーバーシュートやアンダーシュートを押さえ、すべての回路要素を集積回路に内蔵でき、かつ消費電流の少ない終端回路が無かった。
【解決手段】
SOIプロセスでゲートとボディを接続したN型MOSFETを正極電源に、P型MOSFETを負極電源に接続し、ゲートとソースを入力信号端子に接続し、オーバーシュートやアンダーシュートを押さえる。また、前記構成によって、短絡電流を防ぎ、低消費電流とする。
【選択図】 図1
Description
本発明は半導体集積回路装置と高速の電気信号の伝送路を含むプリント配線基板等の電子回路において、絶縁ゲート電界効果型トランジスタ(以下MOSFETと略す)を用いた半導体集積回路装置の高周波用入力信号端子の信号波形の乱れを防ぐ為の終端処理を行う終端回路に関する。
近年、電子機器のプリント配線基板上に形成される電子回路、及び半導体集積回路装置は高速化、大規模回路化、信号端子数の増大が進んでいる。高速の信号は伝送経路が長くなり、かつ高速化すると信号波形が乱れ、誤動作の原因となる。したがって、高速化、および入力信号端子数の増加にともない各電子回路や集積回路間の信号を伝達する信号線の伝送路とのインピーダンスマッチングを行う終端処理がより重要な課題となっている。
以下に従来の代表的な高周波用入力信号端子の終端処理の仕方や構造について説明する。例えば図3はダイオード2個を用いてクランプし、オーバーシュートやアンダーシュートを押さえる方式である。図3において301は駆動回路、302は伝送路となる信号線、304は受信回路である。信号線302は高周波信号にとって充分長い伝送路となると分布定数回路と考えられ、受信回路304の入力インピーダンスと信号線302の特性インピーダンスが合わないと信号波形が乱れて、オーバーシュートやアンダーシュートが生ずる。それを防ぐ為にダイオード305と306の2個からなるダイオード終端回路303を設けている。
図4は抵抗を用いて終端するいわゆるテブナン終端方式である。図4において、401は駆動回路、402は伝送路となる信号線、404は受信回路である。以上は図3と同様であり、信号波形の乱れを防ぐ必要があって、終端回路として抵抗405と406の2個からなる抵抗分割終端回路403を設けている。
図5は抵抗とコイルを用い、受信回路のハイインピーダンスの入力端子の寄生静電容量を前提として、すべての周波数帯域で一定のインピーダンス特性を保つ終端回路方式である。図5において505、506は同一の抵抗値を持つ抵抗素子、504はキャパシタであり端子502の先にある受信回路の入力端子に寄生する静電容量を代表して表現している。507はインダクタ素子である。抵抗506とインダクタ507は直列に接続され、一端を電源、他端を信号線からの入力信号端子501に接続されている。抵抗505とキャパシタ504は直列接続の関係にあり、抵抗505の他端は信号線からの入力信号端子501に接続されている。信号線である伝送路の特性インピーダンスをZ0、抵抗素子505、506の抵抗値をR、キャパシタ504の容量値をC、インダクタ507のインダクタンスをLとすれば、Z0=R、かつR2=L/Cと設定すればあらゆる周波数でインピーダンスマッチングが取れる方式である。
図6は特許文献1の回路方式でトランジスタを用いてクランプを行うアクティブ終端回路方式である。図6においてMOSFET603と604及び定電流回路607により適切なバイアス電圧を形成し、MOSFET605、606のゲート電極に加えて制御することにより、信号線の接続される入力信号端子601と受信回路の接続される602の入力信号端子における終端回路としての役目をし、信号波形の乱れを軽減する方式である。
図6は特許文献1の回路方式でトランジスタを用いてクランプを行うアクティブ終端回路方式である。図6においてMOSFET603と604及び定電流回路607により適切なバイアス電圧を形成し、MOSFET605、606のゲート電極に加えて制御することにより、信号線の接続される入力信号端子601と受信回路の接続される602の入力信号端子における終端回路としての役目をし、信号波形の乱れを軽減する方式である。
なお、図3のダイオードによる方式、図4の抵抗を用いる方式、図6のアクティブ終端回路方式については非特許文献1にやや詳しく解説されている。
「日経エレクトロニクス2001年2月12日号」日経BP社出版、p.185−189
しかしながら、上記従来の終端方法では以下に述べる問題点を有していた。図3のダイオードによる方法ではダイオードの順方向降下電圧(接触電位)となる0.5V−1.0V程度の範囲ではダイオードは反応せず、該範囲のオーバーシュートやアンダーシュートは取り除けなかった。また、図4の抵抗による方法では抵抗に数十ミリアンペアの短絡電流が常時流れ、入力信号端子の本数が多い場合にはその整数倍となるので、消費電流や発熱が大きな問題点となっていた。また、図5の抵抗とコイルによる終端方法では充分なヘンリー数のコイルはIC内部では形成できない為にコイルや抵抗が外付けとなる。この方法は多大の電流が常時流れる問題とともに外付け部品が必要となる為、入力信号端子の本数が多くなるとともに配線基板上でそれらの配置を如何にするかが大きな問題となった。また、図6の特許文献1の方法でも2個のMOSFETが常時オンしていて短絡電流が常時流れるとともにバイアス回路での消費電流も無視できない回路であり、やはり入力信号端子の本数が増大するにつれ、多大の消費電流と発熱を抱える問題を有していた。
そこで、本発明は終端回路を集積回路に内蔵でき、消費電流が少なく、かつオーバーシュートやアンダーシュートを少なく、高周波特性のよい入力信号端子の半導体集積回路を実現する為の終端回路を提供することを目的とする。
また、本発明は前記終端回路を有した半導体集積回路を配線基板回路に用いることにより、高周波特性がよく、コンパクトかつ低コストで発熱も少ないプリント配線基板の具現化に寄与することを目的とする。
本発明の終端回路は高周波用入力信号端子を少なくともひとつは有し、かつ埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板(以下SOIと略す)を用いた半導体集積回路装置において、
ゲート電極とボディ電極を互いに接続することにより、ゲート電極に入力する信号でスレッショルド電圧が変化する第1のN型MOSFETと、同じくゲート電極とボディ電極を互いに接続し、同様の機能を持つ第2のP型MOSFETとを有し、
前記第1のN型MOSFETのドレイン電極を正極性の第1電源端子に接続し、前記第2のP型MOSFETのドレイン電極を負極性の第2電源端子に接続し、前記第1、第2のMOSFETのソース電極は互いに接続され、またゲート電極も互いに接続され、かつ共に前記高周波用入力信号端子に接続されたことを特徴とする。
ゲート電極とボディ電極を互いに接続することにより、ゲート電極に入力する信号でスレッショルド電圧が変化する第1のN型MOSFETと、同じくゲート電極とボディ電極を互いに接続し、同様の機能を持つ第2のP型MOSFETとを有し、
前記第1のN型MOSFETのドレイン電極を正極性の第1電源端子に接続し、前記第2のP型MOSFETのドレイン電極を負極性の第2電源端子に接続し、前記第1、第2のMOSFETのソース電極は互いに接続され、またゲート電極も互いに接続され、かつ共に前記高周波用入力信号端子に接続されたことを特徴とする。
上記の構成によれば、前記高周波用入力信号端子の電位が高電位(Highレベル)であれば第1のN型MOSFETはオン(ON)し、かつボディバイアスによるバックゲート効果によりスレッショルド電圧も負となりデプレション領域に入る為、入力信号端子の電位は正極性の電源電位となる。また、前記高周波用入力信号端子の電位が低電位(Low電位)であれば第2のP型MOSFETはオンし、かつボディバイアス効果によりスレッショルドもデプレション領域に入る為、入力信号端子の電位は負極性の電源電位となる。以上は高速で動作するので高周波のデジタル信号に対し、オーバーシュートやアンダーシュートを防止、もしくは軽減し、信号波形の乱れによる誤動作を防ぐという効果を有する。
また、上記の構成によれば前記第1のN型MOSFETと第2のP型MOSFETを正極性電源と負極性電源にそれぞれ接続し、ゲート電極は互いに接続され、かつともにゲート電極とボディ電極が接続され、スレッショルド電圧はゲート入力電位により可変となっている為、共に同時にオンすることは信号が遷移する過渡領域以外にはない。したがって、入力信号レベルが高電位もしくは低電位にあるときは短絡電流が流れず、消費電流が激減し、携帯機器では電池寿命が大幅に延びるという効果がある。また、消費電流が少ないので発熱による温度上昇やそれによる特性変化を防ぐという効果がある。
また、上記の構成によれば、終端回路を構成するすべての素子を半導体集積回路の中に構成できて、コストが軽減できるとともに、プリント配線基板に余計な素子を省けるのでコンパクトなボードを実現できるという効果がある。
以下、本発明の実施形態を図面に基づいて説明する。
図1は本発明の第1の実施例を示す回路図である。図1はSOI基板を用いたMOSFETの集積回路に適用するものである。図1において、11、12はともに高周波用入力信号端子であり、入力信号端子11には伝送路である信号線が接続され、入力信号端子12から集積回路の入力端子へと信号が伝わるように接続されている。また、13はN型MOSFET、14はP型MOSFETである。N型MOSFET13のドレイン電極は正極の電源端子である+VDDに接続されている。P型MOSFET14のドレイン電極は負極の電源端子である−VSSに接続されている。N型MOSFET13とP型MOSFET14のゲート電極は互いに接続され、入力信号端子11に接続されている。またN型MOSFET13とP型MOSFET14のソース電極は互いに接続されていて、入力信号端子11に接続されている。さて、前述したようにMOSFETはSOI上に形成されていてボディは電位的に独立している。図1ではN型MOSFET13のゲート電極とボディ電極は接続されている。また、P型MOSFET14のゲート電極とボディ電極は接続されている。なお、以上の接続関連の説明で通常のCMOS回路におけるP型MOSFETと正極性電源、あるいはN型MOSFETと負極性電源との接続の際のソース電極、ドレイン電極との関係から前記接続の際のソース電極とドレイン電極の名称に違和感が生じるかも知れないが、図1において正極性電源側にN型MOSFETを用い、負極性電源側にP型MOSFETを用いている為、通常のCMOS回路とはソース、ドレインの関係が逆になっている為である。
また、図1において前述したようにN型MOSFET13はSOI上に形成され、電位的に独立したボディ電極がゲート電極に接続されている。したがって、ゲート電位によってボディ電位が変化するが、ボディがどの電位をとるかによってMOSFETのスレッショルド電圧は影響を受ける。これはバックゲート効果とよばれている。
ここで、εsi はシリコンの比誘電率、εoは真空の誘電率、qは電子の電荷量、 NSUBはボディの不純物濃度、Coは単位面積当たりのゲート容量、Vは電源電圧、Φfはボディの不純物濃度によってインストリックなシリコンとの間に生じるフェルミ電位である。
N型MOSFET13のスレッショルド電圧は低めに設定されており、ゲート電位が負極性電源電位−VSSの場合にはオフ(OFF)するが、正極性電源電位+VDDの場合には単にオンするのみならずバックゲート効果により、スレッショルド電圧はデブレション状態となるように設定してある。
また、P型MOSFET14もゲート電極とボディ電極は接続されていて、かつスレッショルド電圧は低めに設定されており、ゲート電位が正極性電源電位+VDDの場合にはオフするが、負極性電源電位−VSSの場合には単にオンするのみならずバックゲート効果により、スレッショルド電圧はデブレション状態となるように設定してある。
さて、図1において、N型MOSFET13は入力信号端子11の電位が高電位となるとオンし、正極性電源+VDDを入力信号端子11に流れ込ませる。本来であればMOSFET13はN型であるので正極性電源電位+VDDはN型MOSFET13のスレッショルド電圧を残して、それ以上には流れ込まないが、前述したようにN型MOSFET13はこの場合バックゲート効果により、デプレション状態となるので正極性電源電位+VDDは入力信号端子11に流れ込む。したがって入力信号端子11に高速のデジタル信号が入力してもN型MOSFET13がオンすることにより、オーバーシュートを防ぐ、もしくは軽減することができる。このときN型MOSFET13は前述のようにデプレション状態となるので、順方向降下電圧の残るダイオードを終端回路として用いるよりオーバーシュート防止の効果は大きい。
また、図1におけるP型MOSFET14もほぼ同様の作用と効果を有する。入力信号端子11の電位が低電位となるとオンし、負極性電源−VSSを入力信号端子11に流れ込ませる。本来であればMOSFET14はP型であるので負極性電源電位−VSSはP型MOSFET14のスレッショルド電圧を残して、それ以上には流れ込まないが、前述したようにP型MOSFET14はこの場合バックゲート効果により、デプレション状態となるので負極性電源電位−VSSは入力信号端子11に流れ込む。したがって入力信号端子11に高速のデジタル信号が入力してもP型MOSFET14がオンすることにより、アンダーシュートを防ぐ、もしくは軽減することができる。このときP型MOSFET14は前述のようにデプレション状態となるので、順方向降下電圧の残るダイオードを終端回路として用いるよりアンダーシュート防止の効果は大きい。
なお、入力信号端子11が高電位であればP型MOSFET14はオフし、また、入力信号端子11が低電位であればN型MOSFET13はオフするので信号の過渡期以外に短絡電流は流れない構成となっている。したがって、低消費電流であって、これらの端子が何本もあっても定常的な発熱による異常な温度上昇の原因とはならない。
以上、回路構成から説明したが、現実のデバイス上で構成が実現できることを以下のデバイスの構造で概略を補足説明する。図1のP型MOSFET14は埋め込み酸化膜を有するSOI基板の上に形成されている。この様子を図2(a)及び図2(b)で次に説明する。図2(a)はSOI基板において、MOSFETを構成した断面図である。図2(a)において、215は二酸化珪素(SiO2)を主成分とする埋め込み酸化膜層である。また、211はP型拡散からなり、ソースもしくはドレインとなる、212はP型拡散からなり、ドレインもしくはソースとなる、213はゲート電極である。また、図2(a)は部分空乏層型のSOIであって、214はN型の薄い濃度の拡散層からなるボディである。また、216は基板である。また、217は二酸化珪素(SiO2)を主成分とする選択的酸化膜層(LOCOS)であって絶縁層である。ボディ214はMOSFETのチャネル直下に位置し、通常バルクのMOSFETでは基板のウエルに相当するものである。しかし、SOI基板においては埋め込み酸化膜215の絶縁層が存在しているので、ボディ214はそのままでは電位的に独立している。図2(b)は図2(a)のMOSFETを上から見た平面図であって、図2(a)において示したボディ214の電位を取り出す場合の一例を示すものである。図2(b)において、221はP型拡散からなり、ソースもしくはドレインとなる、222はP型拡散からなり、ドレインもしくはソースとなる、223はゲート電極である。ゲート電極223はコンタクト穴227により、配線層に接続される。また、228はN型拡散である。該N型拡散228は図2(a)では表現できないので省略している。図2(b)においては図2(a)に示すN型の薄い濃度の拡散層からなるボディ214はゲート223の下に存在するので見えない。しかし、ゲート223のチャネル直下に存在し、N型拡散層228に電気的につながり、コンタクト穴229により、配線層に接続される。図2(a)、図2(b)においては煩雑さを避けるために配線層を表記していないが、更に金属配線層の工程を付加へることにより、複数のMOSFETとともに図1の回路が構成される。
本発明は前述の実施例の形態に限定されるものではない。図1、図2においてSOI(シリコン・オン・インシュレータ)基板のMOSFETの例で示したが、SOS(シリコン・オン・サファィア)、GaAs、HEMT等でも適用できる。
また、図1においてMOSFET13,14のスレッショルド電圧は低いと設定したが、他のロジック回路に用いるMOSFETのスレッショルド電圧はある程度高い場合には、前記MOSFET13、14の部分のみに特別にイオン打ち込みによるチャネルドープを行い、例外的にスレッショルドを下げる方法もある。
11、12、501、502、601、602 ・・・ 入力信号端子
13、604、606 ・・・ N型MOSFET
14、603、605 ・・・ P型MOSFET
211、212、221、222 ・・・ ソースもしくはドレイン電極となるP型拡散
213、223 ・・・ ゲート電極
214 ・・・ ボディ
215 ・・・ 埋め込み酸化膜層
216 ・・・ 基板
217 ・・・ 選択的酸化膜層
227、229 ・・・ コンタクト穴
228 ・・・ N型拡散
301、401 ・・・ 駆動回路
302、402 ・・・ 信号路
303、403 ・・・ 終端回路
304、404 ・・・ 受信回路
305、306 ・・・ ダイオード
405、406、505、506、 ・・・ 抵抗素子
504 ・・・ キャパシタ
507 ・・・ インダクタ
607 ・・・ 定電流回路
13、604、606 ・・・ N型MOSFET
14、603、605 ・・・ P型MOSFET
211、212、221、222 ・・・ ソースもしくはドレイン電極となるP型拡散
213、223 ・・・ ゲート電極
214 ・・・ ボディ
215 ・・・ 埋め込み酸化膜層
216 ・・・ 基板
217 ・・・ 選択的酸化膜層
227、229 ・・・ コンタクト穴
228 ・・・ N型拡散
301、401 ・・・ 駆動回路
302、402 ・・・ 信号路
303、403 ・・・ 終端回路
304、404 ・・・ 受信回路
305、306 ・・・ ダイオード
405、406、505、506、 ・・・ 抵抗素子
504 ・・・ キャパシタ
507 ・・・ インダクタ
607 ・・・ 定電流回路
Claims (1)
- 第1電源端子と第2電源端子を電源として有し、また高周波用入力信号端子を少なくともひとつは有し、かつ埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板を用いた半導体集積回路装置において、
ゲート電極とボディ電極を互いに接続したN型導電性の第1の絶縁ゲート電界効果型トランジスタと、
ゲート電極とボディ電極を互いに接続したP型導電性の第2の絶縁ゲート電界効果型トランジスタとを有し、
前記N型導電性の第1の絶縁ゲート電界効果型トランジスタのドレイン電極は正極性の第1電源端子に接続され、前記P型導電性の第2の絶縁ゲート電界効果型トランジスタのドレイン電極は負極性の第2電源端子に接続され、前記第1、第2の絶縁ゲート電界効果型トランジスタのソース電極は互いに接続され、またゲート電極も互いに接続され、かつ共に前記高周波用入力信号端子に接続されたことを特徴とする終端回路。
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