KR102101752B1 - 메모리 성능을 향상시키기 위한 핀-기반 스트랩 셀 구조물 - Google Patents

메모리 성능을 향상시키기 위한 핀-기반 스트랩 셀 구조물 Download PDF

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Abstract

정적 랜덤 액세스 메모리 어레이와 같은, 메모리 어레이의 성능을 향상시키기 위한 핀-기반 웰 스트랩(fin-based well strap)이 개시된다. 예시적인 집적 회로(integrated circuit; IC) 디바이스는 제1 유형의 도펀트의 도핑된 영역 위에 배치된 FinFET을 포함한다. FinFET은 제1 유형의 도펀트로 도핑된 제1 폭을 갖는 제1 핀과 제2 유형의 도펀트의 제1 소스/드레인 피처(feature)를 포함한다. IC 디바이스는 제1 유형의 도펀트의 도핑된 영역 위에 배치된 핀-기반 웰 스트랩을 더 포함한다. 핀-기반 웰 스트랩은 도핑된 영역을 전압에 접속한다. 핀-기반 웰 스트랩은 제1 유형의 도펀트로 도핑된 제2 폭을 갖는 제2 핀과 제1 유형의 도펀트의 제2 소스/드레인 피처를 포함한다. 제2 폭은 제1 폭보다 크다. 예를 들면, 제2 폭 대 제1 폭의 비는 약 1.1보다 크고 약 1.5보다 작다.

Description

메모리 성능을 향상시키기 위한 핀-기반 스트랩 셀 구조물{FIN-BASED STRAP CELL STRUCTURE FOR IMPROVING MEMORY PERFORMANCE}
정적 랜덤 액세스 메모리(Static random access memory; “SRAM”)는, 전력이 인가될 때에만 저장된 데이터를 유지할 수 있는 임의의 메모리 또는 저장소를 일반적으로 지칭한다. 집적 회로(integrated circuit; IC) 기술이 더 작은 기술 노드로 진행함에 따라, SRAM은 종종, 성능을 향상시키기 위해 예를 들면, 핀-유사 전계 효과 트랜지스터(FinFET)와 같은, 핀-기반 구조물을 SRAM 셀 내로 통합시키며, 각 SRAM 셀은 데이터의 비트를 저장할 수 있다. SRAM 셀 성능은 대체로 레이아웃 의존적이므로 (예를 들면, SRAM 어레이의 내부 SRAM 셀은 SRAM 어레이의 에지 SRAM 셀과는 다르게 수행될 것이라고 관찰되었음), 핀-기반 웰 스트랩 셀은 웰 전위를 안정화시키기도록 구현되어서, SRAM 어레이 전체에 걸쳐 균일한 전하 분포와, 따라서, SRAM 어레이의 SRAM 셀 중에 균일한 성능을 용이하게 한다. 하지만, 핀 치수가 줄어듬에 따라, 핀-기반 웰 스트랩 셀은 SRAM 어레이의 픽업(pick-up) 저항을 증가시키고 그리고/또는 래치업(latch-up) 성능을 감소시킨다고 관찰되었다. 따라서, SRAM 어레이들을 위한 기존의 웰 스트랩 셀들은 그것들 자신의 의도된 목적을 위해 일반적으로 적절하였지만, 그것들이 모든 양상에서 전적으로 만족스러운 것은 아니었다.
본 발명은 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다. 산업에서의 표준 실무에 따라서, 다양한 특징부들이 실제 축적으로(scale) 도시되지 않았고 단지 설명 목적을 위해서 이용된다는 것을 강조하는 바이다. 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 1f는 본 개시 내용의 다양한 양상들에 따른, 부분적으로 또는 전체적으로 FinFET 디바이스의 단편적 개략도이다.
도 2는 본 개시 내용의 다양한 양상들에 따른, 부분적으로 또는 전체적으로 메모리 어레이의 개략적 평면도이다.
도 3은 본 개시 내용의 다양한 양상들에 따른, 부분적으로 또는 전체적으로 또 다른 메모리 어레이의 개략적 평면도이다.
도 4는 본 개시 내용의 다양한 양상들에 따른, 부분적으로 또는 전체적으로 또 다른 메모리 어레이의 개략적 평면도이다.
도 5a 내지 5g는 본 개시 내용의 다양한 양상들에 따른, 부분적으로 또는 전체적으로 메모리 어레이의 단편적 개략도이다.
도 6은 본 개시 내용의 다양한 양상에 따라, SRAM 어레이의 메모리 셀 내에 구현될 수 있는, 단일-포트 SRAM 셀의 회로도이다.
도 7은 본 개시 내용의 다양한 양상에 따라, 메모리 어레이의 메모리 셀 내에 구현될 수 있는, 단일-포트 SRAM 셀의 평면도이다.
도 8은 본 개시 내용의 하나 이상의 양상에 따라 FinFET 디바이스를 제조하기 위한 방법의 흐름도이다.
본 개시 내용은 일반적으로 집적회로 디바이스에 관한 것이고, 보다 구체적으로는, IC 디바이스를 위한 핀-기반 스트랩 셀 구조물에 대한 것이다.
하기의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 발명을 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 및 제2 피처 사이에 형성될 수 있어서 제1 및 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다.
또한, 본 개시 내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 본질적으로 지시하지는 않는다. 더욱이, 이하에서 설명하는 본 개시 내용에서 또 다른 피처 상의 피처, 또 다른 피처에 접속된 피처, 및/또는 또 다른 피처에 결합된 피처의 형성은, 피처들이 직접 접촉되어 형성되는 실시예를 포함할 수 있고, 피처들이 직접 접촉되지 않도록 추가적 피처가 피처 사이에 개재되어 형성될 수 있는 실시예를 또한 포함할 수 있다. 또한, 공간적으로 상대적인 용어, 예를 들면, "하측", "상측", "수평", "수직", "위", "상", "아래", "하", "업", "다운", "상부", "하부" 등뿐만 아니라 그 파생어(예를 들면, "수평으로", "하향으로", "상향으로" 등)은 다른 피처에 대한 하나의 피처의 관계에 있어서 당해 설명의 용이성을 위해 사용된다. 공간적으로 상대적인 용어들은 상기 피처들을 포함한 디바이스의 상이한 방위들을 포함하는 것으로 의도된다.
진보된 IC 기술 노드를 위해, 핀-유사 전계 효과 트랜지스터(FinFET)(비평면 트랜지스터라고 또한 지칭됨)가 고성능 및 저누출(low leakage) 응용을 위한 인기있고 유망한 후보가 되었다. 정정 랜덤 액세스 메모리(static random access memory; SRAM) 어레이와 같은, 메모리 어레이는 종종 성능을 향상시키기 위해 FinFET을 메모리 셀 내에 통합시키며, 각 메모리 셀은 데이터의 비트를 저장할 수 있다. 메모리 셀 성능은 대체로 레이아웃 의존적이다. 예를 들면, 메모리 어레이의 내부 메모리 셀이 메모리 어레이의 에지 메모리 셀과는 상이하게 수행될 것이라고 관찰되었다. 일부 구현에서, 내부 메모리 셀과 에지 메모리 셀은 상이한 문턱 전압들(Vt), 상이한 온-전류들(Ion), 및/또는 상이한 오프-전류들((Ioff)을 보인다. 따라서, 핀-기반 웰 스트랩 셀은 웰 전위를 안정화하기 위해 구현되어 메모리 어레이 전체에 걸쳐 균일한 전하 분포와, 따라서 메모리 어레이의 메모리 셀들 중에 균일한 성능을 용이하게 한다. 핀-기반 웰 스트랩(전기적 타이(tie)라고 또한 지칭됨)은 메모리 셀의 FinFET에 대응하는 웰 영역을 전압 노드(또는 전압 라인)에 전기적으로 접속시킨다. 예를 들면, 핀-기반 웰 스트랩은 p-형 FinFET에 대응하는 n-웰 영역을 p-형 트랜지스터와 연관된 전압 노드와 같은, 전압 노드에 접속하고, 핀-기반 p-형 웰 스트랩은 n-형 FinFET에 대응하는 p-웰 영역을 n-형 트랜지스터와 연관된 전압 노드와 같은, 전압 노드에 전기적으로 접속한다.
FinFET 기술이 더 작은 기술 노드(예를 들면, 20 nm, 16 nm, 10 nm, 7 nm 이하)로 진행함에 따라, 감소하는 핀 피치와 감소하는 핀 폭이 핀-기반 웰 스트랩에 의해 제공된 혜택을 감소시킨다고 관찰되었다. 예를 들면, 감소하는 핀 폭은 웰 픽업 저항을 증가시킨다고 관찰되어서, 핀-기반 (비평면-기반) 웰 스트랩의 웰 픽업 저항은 평면-기반 웰 스트랩의 웰 픽업 저항보다 더 높게 된다. 웰 픽업 저항에서의 이러한 증가는 핀-기반 웰 스트랩을 사용해 메모리 어레이의 래치업 성능을 저하시킨다고 관찰되었다. 따라서 본 개시 내용은 성능 향상을 달성할 수 있는 핀-기반 웰 스트랩에 대한 수정을 제안한다. 예를 들면, 본 개시 내용에서 설명된 바와 같이, 핀-기반 웰 스트랩에 대응하는 FinFET의 핀의 폭에 대해 핀-기반 웰 웰 스트랩의 핀의 폭을 증가시키는 것은, 대응하는 FinFET의 요구되는 특성(예를 들면, 전압 문턱값)에 영향을 주지 않고, 그리고/또는 기존 제조 기술에 대해 상당한 수정을 요구하지 않으면서, 핀-기반 웰 스트랩과 연관된 웰 픽업 저항을 상당히 감소시킨다고 관찰되었다(예를 들면, 에칭 로딩 효과는 웰 스트랩 핀과 FinFET 핀 사이에 요구되는 폭 차이를 이롭게 달성할 수 있다). 본 개시 내용에서 설명된 바와 같이 웰 픽업 저항을 감소시키는 것인 핀-기반 웰 스트랩을 통합하는 메모리 어레이의 래치업 내성을 향상시킨다고 또한 관찰되었다. 상이한 실시예들은 상이한 장점들을 가질 수 있고, 특정 장점이 임의의 실시예에서 반드시 요구되는 것은 아니다.
도 1a 내지 1f는 본 개시 내용의 다양한 양상들에 따른, 부분적으로 또는 전체적으로 FinFET 디바이스(10)의 단편적 개략도이다. 특히, 도 1a는 (예를 들면, x-y 평면에서) FinFET 디바이스(10)의 간략화된 개략 평면도이다; 도 1b는 (예를 들면, x-z 평면에서) 도 1a의 라인 1B-1B를 따라 FinFET 디바이스(10)의 도식적 단면도이다; 도 1c는 (예를 들면, x-z 평면에서) 도 1a의 라인 1C-1C를 따라 FinFET 디바이스(10)의 도식적 단면도이다; 도 1d는 (예를 들면, x-z 평면에서) 도 1a의 라인 1D-1D를 따라 FinFET 디바이스(10)의 도식적 단면도이다; 도 1e는 (예를 들면, x-z 평면에서) 도 1a의 라인 1E-1E를 따라 FinFET 디바이스(10)의 도식적 단면도이다; 그리고 도 1f는 (예를 들면, y-z 평면에서) 도 1a의 라인 1F-1F를 따라 FinFET 디바이스(10)의 도식적 단면도이다. FinFET 디바이스(10)는, 마이크로프로세서, 메모리 셀, 및/또는 다른 IC 디바이스 내에 포함될 수 있는, 임의의 핀-기반 (비평면) 디바이스를 일반적으로 지칭한다. 일부 구현에서, FinFET 디바이스(10)는 저항, 커패시터, 인덕터, 다이오드, p-형 전계 효과 트랜지스터(p-type field effect transistor; PFET), n-형 전계 효과 트랜지스터(n-type field effect transistor; NFET), 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 측면 확산 MOS(laterally diffused MOS; LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 적절한 컴포넌트 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는 IC 칩, 시스템 온 칩(system on chip; SoC) 또는 그 부분의 일부이다. 도 1a 내지 1f는 본 개시 내용의 발명 개념을 더 잘 이해하도록 명확성을 위해 단순화되었다. 추가의 피처들이 FinFET 디바이스(10)에 추가될 수 있고, 이하에서 설명되는 피처들 중의 일부는 FinFET 디바이스(10)의 다른 실시예에서 교체, 수정 또는 제거될 수 있다.
FinFET 디바이스(10)는 기판(웨이퍼)(12)을 포함한다. 도시된 실시예에서, 기판(12)은 실리콘을 포함한다. 대안적으로 또는 추가적으로, 기판(12)은, 게르마늄과 같은 또 다른 원소 반도체; 실리콘 탄화물, 실리콘 인화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; SiGe, SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함한다. 대안적으로, 기판(12)은 SOI(silicon-on-insulator) 기판, SGOI(silicon germanium-on-insulator) 기판 또는 GOI(germanium-on-insulator) 기판과 같은 반도체 온 인슐레이터(semiconductor-on-insulator) 기판이다. 반도체 온 인슐레이터 기판은 산소 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩 및/또는 다른 적절한 방법을 사용하여 제조될 수 있다. 일부 구현에서, 기판(12)은 하나 이상의 III-V족 물질을 포함한다. 일부 구현에서, 기판(12)은 하나 이상의 II-IV족 물질을 포함한다.
기판(12)은 FinFET 디바이스(10)의 설계 요건에 따라 구성되는 다양한 도핑된 영역을 포함한다. 묘사된 실시예에서, 기판(12)은 n-형 도핑된 영역(14)(n-웰이라고 또한 지칭됨)과 p-형 도핑된 영역(16)(p-웰이라고 또한 지칭됨)을 포함한다. n-형 도핑된 영역(14)은 풀업(pull-up; PU) FinFET과 같은, p-형 금속 산화물 반도체(p-type metal-oxide-semiconductor; PMOS) FinFET(18A)을 위해 구성되고, p-형 도핑된 영역(16)은 풀다운(pull-down; PD) FinFET과 같은, n-형 MOS(NMOS) FinFET(18B)을 위해 구성되어, FinFET 디바이스(10)는 CMOS FinFET을 포함한다. n-형 도핑된 영역(14)과 같은, n-형 도핑된 영역은, 인, 비소, 다른 n-형 도펀트, 또는 이들의 조합과 같은, n-형 도펀트로 도핑된다. p-형 도핑된 영역(16)과 같은, p-형 도핑된 영역은, 붕소(예를 들면, BF2), 인듐, 다른 p-형 도펀트, 또는 이들의 조합과 같은, p-형 도펀트로 도핑된다. 일부 구현에서, 기판(12)은 p-형 도펀트와 n-형 도펀트의 조합으로 형성된 도핑 영역을 포함한다. 다양한 도핑 영역은 기판(12) 상에 그리고/또는 기판(12) 내에 직접 형성되어, 예를 들면, p-웰 구조물, n-웰 구조물, 이중-웰 구조물, 융기 구조물 또는 이들의 조합을 제공할 수 있다. 다양한 도핑 영역을 형성하기 위해 이온 주입 공정, 확산 공정 및/또는 다른 적절한 도핑 공정이 수행될 수 있다. 묘사된 실시예를 향상시키기 위해, n-형 웰 스트랩(19A)은 n-형 도핑된 영역(14)을 전력 공급 전압(VDD)과 같은, 제1 전력 공급 전압에 전기적으로 접속시키도록 구성되고, p-형 웰 스트랩(19B)은 p-형 도핑된 영역(16)을 전력 공급 전압(VSS)과 같은, 제2 전력 공급 전압에 전기적으로 접속시키도록 구성된다. 일부 구현에서, 전력 공급 전압(VDD)은 양의 전력 공급 전압이고, 전력 공급 전압(VSS)은 전기 접지이다. 일부 구현에서, n-형 도핑된 영역(14)은 약 5 x 1016 cm- 3 내지 약 5 x 1019 cm-3의 n-형 도펀트 농도를 가지며, p-형 도핑된 영역(16)은는 약 5 x 1016 cm-3 내지 약 5 x 1019 cm-3의 p-형 도펀트 농도를 가진다.
FinFET 디바이스(10)는 예를 들면, 기판(12) 위에 배치된 핀(20A), 핀(20B), 핀(20C), 핀(20D), 핀(20E), 및 핀(20F)와 같은, 기판(12) 위에 배치된 다양한 핀들을 포함한다. 도 1a 내지 1f에서, p-형 FinFET(18A)은 n-형 도핑된 영역(14) 위에 배치된 (그리고 전기적으로 접속된) 핀(20A, 20B)을 포함하고, n-형 FinFET(18B)은 p-형 도핑된 영역(16) 위에 배치된 (그리고 전기적으로 접속된) 핀(20C, 20D)을 포함하며, n-형 웰 스트랩(19A)은 n-형 도핑된 영역(14) 위에 배치된 (그리고 전기적으로 접속된) 핀(20E)을 포함하며, p-형 웰 스트랩(19B)은 p-형 도핑된 영역(16) 위에 배치된 (그리고 전기적으로 접속된) 핀(20F)을 포함한다. 따라서, 비록 본 개시 내용이 p-형 FinFET(18A), n-형 FinFET(18B), n-형 웰 스트랩(19A), 및/또는 p-형 웰 스트랩(19B)이 더 많거나 더 적은 핀들을 포함한다고 고려하지만, p-형 FinFET(18A)과 n-형 FinFET(18B)은 다중-핀 FinFET이고, n-형 웰 스트랩(19A)과 p-형 웰 스트랩(19B)은 단일 핀 웰 스트랩이다. 일부 구현에서, FinFET 디바이스(10)의 성능을 향상시키기 위해, FinFET 핀의 도펀트 농도는 웰 스트랩 핀의 도핑 농도보다 작다. 예를 들면, p-형 FinFET(18A)의 핀(20A, 20B)과 n-형 웰 스트랩(19A)의 핀(20E)은 n-형 도펀트를 포함할 수 있으며, 여기서 핀(20E)의 n-형 도펀토 농도는 핀(20A, 20B)의 n-형 도펀트 농도보다 크다. 일부 구현에서, 핀(20E)의 n-형 도펀트 농도는 핀(20A, 20B)의 n-형 도펀트 농도보다 적어도 3배 크다. 일부 구현에서, 핀(20A, 20B)은 약 1 x 1015 cm-3 내지 약 1 x 1018 cm-3의 n-형 도펀트 농도를 가지는 반면에, 핀(20E)은 1 x 1015 cm- 3 내지 약 5 x 1018 cm-3의 n-형 도펀트 농도를 가진다. 일부 구현에서, n-형 도핑된 영역(14)의 n-형 도펀트 농도는, 핀(20A, 20B)의 n-형 도펀트 농도보다 크고 핀(20E)의 n-형 도펀트 농보보다 작다. 이 예시를 향상시키기 위해, n-형 FinFET(18B)의 핀(20C, 20D)과 p-형 웰 스트랩(19B)의 핀(20F)은 p-형 도펀트를 포함할 수 있으며, 여기서 핀(20F)의 p-형 도펀토 농도는 핀(20C, 20D)의 p-형 도펀트 농도보다 크다. 일부 구현에서, 핀(20F)의 p-형 도펀트 농도는 핀(20C, 20D)의 p-형 도펀트 농도보다 적어도 3배 크다. 일부 구현에서, 핀(20C, 20D)은 약 1 x 1015 cm-3 내지 약 1 x 1018 cm-3의 p-형 도펀트 농도를 가지는 반면에, 핀(20F)은 5 x 1016 cm- 3 내지 약 5 x 1019 cm-3의 p-형 도펀트 농도를 가진다. 일부 구현에서, p-형 도핑된 영역(16)의 p-형 도펀트 농도는, 핀(20C, 20D)의 p-형 도펀트 농도보다 크고 핀(20F)의 p-형 도펀트 농보보다 작다.
핀(20A-20F) 각각은 y-방향으로 자기 자신의 길이를 따라 규정된 적어도 하나의 채널 영역, 적어도 하나의 소스 영역, 및 적어도 하나의 드레인 영역을 가지며, 채널 영역은 소스 영역과 드레인 영역(일반적으로 소스/드레인 영역이라고 지칭됨) 사이에 배치된다. 채널 영역은 측벽 부분들 사이에 규정된 상단 부분을 포함하고, 상단 부분과 측벽 부분은 (이하에서 설명되는 바와 같이) 게이트 구조물과 맞물리어, 동작 동안에 소스/드레인 영역들 사이에 전류가 흐를 수 있다. 소스/드레인 영역은 측벽 부분들 사이에 규정된 상단 부분들을 또한 포함할 수 있다. p-형 FinFET(18A)의 핀(20A, 20B)은 서로에 대해 실질적으로 평행하게 배향되고, n-형 FinFET(18B)의 핀(20C, 20D)은 서로에 대해 실질적으로 평행하게 배향된다. 핀(20A-20F) 각각은 x-방향으로 규정된 폭, y-방향으로 규정된 길이, 및 z-방향으로 규정된 높이를 가진다. 핀들(20A-20F) 각각은 상부 핀 활성 영역(22U)(격리 피처(24)의 상단 표면으로부터 연장되는 (돌출하는) 핀들(20A-20F)의 일부분을 일반적으로 지칭함)과 하부 핀 활성 영역(22L)(기판(12)의 상단 표면으로부터 격리 피처(24)의 상단 표면까지 연장되는 핀들(20A-20F)의 일부분을 일반적으로 지칭함)을 포함한다. FinFET 디바이스(10)의 성능을 강화시키도록, 웰 스트랩 핀의 폭은 FinFET 핀의 폭보다 크다. 예를 들면, n-형 웰 스트랩(19A)과 p-형 웰 스트랩(19B)의 상부 핀 활성 영역(22U)의 폭은, p-형 FinFET(18A)과 n-형 FinFET(18B)의 상부 핀 활성 영역(22U)의 폭보다 크다. 묘사된 실시예에서, n-형 웰 스트랩(19A)에 속하는 핀(20E)의 폭(w1)은 p-형 FinFET(18A)에 속하는 핀(20A, 20B)의 폭(w2)보다 크며, p-형 웰 스트랩(19B)에 속하는 핀(20F)의 폭(w3)은 n-형 FinFET(18B)에 속하는 핀(20C, 20D)의 폭(w4)보다 크다. 웰 스트랩 핀의 폭(여기서, w1, w3)을 증가시키는 것은, n-형 웰 스트랩(19A)과 p-형 웰 스트랩(19B)에 의해 나타나는 웰 픽업 저항을 감소시켜서 FinFET 디바이스(10)의 성능을 향상시킨다. 폭(w1-w4)은 핀(20A-20F) 각각의 채널 영역 내에 규정된다. 일부 구현에서, 웰 스트랩 핀의 폭은 FinFET 핀의 폭보다 약 10% 내지 약 50% 크다. 예를 들면, 웰 스트랩 핀의 폭 대 FinFET 핀의 폭의 비(일반적으로 핀 폭 비라고 지칭됨)는 약 1.1. 내지 약 1.5이어서, w1 대 w2의 비가 1.1 < w1/w2 < 1.5 이고 그리고/또는 w3 대 w4의 비가 1.1 < w3/w4 < 1.5가 된다. 일부 구현에서, 웰 스트랩 핀은 실질적으로 동일한 폭(예를 들면, w1
Figure 112018072028271-pat00001
w3)을 가지며, FinFET 핀은 실질적으로 동일한 폭(예를 들면, w2
Figure 112018072028271-pat00002
w4)을 가진다.
본 개시 내용은, IC 디바이스(10)를 프로세싱하고 제조함으로써 발생할 수 있는 핀(20A-20F)의 높이, 폭, 및/또는 길이의 변이를 고려한다. 묘사된 실시예에서, 핀들(20A-20F)은 그들 각각의 높이를 따라서 테이퍼형(tapered) 폭을 가지며, 폭(w1-w4)은 핀(20A-20F)의 높이를 따라서 감소한다. 묘사된 실시예에서, 폭들(w1-w4) 각각은 핀들(20A-20F)의 상부 핀 활성 영역들(22U)의 각각의 하단 부분들(B)의 가변 폭의 평균을 나타낸다. 이러한 구현에서, 폭들은 격리 피처(24)의 상단 표면으로부터 상부 핀 활성 영역(22U)의 하단 부분(B)을 지정하는 경계까지 감소하여, 폭들(w1-w4) 각각은 그 자신의 높이들을 따라서 상부 핀 활성 영역들(22U)의 하단 부분(B)의 감소하는 폭들의 평균을 나타낸다. 일부 구현에서, 상부 핀 활성 영역(22U)의 하단 부분(B)은 핀(20A-20F)의 최하단 약 5 nm이다. 일부 구현에서, 상부 핀 활성 영역(22U), 하부 핀 활성 영역(22L), 및/또는 웰 스트랩 핀 전체의 테이퍼링은, 상부 핀 활성 영역(22U), 하부 핀 활성 영역(22L), 및/또는 FinFET 핀 전체의 테이퍼링보다 크다. 예를 들면, 핀(20E)의 상부 핀 활성 영역(22U)의 측벽의 기울기는 핀(20A, 20B)의 상부 핀 활성 영역(22U)의 측벽의 기울기보다 크고, 그리고/또는 핀(20F)의 상부 핀 활성 영역(22U)의 측벽의 기울기는 핀(20C, 20D)의 상부 핀 활성 영역(22U)의 측벽의 기울기보다 크다. 일부 구현에서, 폭들(w1-w4) 각각은 각각의 상부 핀 활성 영역들(22U) 전체의 가변 폭의 평균을 나타낸다. 이러한 구현에서, 폭들은 격리 피처(24)의 상단 표면으로부터 핀들(20A-20F)의 상단 표면들까지 감소하여, 폭들(w1-w4) 각각은 그 자신의 높이들을 따라서 상부 핀 활성 영역들(22U)의 감소하는 폭들의 평균을 나타낸다. 일부 구현에서, 폭들(w1-w4) 각각은 각각의 상부 핀 활성 영역들(22U)의 상단 부분들의 가변 폭의 평균을 나타낸다. 이러한 구현에서, 폭들은 상부 핀 활성 영역(22U)의 상단 부분을 표시하는 경계로부터 핀들(20A-20F)의 상단 표면들까지 감소하여, 폭들(w1-w4) 각각은 그 자신의 높이들을 따라서 상부 핀 활성 영역들(22U)의 상단 부분들의 감소하는 폭들의 평균을 나타낸다. 일부 구현에서, 폭들(w1-w4) 각각은 각각의 핀(20A-20F) 전체의 가변 폭의 평균을 나타낸다. 이러한 구현에서, 폭들은 기판(12)의 상단 표면으로부터 핀들(20A-20F)의 상단 표면까지 감소하여, 폭들(w1-w4) 각각은 그 자신의 높이들을 따라서 핀들(20A-20F)의 감소하는 폭들의 평균을 나타낸다. 일부 구현에서, 폭들(w1-w4)은, 폭들(w1-w4)이 핀들(20A-20F)의 높이들을 따라서 어디서 측정되는지에 따라, 약 5 nm에서 약 15 nm까지 변할 수 있다. 일부 구현에서, 핀 폭은 다른 핀에 대해 그리고/또는 FinFET 디바이스(10)의 다른 피처에 대해 핀의 위치에 따라서 변한다. 예를 들면, 중앙 핀의 폭은 에지 핀의 폭보다 크다. 또 다른 예시에서, 대안적으로, 중앙 핀의 폭은 에지 핀의 폭보다 작다. 이러한 구현을 향상시키기 위해, 에지 핀과 중앙 핀의 각각의 폭은 본 개시 내용에서 설명된 임의의 방식으로 에지 핀과 중앙 핀의 각각의 평균 폭을 나타낼 수 있다. 핀(20A-20F)이 테이퍼형 폭을 갖는다고 묘사되지만, 일부 구현에서, 핀(20A-20F)은 그 각각의 높이를 따라 실질적으로 동일한 폭을 갖는다.
일부 구현에서, 핀(20A-20F)은 기판(12)의 일부분(예를 들면, 기판(12)의 물질층의 일부분)이다. 예를 들면, 기판(12)은 실리콘을 포함하고, 핀(20A-20F)은 실리콘을 포함한다. 대안적으로, 일부 구현에서, 핀(20A-20F)은 기판(12)의 상부에 있는, 하나 이상의 반도체 물질층과 같은, 물질층 내에 규정된다. 예를 들면, 핀(20A-20F)은 기판(12) 위에 퇴적된 (이종 구조물과 같은) 다양한 반도체층들을 갖는 반도체층 스택을 포함할 수 있다. 반도체층은, 실리콘, 게르마늄, 실리콘 게르마늄, 다른 적절한 반도체 물질, 또는 이들의 조합과 같은, 임의의 적절한 반도체 물질을 포함할 수 있다. 반도체층은 FinFET 디바이스(10)의 설계 요건에 따라 동일하거나 상이한 물질, 에칭율, 구성 원자 백분율, 구성 무게 백분율, 두께, 및/또는 구성을 포함할 수 있다. 일부 구현에서, 반도체층 스택은, 제1 물질로 조성된 반도체층과 제2 물질로 조성된 반도체층과 같은, 교번하는 반도체층들을 포함한다. 예를 들면, 반도체층 스택은 실리콘층과 실리콘 게르마늄층을 번갈아 배치시킨다(예를 들면, 하단으로부터 상단까지 SiGe/Si/SiGe/Si/SiGe/Si). 일부 구현에서, 반도체층 스택은 동일 물질이지만 교번하는 구성 원자 백분율들을 갖는 반도체층들, 예를 들면, 제1 원자 백분율의 구성을 갖는 원자층과 제2 원자 백분율의 구성을 갖는 반도체층을 포함한다. 예를 들면, 반도체층 스택은 교번하는 실리콘 및/또는 게르마늄 원자 백분율들을 구비한 실리콘 게르마늄층들(예를 들면, 하단으로부터 상단까지 SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed , 여기서 a, c는 실리콘의 상이한 원자 백분율들이고, b, d는 게르마늄의 상이한 원자 백분율들임)을 포함한다.
핀(20A-20F)은 임의의 적절한 공정을 사용해 기판(12) 위에 형성된다. 일부 구현에서, 퇴적, 리소그래피 및/또는 에칭 공정의 조합은 도 1a 내지 1f에 예증된 바와 같이 기판(12)으로부터 연장되는 핀(20A-20F)을 규정하도록 수행된다. 예를 들면, 핀(20A-20F)을 형성하는 것은, 기판(12)(또는 기판(12) 위에 배치된, 이종 구조물과 같은, 물질층) 위에 패터닝된 레지스트층을 형성하도록 리소그래피 공정을 수행하는 것과, 패터닝된 레지스트층 내에 규정된 패턴을 기판(12)(또는 기판(12) 위에 배치된, 이종 구조물과 같은, 물질층)에 전사하도록 에칭 공정을 수행하는 것을 포함한다. 리소그래피 공정은, (예를 들면, 스핀 코팅에 의해) 기판(12) 상에 레지스트층을 형성하는 것, 노광 전 굽기 공정을 수행하는 것, 마스크를 사용해 노광 공정을 수행하는 것, 노광 후 굽기 공정을 수행하는 것, 및 현상 공정을 수행하는 것을 포함할 수 있다. 노광 공정 중에, 레지스트 층은 방사선 에너지(예를 들면, 자외선(UV)광, 심자외선(DUV)광 또는 극자외선(EUV)광)에 노출되고, 이때 마스크는 마스크의 마스크 패턴 및/또는 마스크 유형(예를 들면, 이진 마스크, 위상 시프트 마스크, 또는 EUV 마스크)에 따라 레지스트 층에 대하여 방사선을 차단, 투과 및/또는 반사하고, 그래서 마스크 패턴과 대응하는 이미지가 레지스트 층에 투영된다. 레지스트 층이 방사선 에너지에 민감하기 때문에, 레지스트 층의 노출 부분은 화학적으로 변화하고, 레지스트 층의 노출(또는 비노출)부는 레지스트의 특성 및 현상 공정에서 사용하는 현상 용액의 특성에 따라 현상 공정 중에 용해된다. 현상 후에, 상기 패터닝된 레지스트 층은 마스크에 대응하는 레지스트 패턴을 포함한다. 에칭 공정은 기판(12)의 부분(또는 기판(12) 위에 배치된 물질층)을 제거하도록 패터닝된 레지스트 층을 에칭 마스크로서 사용한다. 에칭 공정은 건식 에칭 공정(예를 들면, 반응성 이온 에칭(RIE) 공정), 습식 에칭 공정, 다른 적당한 에칭 공정 또는 이들의 조합을 포함할 수 있다. 에칭 공정 후에, 패터닝된 레지스트층은 예를 들면, 레지스트 스트립핑 공정에 의해 기판(12)으로부터 제거된다. 대안적으로, 핀들(20A-20F)은 이중 패터닝 리소그래피(double patterning lithography; DPL) 공정과 같은, 다중 패터닝 공정(예를 들면, 리소그래피-에칭-리소그래피-에칭(lithography-etch-lithography-etch; LELE) 공정, 자기-정렬 이중 패터닝(self-aligned double patterning; SADP) 공정, 스페이서-is-유전체(spacer-is-dielectric patterning; SIDP) 공정, 다른 이중 패터닝 공정, 또는 이들의 조합), 3중 패터닝 공정(예를 들면, 리소그래피-에칭-리소그래피-에칭-리소그래피-에칭(lithography-etch-lithography-etch-lithography-etch; LELELE) 공정, 자기-정렬 3중 패터닝(self-aligned triple patterning; SATP) 공정, 다른 3중 패터닝 공정, 또는 이들의 조합), 다른 다중 패터닝 공정(예를 들면, 자기 정렬 4중 패터닝(self-aligned quadruple patterning; SAQP) 공정), 또는 이들의 조합에 의해 형성된다. 일반적으로, 이중 패터닝 공정 및/또는 다중 패터닝 공정은 리소그래피 공정과 자기 정렬(self-aligned) 공정을 조합하여, 예를 들어, 그렇지 않은 경우 단일의 직접 포토리소그래피 공정을 사용하여 얻어질 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 일부 구현에서, 패터닝된 희생층은 리소그래피 공정을 사용해 기판 위에 형성되고, 스페이서는 자기 정렬 공정을 사용해 패터닝된 희생층 옆에 형성된다. 그런 다음, 패터닝된 희생층이 제거되고, 스페이서는 핀(20A-20F)과 같은, 핀을 형성하도록 기판을 패터닝하기 위해 사용될 수 있다. 일부 구현에서, 방향성 자가 어셈블리(directed self-assembly; DSA) 기술은 핀(20A-20F)을 형성하면서 구현된다. 또한, 일부 구현에서, 노광 공정은 무마스크 리소그래피, 전자빔 기록, 이온빔 기록, 및/또는 나노프로린트 기술을 구현할 수 있다.
일부 구현에서, 패터닝된 레지스트층(또는 패터닝된 마스크층)은 웰 스트랩 핀을 규정하는 웰 스트랩 핀 패턴과 FinFET 핀을 규정하는 FinFET 핀 패턴을 포함하고, 웰 스트랩 핀 패턴과 FinFET 핀은 웰 스트랩 핀과 FinFET 핀을 위해 실질적으로 동일한 폭을 규정한다. 이러한 구현에서, 그런 다음, 에칭 공정은 기판(12)의 일부분(또는 기판(12) 위에 배치된 물질층)을 제거하도록 패터닝된 레지스트층을 에칭 마스크로서 사용함으로써, FinFET 핀 패턴에 대응하는 핀(20A-20D)과 웰 스트랩 핀 패턴에 대응하는 핀(20E, 20F)을 형성한다. 웰 스트랩 핀 패턴(핀(20E, 20F)에 대응함)의 핀 밀도가 FinFET 핀 패턴(핀(20A-20D)에 대응함)의 핀 밀도보다 작기 때문에, 상이한 밀도의 핀 환경들로부터 발생하는 에칭 로딩 효과(통상적으로 이롭지 않음)는 본 개시 내용에서 설명되는 이점을 달성하도록 핀(20A-20D)의 폭(여기서, 폭(w1-w4))보다 작은 핀(20A-20D)의 폭을 초래한다. 일부 구현에서, 트리밍 공정이 핀(20A-20D)을 트리밍하도록 수행됨으로써, 핀(20A-20D)의 폭이 핀(20E, 20F)의 폭보다 작게 되도록 핀(20A-20D)의 폭을 감소시킨다. 트리밍 공정은 핀(20A-20D)의 치수를 감소시키기 위한 임의의 적절한 공정을 구현한다. 예를 들면, 일부 구현에서, 트리밍 공정은, FinFET 디바이스(10)의 다른 피처에 대해 핀(20A-20D)을 선택적으로 에칭할 수 있는 에칭 공정을 포함한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합이다. 일부 구현에서, 습식 에칭 공정은 암모늄 하이드록사이드(NH4OH), 과산화수소(H2O2), 황산(H2SO4), 테트라메틸암모늄 하이드록사이드(TMAH), 또는 또 다른 적절한 습식 에칭액, 또는 이들의 조합을 포함하는 에칭액을 구현한다. 예를 들면, 습식 에칭액은 NH4OH:H2O2 용액, NH4OH:H2O2:H2O 용액(암모니아-과산화수소 혼합물(ammonia-peroxide mixture; APM)이라고 알려짐), 또는 H2SO4:H2O2 용액 (과산화 황산 혼합물(sulfuric peroxide mixture; SPM)이라고 알려짐)을 활용할 수 있다. 일부 구현에서, 건식 에칭 공정은 불소 함유 에천트 가스(예를 들면, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 산소 함유 가스, 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 Bcl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBR3), 요드-함유 가스, 다른 적절한 가스, 및/또는 플라즈마, 또는 이들의 조합을 포함하는 에천트 가스를 구현한다. 일부 구현에서, 트리밍 공정은 산화 공정을 구현한다. 예를 들면, 트리밍 공정은 핀(20A-20D)을 오존 환경에 노출시킴으로써, 세정 공정 및/또는 에칭 공정에 의해 후속적으로 제거되는, 핀(20A-20D)의 일부분을 산화시킬 수 있다.
FinFET 디바이스(10)의 다양한 디바이스 영역들과 같은, 다양한 영역들을 격리시키기 위해 격리 피처(들)(24)가 기판(12) 위에 그리고/또는 기판(12) 내에 형성된다. 예를 들면, 격리 피처(24)는, p-형 FinFET(18A), n-형 FinFET(18B), n-형 웰 스트랩(19A), 및 p-형 웰 스트랩(19B)과 같은, 능동 디바이스 영역 및/또는 수동 디바이스 영역을 서로 분리시키고 격리시킨다. 격리 피처(24)는 또한 핀(20A-20F)과 같은, 핀을 서로 분리시키고 격리시킨다. 묘사된 실시예에서, 격리 피처(24)는 핀(20A-20F)의 하단 부분을 둘러쌈으로써, 상부 핀 활성 영역(22U)과 하부 핀 활성 영역(22L)을 규정한다. 격리 피처(24)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 격리 물질(예를 들면, 실리콘, 산소, 질소, 탄소, 또는 다른 적절한 격리 구성 요소를 포함함), 또는 이들의 조합을 포함한다. 격리 피처(24)는, 쉘로우 트렌치 격리(shallow trench isolation; STI) 구조물, 딥 트렌치 격리(deep trench isolation; DTI) 구조물 및/또는 국부적 실리콘 산화(local oxidation of silicon; LOCOS) 구조물과 같은 상이한 구조물들을 포함할 수 있다. 일부 구현에서, STI 피처는 기판(12) 내에 트렌치를 에칭하고(예를 들면, 건식 에칭 공정 및/또는 습식 에칭 공정을 사용해서) 상기 트렌치를 절연체 물질로 충전(예를 들면, 화학 기상 퇴적 공정 또는 스핀-온 유리 공정을 사용해서)함으로써 형성될 수 있다. 화학 기계 폴리싱(chemical mechanical polishing; CMP) 공정은, 과잉 절연체 물질을 제거하고 그리고/또는 격리 피처(24)의 상단 표면을 평탄화하기 위해 수행될 수 있다. 일부 구현에서, STI 피처는, 절연체 물질층이 핀들(20A-20F) 사이의 간극(트렌치)을 채우도록, 핀(20A-20F)을 형성한 후에 절연체 물질을 기판(12) 위에 퇴적하고, 격리 피처(24)를 형성하도록 절연체 물질층을 에칭백함으로써 수행될 수 있다. 일부 구현에서, 격리 피처(24)는, 라이너 유전체층 위에 배치된 벌크 유전체층과 같은, 트렌치를 채우는 다층 구조물를 포함하며, 벌크 유전체층과 라이너 유전체층은 설계 요건에 따르는 물질(예를 들면, 열 산화물을 포함하는 라이너 유전체층 위에 배치된 실리콘 질화물을 포함하는 벌크 유전체층)을 포함한다. 일부 구현에서, 격리 피처(24)는 (예를 들면, BSG(boron silicate glass) 또는 PSG(phosphosilicate glass)를 포함하는) 도핑된 라이너층 위에 배치된 유전체층을 포함한다.
게이트 구조물(30A), 게이트 구조물(30B), 게이트 구조물(30C), 게이트 구조물(30D), 게이트 구조물(30E), 게이트 구조물(30F), 및 게이트 구조물(30G)와 같은, 다양한 게이트 구조물들이 핀(20A-20F) 위에 배치된다. 게이트 구조물(30A-30G)은 x-방향을 따라 연장된다(예를 들면, 핀(20A-20F)에 대해 실질적으로 수직임). 묘사된 실시예에서, 게이트 구조물(30B, 30C)이 핀(20A-20D)의 채널 영역 위에 배치된다. 일부 구현에서, 게이트 구조물(30B, 30C)이 핀(20A-20D)의 각각의 채널 영역을 둘러쌈으로써, 핀들(20A-20D)의 각각의 소스/드레인 영역을 개재시킨다(interposing). 게이트 구조물(30B, 30C)은, 전류가 동작 동안에 핀들(20A-20D)의 각각의 소스/드레인 영역들 사이에 흐를 수 있도록, 핀들(20A-20D)의 각각의 채널 영역들을 맞물리게 한다(engage). 묘사된 실시예를 향상시키기 위해, 게이트 구조물(30A)은 핀(20A-20D)의 부분을 둘려싸서 핀(20A-20D)의 소스/드레인 영역이 게이트 구조물(30A)과 게이트 구조물(30B) 사이에 배치되도록 위치되며, 게이트 구조물(30D)은 핀(20A-20D)의 부분을 둘려싸서 핀(20A-20D)의 소스/드레인 영역이 게이트 구조물(30D)과 게이트 구조물(30C) 사이에 배치되도록 위치되며, 게이트 구조물(30E-30G)은 핀(20E, 20F)의 부분을 둘려싸서 핀(20E, 20F)의 소스/드레인 영역이 게이트 구조물(30F)과 게이트 구조물(30E, 30G) 사이에 배치되도록 위치된다. 일부 구현에서, 게이트 구조물(30B, 30C)은 능동 게이트 구조물인 반면에, 게이트 구조물(30A, 30D)과 게이트 구조물(30E-30G)은 더미 게이트 구조물이다. “활성 게이트 구조물”은 전기적으로 기능적인 게이트 구조물을 일반적으로 지칭하는 반면에, “더미 게이트 구조물”은 전기적으로 비기능적인 게이트 구조물을 일반적으로 지칭한다. 일부 구현에서, 더미 게이트 구조물은 활성 게이트 구조물의 물리적 치수와 같은, 활성 게이트 구조물의 물리적 특성을 모방하지만, FinFET 디바이스(10)에서 전기적으로 동작가능하지 않다(다른 말로 하면, 소스/드레인 영역들 사이에서 전류가 흐르지 않게 한다). 일부 구현에서, 게이트 구조물(30A, 30D)과 게이트 구조물(30E-30F)은 실질적으로 균일한 프로세싱 환경을 가능하게 하는데, 예를 들면, (예를 들면, 에피택셜 소스/드레인 피처를 형성할 때) 핀(20A-20F)의 소스/드레인 영역 내의 균일한 에피택셜 물질 성장, (예를 들면, 소스/드레인 리세스를 형성할 때) 핀(20A-20F)의 소스/드레인 영역 내의 균일한 에칭율, 및/또는 (예를 들면, CMP에 의해 유도된 디싱 효과를 감소시킴으로써(또는 방지시킴으로써) 균일한, 실질적으로 평면인 표면을 가능케한다.
게이트 구조물(30A-30G)은, 게이트 구조물(30A-30G)이 동일하거나 상이한 층들 및/또는 물질들을 포함하도록, FinFET 디바이스(10)의 설계 요건에 따라 원하는 기능을 달성하도록 구성되는 게이트 스택을 포함한다. 묘사된 실시예에서, 게이트 구조물(30A-30G)은 게이트 유전체(32), 게이트 전극(34), 및 하드 마스크층(36)을 포함하는, 게이트 스택을 갖는다. 게이트 구조물(30A-30D)이 p-형 FinFET(18A)과 n-형 FinFET(18B)에 걸쳐 있으므로, 게이트 구조물(30A-30D)은 p-형 FinFET(18A)과 n-형 FinFET(18B)에 대응하는 영역 내에 상이한 층들을 가질 수 있다. 예를 들면, p-형 FinFET(18A)에 대응하는 게이트 유전체(32) 및/또는 게이트 전극(34)의 층들의 수, 구성, 및/또는 물질은, n-형 FinFET(18B)에 대응하는 게이트 유전체(32) 및/또는 게이트 전극(34)의 층들의 수, 구성, 및/또는 물질과는 다를 수 있다. 또한, 게이트 구조물(30A-30D)이 n-형 웰 스트랩(19A)과 p-형 웰 스트랩(19B)에 걸쳐 있으므로, 게이트 구조물(30E-30G)은 n-형 웰 스트랩(19A)과 p-형 웰 스트랩(19B)에 대응하는 영역 내에 상이한 층들을 가질 수 있다. 예를 들면, n-형 웰 스트랩(19A)에 대응하는 게이트 유전체(32) 및/또는 게이트 전극(34)의 층들의 수, 구성, 및/또는 물질은, p-형 웰 스트랩(19B)에 대응하는 게이트 유전체(32) 및/또는 게이트 전극(34)의 층들의 수, 구성, 및/또는 물질과는 다를 수 있다.
게이트 구조물(30A-30G)의 게이트 스택은 게이트 라스트 공정, 게이트 퍼스트 공정, 또는 혼성의 게이트 라스트/게이트 퍼스트 공정에 따라 제조된다. 게이트 라스트 공정 구현에서, 게이트 구조물(30A-30G)의 하나 이상은, 후속적으로 금속 게이트 스택으로 교체되는, 더미 게이트 스택을 포함한다. 더미 게이트 스택은 예를 들면 계면층(예를 들면, 실리콘 산화물을 포함함) 및 더미 게이트 전극 층(예를 들면, 폴리실리콘을 포함함)을 포함한다. 이러한 구현예에서, 더미 게이트 전극층이 제거되어, 게이트 유전체(32) 및/또는 게이트 전극(34)이 그 안에서 후속적으로 형성되는, 개구(트렌치)를 형성한다. 일부 구현에서, 게이트 구조물들(30A-30G) 중 적어도 하나의 게이트 구조물의 더미 게이트 스택이 금속 게이트 스택으로 대체되는 반면에, 게이트 구조물들(30A-30G) 중 적어도 하나의 게이트 구조물의 더미 게이트 스택은 남아 있다. 게이트 라스트 공정 및/또는 게이트 퍼스트 공정은 퇴적 공정, 리소그래피 공정, 에칭 공정, 다른 적절한 공정, 또는 이들의 조합을 구현할 수 있다. 퇴적 공정은 CVD, 물리 기상 퇴적(PVD), 원자층 퇴적(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 리모트 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 대기압 CVD(APCVD), 도금, 다른 적당한 방법 또는 이들의 조합을 포함한다. 리소그래피 패터닝 공정은 레지스트 코팅(예를 들면, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광후 굽기, 레지스트 현상, 린싱, 건조(예를 들면, 하드 베이킹), 다른 적절한 공정 또는 이들의 조합을 포함한다. 대안적으로, 리소그래피 노광 공정은 무마스크 리소그래피, e-빔 기록 또는 이온빔 기록과 같은 다른 방법에 의해 보조, 구현 또는 대체된다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 에칭 공정 또는 이들의 조합을 포함한다. CMP 공정이 게이트 유전체(32), 게이트 전극(34), 및/또는 하드 마스크층(36)의 임의의 과잉 물질을 제거하도록 수행되어, 게이트 구조물(30A-30G)을 평탄하게 할 수 있다.
게이트 유전체(32)는 핀(20A-20F)과 격리 피처(24) 위에 컨포멀하게 배치되어, 게이트 유전체(32)는 실질적으로 균일한 두께를 가진다. 묘사된 실시예에서, 게이트 유전체(32)는, 게이트 구조물(30A-30G)을 규정하는 FinFET 디바이스(10)의 하단 표면 및 측벽 표면 상에 배치된다. 게이트 유전체(32)는, 실리콘 산화물, 하이-k 유전체 물질, 다른 적절한 유전체 물질 또는 이들의 조합과 같은 유전체 물질을 포함한다. 묘사된 실시예에서, 게이트 유전체(32)는, 예를 들면, 하프늄, 알루미늄, 지르코늄, 란타늄, 탄탈룸, 티타늄, 이트륨, 산소, 질소, 다른 적절한 구성 요소, 또는 이들 물질의 조합을 포함하는, 하나 이상의 하이-k 유전체층을 포함한다. 일부 구현에서, 하나 이상의 하이-k 유전체층은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, HfO2-Al2O3, TiO2, Ta2O5, La2O3, Y2O3, 다른 적절한 하이-k 유전체 물질, 또는 이들 물질의 조합을 포함한다. 하이-k 유전체 물질은 일반적으로 예를 들면, 실리콘 산화물의 유전율(k
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3.9)보다 큰 고유전율을 갖는 유전체 물질을 지칭한다. 일부 구현예에서, 게이트 유전체(32)는, 하이-k 유전체층과 핀(20A-20F)과 격리 피처(24) 사이에 배치되는 계면층(실리콘 산화물과 같은 유전체 물질을 포함함)을 더 포함한다.
게이트 구조물(34)은 게이트 유전체(32) 위에 배치된다. 게이트 전극(34)은 전기적으로 전도성 물질을 포함한다. 일부 구현에서, 게이트 전극(34)은, 하나 이상의 캡핑층, 일함수층, 접착/배리어층, 및 금속 충전(또는 벌크)층과 같은, 다층을 포함한다. 캡핑층은 게이트 구조물(30A-30G)의 게이트 유전체(32)와 다른 층(특히, 금속을 포함하는 게이트층) 사이에 있는 구성 요소의 확산 및/또는 반응을 방지하거나 제거하는 물질을 포함할 수 있다. 일부 구현에서, 캡핑층은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(W2N), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN) 또는 이들 물질의 조합과 같은, 금속 및 질소를 포함한다. 일함수층은, n-형 일함수 물질 및/또는 p-형 일함수 물질과 같은, 원하는 일함수(예를 들면, n-형 일함수 또는 p-형 일함수)를 갖도록 조정된 전도성 물질을 포함할 수 있다. p-형 일함수 물질은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 p-형 일함수 물질, 또는 이 물질들의 조합을 포함한다. n-형 일함수 물질은 Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TaC, TaCN, TaSiN, TaAl, TaAlC, TiAlN, 다른 n-형 일함수 물질, 또는 이들의 조합을 포함한다. 접착/배리어층은 일함수층과 금속 충전층과 같은, 인접 층들 사이의 접착을 촉진하는 물질, 및/또는 일함수층과 금속 충전층과 같은, 게이트층들 사이의 확산을 차단하고 그리고/또는 감소시키는 물질을 포함할 수 있다. 예를 들면, 접착/배리어층은 금속(예를 들면, W, Al, Ta, Ti, Ni, Cu, Co, 다른 적절한 금속, 또는 이들 물질의 조합), 금속 산화물, 금속 질화물 (예를 들면, TiN), 또는 이들 물질의 조합을 포함한다. 금속 충전층은 Al, W 및/또는 Cu와 같은 적절한 전도성 물질을 포함할 수 있다. 하드 마스크층(36)은 게이트 전극(34)과 게이트 전극(32) 위에 배치되고, 실리콘, 질소, 및/또는 탄소(예를 들면, 실리콘 질화물 또는 실리콘 탄화물)와 같은, 임의의 적절한 물질을 포함한다.
게이트 구조물(30A-30G)은 각각의 게이트 스택에 인접하게 (예를 들면, 각각의 게이트 스택의 측벽을 따라서) 배치된 각각의 게이트 스페이서(38)를 더 포함한다. 게이트 스페이서(38)는 임의의 적절한 공정에 의해 형성되고, 유전체 물질을 포함한다. 유전체 물질은 실리콘, 산소, 탄소, 질소, 다른 적절한 물질 또는 이들의 조합(예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물)을 포함할 수 있다. 예를 들면, 묘사된 실시예에서, 실리콘 질화물층과 같이 실리콘과 질소를 포함한 유전체층이 기판(12) 위에 퇴적되고 후속적으로 게이트 스페이서(38)를 형성하도록 이방성 에칭될 수 있다. 일부 구현에서, 게이트 스페이서(38)는 실리콘 질화물을 포함한 제1 유전체층 및 실리콘 산화물을 포함한 제2 유전체층과 같이 다층 구조물를 포함한다. 일부 구현에서, 게이트 스페이서(38)는, 게이트 스택에 인접하게 형성된, 밀봉 스페이서, 오프셋 스페이서, 희생 스페이서, 더미 스페이서 및/또는 메인(main) 스페이서와 같은, 2개 이상의 스페이서 세트를 포함한다. 그러한 구현에서, 다양한 스페이서 세트는 상이한 에칭율을 가진 물질을 포함할 수 있다. 예를 들면, 실리콘과 산소를 포함한 제1 유전체층이 기판(12) 위에 퇴적되고, 후속적으로 이방성 에칭되어 게이트 스택에 인접한 제1 스페이서 세트를 형성할 수 있고, 실리콘과 질소를 포함한 제2 유전체층이 기판(12) 위에 퇴적되고, 후속적으로 이방성 에칭되어 제1 스페이서 세트에 인접한 제2 스페이서 세트를 형성할 수 있다. 게이트 스페이서(38)를 형성하기 전 및/또는 후에, 핀(20A-20F) 내에 저농도로 도핑된 소스 및 드레인(lightly doped source and drain; LDD) 피처 및/또는 고농도로 도핑된 소스 및 드레인(heavily doped source and drain; HDD) 피처(LDD 피처와 HDD 피처 둘 다는 도 1a 내지 1f에 도시되지 않음)를 형성하기 위해 주입, 확산 및/또는 어닐링 공정이 수행될 수 있다.
에피택셜 소스 피처 및 에피택셜 드레인 피처(에피택셜 소스/드레인 피처라고 지칭됨)가 핀(20A-20F)의 소스/드레인 영역 위에 배치된다. 예를 들면, 반도체 물질이 핀(20A-20F) 상에 에피택셜하게 성장되어, 에피택셜 소스/드레인 피처(40A-40D)를 형성한다. 묘사된 실시예에서, 핀 리세스 공정(예를 들면, 에칭백 공정)이 핀(20A-20F)의 소스/드레인 영역에 대해 수행되어, 에피택셜 소스/드레인 피처(40A-40D)가 핀(20A-20F)의 하부 핀 활성 영역(24L)으로부터 성장된다. 일부 구현에서, 핀(20A-20F)의 소스/드레인 영역은 핀 리세스 공정이 적용되지 않아서, 에피택셜 소스/드레인 피처(40A-40D)가 핀(20A-20F)의 상부 핀 활성 영역(24U)의 적어도 일부분으로부터 성장되고 이 일부분을 둘러싼다. 묘사된 실시예의 향상을 위해, 에피택셜 소스/드레인 피처(40A, 40B)는 x방향을 따라 측방향으로 연장되어(성장되어)(일부 구현에서, 핀(20A-20D)에 대해 실질적으로 수직임), 에피택셜 소스/드레인 피처(40A, 40B)가 하나를 초과하는 핀에 걸쳐 있는 에피택셜 소스/드레인 피처로 병합된다(예를 들면, 에피택셜 소스/드레인 피처(40A)는 핀(20A, 20B)에 걸쳐 있고, 에피택셜 소스/드레인 피처(40B)는 핀(20C, 20D)에 걸쳐 있다). 에피택시 공정은 CVD 퇴적 기술(예를 들면, 기상 에피택시(VPE), 초고 진공 CVD(UHV-CVD), LPCVD 및/또는 PECVD), 분자빔 에피택시, 다른 적절한 SEG 공정 또는 이들의 조합을 구현할 수 있다. 에피택시 공정은 핀(20A-20F)의 조성물과 상호작용하는 기체 및/또는 액체 전구체를 사용할 수 있다. 에피택셜 소스/드레인 피처(40A-40D)는 n-형 도펀트 및/또는 p-형 도펀트로 도핑된다. p-형 FinFET(18A)와 n-형 웰 스트랩(19A)은 정반대로 도핑된 에피택셜 소스/드레인 피처들을 가지며, n-형 FinFET(18B)와 p-형 웰 스트랩(19B)은 정반대로 도핑된 에피택셜 소스/드레인 피처들을 가진다. 묘사된 실시예에서, p-형 FinFET(18A)과 p-형 웰 스트랩(19B)은 p-형 도펀트를 포함하고, n-형 FinFET(18B)과 n-형 웰 스트랩(19A)은 n-형 도펀트를 포함한다. 예를 들면, p-형 FinFET(18A)과 p-형 웰 스트랩(19B)에 대해, 에피택셜 소스/드레인 피처(40A, 40D)는 실리콘 및/또는 게르마늄을 포함한 에피택셜 층이며, 실리콘 게르마늄 함유 에피택셜 층은 붕소, 탄소, 다른 p-형 도펀트, 또는 이들의 조합으로 도핑된다(예를 들면, Si:Ge:B 에피택셜층 또는 Si:Ge:C 에피택셜층을 형성함). 이 예시를 향상시키기 위해, n-형 FinFET(18B)과 n-형 웰 스트랩(19A)에 대해, 에피택셜 소스/드레인 피처(40B, 40C)는 실리콘 및/또는 탄소를 포함한 에피택셜층이며, 실리콘 함유 에피택셜층 또는 실리콘 탄소 함유 에피택셜층은 인, 비소, 다른 n-형 도펀트, 또는 이들의 조합으로 도핑된다(예를 들면, Si:P 에피택셜층, Si:C 에피택셜층, 또는 Si:C:P 에피택셜층을 형성함). 도 1a에서, 에피택셜 소스/드레인 피처(40A-40D)가 산화물 규정(oxide definition; OD) 영역으로서 묘사되어, 에피택셜 소스/드레인 피처(40A, 40D)가 P+ OD 영역으로서 대안적으로 지칭될 수 있고, 에피택셜 소스/드레인 피처(40B, 40C)가 N+ OD 영역으로서 대안적으로 지칭될 수 있다. 일부 구현에서, 에피택셜 소스/드레인 피처(40A-40D)는 채널 영역에서 요구되는 인장 응력 및/또는 압축 응력을 달성하는 물질 및/또는 도펀트를 포함한다. 일부 구현에서, 에피택셜 소스/드레인 피처(40A-40D)는 에피택시 공정의 소스 물질에 불순물을 추가함으로써 퇴적 중에 도핑된다. 일부 구현에서, 에피택셜 소스/드레인 피처(40A-40D)는 퇴적 공정에 후속하는 이온 주입 공정에 의해 도핑된다. 일부 구현예에서, 예를 들면, HDD 영역 및/또는 LDD 영역(이들 영역들 둘 다는 도 1a 내지 1f에 도시되지 않음)과 같은, FinFET 디바이스(10)의 에피택셜 소스/드레인 피처(40A-40D) 및/또는 다른 소스/드레인 영역 내의 도펀트를 활성화하기 위해 어닐링 공정이 수행된다. 일부 구현에서, 실리사이드층이 에피택셜 소스/드레인 피처(40A-40D) 상에 형성된다. 일부 구현에서, 실리사이드층이 에피택셜 소스/드레인 피처(40A-40D) 위에 금속층을 퇴적시킴으로써 형성된다. 금속층은 니켈, 백금, 팔라듐, 바나듐, 티타늄, 코발트, 탄탈륨, 이테르븀, 지르코늄, 다른 적절한 금속, 또는 이들의 조합과 같은, 실리사이드 형성을 촉진하기 위해 적절한 임의의 물질을 포함한다. 그런 다음, FinFET 디바이스(10)는 에피택셜 소스/드레인 피처(40A-40D)(예를 들면, 실리콘 및/또는 게르마늄)가 금속과 반응하게 하도록 가열된다(예를 들면, 어닐링 공정이 적용됨). 따라서, 실리사이드층은 금속과, 에피택셜 소스/드레인 피처(40A-40D)의 구성 요소(예를 들면, 실리콘 및/또는 게르마늄)를 포함한다. 일부 구현에서, 실리사이드층은 니켈 실리사이드, 티타늄 실리사이드, 또는 코발트 실리사이드를 포함한다. 금속층의 잔여 부분과 같은, 임의의 반응되지 않은 금속은 에칭 공정과 같은, 임의의 적절한 공정에 의해 선택적으로 제거된다. 일부 구현에서, 실리사이드층과 에피택셜 소스/드레인 피처(40A-40D)는 총괄적으로 FinFET 디바이스(10)의 에피택셜 소스/드레인 피처라고 지칭된다.
다층 상호접속(MLI) 피처(50)는 기판(12) 위에 배치된다. MLI 피처(50)는 FinFET 디바이스(10)의 다양한 디바이스(예를 들면, p-형 FinFET(18A), n-형 FinFET(18B), n-형 웰 스트랩(19A), p-형 웰 스트랩(19B), 트랜지스터, 저항기, 커패시터 및/또는 인덕터) 및/또는 컴포넌트(예를 들면, 게이트 구조물(예를 들면, 게이트 구조물(30A-30G) 및/또는 소스/드레인 피처(예를 들면, 에피택셜 소스/드레인 피처(40A-40D))를 전기적으로 결합하여, 다양한 디바이스 및/또는 컴포넌트가 FinFET 디바이스 디바이스(10)의 설계 요건에 의해 특정된 대로 동작할 수 있다. MLI 피처(50)는 다양한 상호접속 구조물를 형성하도록 구성된 유전체층과 전기적으로 전도성층(예를 들면, 금속층)의 조합을 포함한다. 전도성층은 디바이스 레벨 콘택 및/또는 비아와 같은 수직 상호접속 피처, 및/또는 전도성 라인과 같은 수평 상호접속 피처를 형성하도록 구성된다. 수직 상호접속 피처는 전형적으로 MLI 피처(50)의 상이한 층들(또는 상이한 평면들) 내의 수평 상호접속 피처와 접속한다. FinFET 디바이스(10)의 동작 중에, 상호접속 피처는 FinFET 디바이스(10)의 디바이스 및/또는 컴포넌트 사이에서 신호를 라우팅하고 그리고/또는 FinFET 디바이스(10)의 디바이스 및/또는 컴포넌트에 신호(예를 들면, 클록 신호, 전압 신호 및/또는 접지 신호)를 분배하도록 구성된다. 비록 MLI 피처(50)가 소정 수의 유전체층 및 전도성층을 갖는 것으로 도시되어 있지만, 본 개시 내용은 더 많거나 더 적은 유전체층 및/또는 전도성층을 가진 MLI 피처(50)를 고려한다는 것이 주목된다.
MLI 피처(50)는 기판(12) 위에 배치된 층간 유전체층(52)(ILD-0), ILD 층(52) 위에 배치된 층간 유전체층(54)(ILD-1), ILD 층(54) 위에 배치된 층간 유전체층(56)(ILD-2), 및 ILD 층(56) 위에 배치된 층간 유전체층(58)(ILD-3)과 같은 하나 이상의 유전체층을 포함한다. ILD 층(52-58)은 예를 들면 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 형성 산화물, PSG, BPSG, 로우-k 유전체 물질, 다른 적당한 유전체 물질 또는 이들의 조합을 포함한 유전체 물질을 포함한다. 예시적인 로우-k 유전체 물질은 FSG, 탄소 도핑된 실리콘 산화물, 블랙 다이아몬드®(캘리포니아주 산타클라라의 어플라이드 머티어리얼즈), 크세로겔, 에어로겔, 비정질 불화 탄소, 파릴렌, BCB, SiLK®(미시간주 미들랜드의 다우 케미컬), 폴리이미드, 다른 로우-k 유전체 물질 또는 이들의 조합을 포함한다. 도시된 실시예에서, ILD 층(52-58)은 로우-k 유전체 물질(일반적으로 로우-k 유전체층이라고 지칭됨)을 포함한 유전체층이다. 일부 구현에서, 로우-k 유전체 물질은 일반적으로 3 미만의 유전율(k)을 갖는 물질을 지칭한다. ILD 층(52-58)은 복수의 유전체 물질들을 가진 다층 구조물를 포함할 수 있다. MLI 피처(50)는 ILD 층(52)과 ILD 층(54) 사이에 배치된 콘택 에칭 정지층(contact etch stop layer; CESL), ILD 층(54)과 ILD 층(56) 사이에 배치된 CESL, 및 ILD 층(56)과 ILD 층(58) 사이에 배치된 CESL과 같은, ILD 층들(52-58) 사이에 배치된 하나 이상의 콘택 에칭 정지층(CESL)을 더 포함할 수 있다. 일부 구현예에서, CESL은 기판(12) 및/또는 격리 피처(24)와 ILD 층(52) 사이에 배치된다. CESL은 ILD 층(52-48)과는 다른 물질, 예를 들면, ILD 층(52-58) 유전체 물질과는 다른 유전체 물질을 포함한다. 예를 들면, ILD 층(52-58)이 로우-k 유전체 물질을 포함하는 경우, CESL은 실리콘 질화물 또는 실리콘 산질화물과 같이, 실리콘과 질소를 포함한다. ILD 층(52-58)은, CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 도금, 다른 적절한 방법, 또는 이들의 조합과 같은, 퇴적 공정에 의해 기판(12) 위에 형성된다. 일부 구현에서, ILD 층(52-58)은 예를 들면, 기판(12) 위에 플로우 가능(flowable) 물질(예컨대 액체 화합물)을 퇴적하고, 플로우 가능 물질을 열적 어닐링 및/또는 자외선 방사 처리와 같은, 적절한 기술에 의해 고체 물질로 변환하는 것을 포함하는 플로우 가능 CVD(flowable CVD; FCVD) 공정에 의해 형성된다. ILD 층(52-58)의 퇴적에 후속해서, ILD 층(52-58)이 실질적으로 평면인 표면을 갖도록 CMP 공정 및/또는 다른 평탄화 공정이 수행된다.
디바이스-레벨 콘택(60A-60J), 비아(70A-70K), 및 전도성 라인(80A-80I)(MLI 피처(50)의 금속 1(M1)층이라고 총괄적으로 지칭됨)은 상호접속 구조물을 형성하도록 ILD 층(52-58) 중 하나 이상 내에 배치된다. 디바이스-레벨 콘택(60A-60J), 비아(70A-70K), 및 전도성 라인(80A-80I)은 Ta, Ti, Al, Cu, Co, W, TiN, TaN, 다른 적절한 전도성 물질, 또는 이들의 조합과 같은, 임의의 적절한 전기적으로 전도성 물질을 포함한다. 다양한 전도성 물질은 디바이스-레벨 콘택(60A-60J), 비아(70A-70K), 및 전도성 라인(80A-80I)에 배리어층, 접착층, 라이너층, 벌크층, 다른 적절한 층, 또는 이들의 조합과 같은, 다양한 층들을 제공하도록 결합될 수 있다. 일부 구현에서, 디바이스-레벨-콘택(60A-60J)은 Ti, TiN, 및/또는 Co를 포함하고, 비아(70A-70K)는 Ti, TiN, 및/또는 W를 포함하며, 전도성 라인(80A-80I)은 Cu, Co, 및/또는 Ru를 포함한다. 디바이스-레벨 콘택(60A-60J), 비아(70A-70K) 및 전도성 라인(80A-80I)은 ILD 층(52-58)을 패터닝함으로써 형성된다. ILD 층(52-58)을 패터닝하는 것은 각각의 ILD 층(52-58) 내의 콘택 개구, 비아 개구, 및/또는 라인 개구와 같은, 개구(트렌치)를 형성하기 위한 리소그래피 공정 및/또는 에칭 공정을 포함할 수 있다. 일부 구현예에서, 리소그래피 공정은 각각의 ILD 층(52-58) 위에 레지스트층을 형성하는 것, 레지스트 층을 패터닝된 방사선에 노출시키는 단계, 및 노출된 레지스트층을 현상하는 단계를 포함하고, 이로써 각각의 ILD 층(52-58) 내에 개구(들)를 에칭하기 위한 마스킹 요소로서 사용될 수 있는 패터닝된 레지스트층을 형성한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 에칭 공정 또는 이들의 조합을 포함한다. 그 다음에, 이들 개구(들)는 하나 이상의 전도성 물질로 충전된다. 전도성 물질(들)은 PVD, CVD, ALD, 전기도금, 무전해 도금, 다른 적절한 퇴적 공정 또는 이들의 조합에 의해 퇴적될 수 있다. 그 다음에, 임의의 과잉 전도성 물질(들)이 CMP 공정과 같은, 평탄화 공정에 의해 제거되고, 이로써 ILD 층(52-58), 디바이스 레벨 콘택(60A-60J), 비아(70A-70K), 및 전도성 라인(80A-80I)의 상단 표면을 평탄화할 수 있다.
디바이스-레벨 콘택(60A-60J)(로컬 상호접속부 또는 로컬 콘텍이라고 또한 지칭됨)은 p-형 FinFET(18A), n-형 FinFET(18B), n-형 웰 스트랩(19A), 및 p-형 웰 스트랩(19B)과 같은, IC 디바이스 피처를 MLI 피처(50)의 비아(70A-70K)에 전기적으로 그리고/또는 물리적으로 결합시킨다. 예를 들면, 디바이스-레벨 콘택(60A-60J)은 FinFET 디바이스(10)의 소스/드레인 영역과 같은, 전도성 영역으로의 콘택을 일반적으로 지칭하는, 금속 대 디바이스(metal-to-device; MD) 콘택이다. 묘사된 실시예에서, 디바이스-레벨 콘택(60A-60C)은 각각의 에피택셜 소스/드레인 피처(40A) 상에 배치되어, 디바이스-레벨 콘택(60A-60C)은 p-형 FinFET(18A)의 소스/드레인 영역을 각각 비아(70A-70C)에 물리적으로(또는 직접적으로) 접속하며, 디바이스-레벨 콘택(60D-60F)이 각각의 에피택셜 소스/드레인 피처(40B) 상에 배치되어, 디바이스-레벨 콘택(60D-60F)은 n-형 FinFET(18B)의 소스/드레인 영역을 각각 비아(70D-70F)에 물리적으로 (또는 직접적으로) 접속한다. 묘사된 실시예를 향상시키기 위해, 디바이스-레벨 콘택(60G, 60H)은 각각의 에피택셜 소스/드레인 피처(40C) 상에 배치되어, 디바이스-레벨 콘택(60G, 60H)은 n-형 FinFET(19A)의 소스/드레인 영역을 각각 비아(770H, 70I)에 물리적으로(또는 직접적으로) 접속하며, 디바이스-레벨 콘택(60I, 60J)이 각각의 에피택셜 소스/드레인 피처(40D) 상에 배치되어, 디바이스-레벨 콘택(60I, 60J)은 p-형 웰 스트랩(19B)의 소스/드레인 영역을 각각 비아(70J, 70K)에 물리적으로 (또는 직접적으로) 접속한다. 비록 본 개시 내용이 디바이스-레벨 콘택(60A-60J)이 MLD 피처(50)의 더 많거나 더 적은 ILD 층 및/또는 CESL을 관통해 연장되는 실시예를 고려하지만, 디바이스-레벨 콘택(60A-60J)은 ILD 층(52) 및/또는 ILD 층(54)을 관통해 연장된다. 일부 구현에서, 디바이스-레벨 콘택(60A-60J) 중 하나 이상은 그 자신의 소스/드레인 영역을 비아와 같은, MLI 피처(50)의 또 다른 전기적으로 전도성인 피처에 접속시키지 않는다. 이러한 구현에서, 디바이스-레벨 콘택(60A-60J) 중 하나 이상은 실질적으로 균일한 프로세싱 환경을 가능케 하도록 더미가 아닌 콘택과 유사한 물리적 특성을 갖는, 더미 콘택이다.
비아(70A-70K)는 MLI 피처(50)의 전도성 피처들을 서로 전기적으로 결합하고 그리고/또는 물리적으로 결합한다. 묘사된 실시예에서, 비아(70A-70C)는 디바이스-레벨 콘택(60A-60C) 상에 각각 배치되어, 비아(70A-70C)가 디바이스-레벨 콘택(60A-60C)을 전도성 라인(80A-80C)에 각각 물리적으로(또는 직접적으로) 접속하고, 비아(70D-70F)는 디바이스-레벨 콘택(60D-60F) 상에 각각 배치되어, 비아(70D-70F)가 디바이스-레벨 콘택(60D-60F)을 전도성 라인(80G-80E)에 각각 물리적으로(또는 직접적으로) 접속한다. 비아(70A-70C)는 p-형 FinFET(18A)의 소스/드레인 영역을 각각 전도성 라인(80A-80C)(이 전도성 라인 중 하나는 전력 공급 전압(VDD)(일부 구현에서, 설계 요건에 따라 양의 공급 전압으로서 구성됨)에 전기적으로 접속됨)에 전기적으로 결합하고, 비아(70D-70F)는 n-형 FinFET(18B)의 소스/드레인 영역을 각각 전도성 라인(80A-80C)(이 전도성 라인 중 하나는 전력 공급 전압(VSS)(일부 구현에서, 접지 및/또는 음의 공급 전압으로서 구성됨)에 전기적으로 접속됨)에 전기적으로 결합한다. 묘사된 실시예를 향상시키기 위해, 비아(70H, 70I)는 디바이스-레벨 콘택(60G, 60H) 상에 각각 배치되어, 비아(70H, 70I)가 디바이스-레벨 콘택(60G, 60H)을 전도성 라인(80H)에 물리적으로(또는 직접적으로) 접속하고, 비아(70J, 70K)는 디바이스-레벨 콘택(60J, 60I) 상에 각각 배치되어, 비아(70J, 70K)가 디바이스-레벨 콘택(60I, 60J)을 전도성 라인(80I)에 물리적으로(또는 직접적으로) 접속한다. 비아(70H, 70I)는 n-형 웰 스트랩(19A)의 소스/드레인 영역을 전도성 라인(80H)(이 전도성 라인은 전력 공급 전압(VDD에 전기적으로 접속됨)에 전기적으로 결합하고, 비아(70J, 70K)는 p-형 웰 스트랩(19B)의 소스/드레인 영역을 전도성 라인(80I)(이 전도성 라인은 전력 공급 전압(VSS)에 전기적으로 결합함)에 전기적으로 결합한다. 비록 본 개시 내용은 비아(70A-70F) 및 비아(70H-70K)가 MLI 피처(50)의 더 많거나 더 적은 ILD 층 및/또는 CESL을 관통해 연장되는 실시예를 고려하지만, 비아(70A-70F) 및 비아(70H-70K)는 ILD 층(54)을 관통해 연장된다. 일부 구현에서, MLI 피처(50)는 ILD 층(52-58) 위에 놓인 다른 ILD 층(예를 들면, 미도시된 MLI 피처(50)의 금속 2(M2)층) 내에 배치된 전도성 라인에 전도성 라인(80A-80I)(다른 말로 하면, M1층)을 상호접속하는 비아를 더 포함함으로써, M1층을 M2층에 전기적으로 그리고/또는 물리적으로 결합한다.
비아(70G)는 IC 디바이스 피처를 MLI 피처(50)의 전도성 피처에 전기적으로 결합하고 그리고/또는 물리적으로 결합한다. 도 1a 내지 1f에서, 비아(70G)는 게이트 구조물(30B) 상에 배치되어, 비아(70G)는 게이트 구조물(30B)을 전도성 라인(80D)에 물리적으로(또는 직접적으로) 접속시킨다. 비록 본 개시 내용이 비아(70G)가 MLD 피처(50)의 더 많거나 더 적은 ILD 층 및/또는 CESL을 관통해 연장되는 실시예를 고려하지만, 비아(70G)는 ILD 층(54)과 ILD 층(56)을 관통해 연장된다. 이러한 구현에서, 비아(70G)는 게이트 구조물(30B)과 물리적으로 그리고 전기적으로 결합된다. 대안적인 구현에서, MLI 피처(50)는 게이트 구조물(30B)을 비아(70G)에 전기적으로 결합하고 그리고/또는 물리적으로 결합하는 디바이스-레벨 콘택을 더 포함한다. 예를 들면, 디바이스-레벨 콘택이 게이트 구조물(30B) 상에 배치되어, 디바이스-레벨 콘택이 게이트 구조물(30B)을 비아(70G)에 물리적으로(또는 직접) 접촉하고, 비아(70G)는 디바이스-레벨 콘텍을 전도성 라인(80D)에 물리적으로(또는 직접) 접촉한다. 따라서, 이러한 디바이스-레벨 콘택은 게이트 콘택(CG) 또는 금속 대 폴리(metal-to-poly; MP) 콘택이라고 지칭되고, 이것은 일반적으로 폴리 게이트 구조물 또는 금속 게이트 구조물와 같은, 게이트 구조물로의 콘택을 지칭한다. 비록 본 개시 내용이 디바이스-레벨 콘택 및/또는 비아(70G)가 MLD 피처(50)의 더 많거나 더 적은 ILD 층 및/또는 CESL을 관통해 연장되는 실시예를 고려하지만, 이러한 구현에서, 디바이스-레벨 콘택은 ILD 층(52)과 ILD 층(54), 및 비아(70G)를 관통해 연장된다.
n-형 웰 스트랩(19A)과 p-형 웰 스트랩(19B)과 같은, 웰 스트랩은 성능을 향상시키도록 메모리 어레이 내에 구현될 수 있다. 도 2는 본 개시 내용의 다양한 양상들에 따라, 본 개시 내용에서 설명된 바와 같이 구성되는 웰 스트랩을 구현할 수 있는, 메모리 어레이(100)의 개략적 평면도이다. 묘사된 실시예에서, 메모리 어레이(100)는 정적 랜덤 액세스 메모리(static random access memory; SRAM) 어레이이다. 하지만, 본 개시 내용은, 메모리 어레이(100)가 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM), 비휘발성 랜덤 액세스 메모리(non-volatile random access memory; NVRAM), 플래시 메모리, 또는 다른 적절한 메모리와 같은, 또 다른 유형의 메모리인 실시예를 고려한다. 메모리 어레이(100)는 마이크로프로세서, 메모리 및/또는 다른 IC 디바이스 내에 포함될 수 있다. 일부 구현에서, 메모리 어레이(100)는 저항기, 커패시터, 인덕터, 다이오드, PFET, NFET, MOSFET, CMOS 트랜지스터, BJT, LDMOS 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 적절한 컴포넌트, 또는 이들의 조합과 같은, 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는 IC 칩, SoC, 또는 이들의 부분의 일부분이다. 도 2는 본 발명의 발명 개념을 더 잘 이해하도록 명확성을 위해 단순화한 것이다. 추가적인 피처는 메모리 어레이(100) 내에 추가될 수 있고, 이하에서 설명되는 피처의 일부는 메모리 어레이(100)의 다른 실시예에서 교체, 수정 또는 제거될 수 있다.
메모리 어레이(100)는 데이터를 저장하도록 구성되는, SARM 메모리 셀과 같은, 메모리 셀(101)을 포함한다. 일부 구현에서, 메모리 셀(101)은 다양한 p-형 FinFET 및/또는 n-형 FinFET을 포함한다. 메모리 셀(101)은 제1 방향(여기서, y방향)을 따라 연장되는 열 1 내지 열 N과, 제2 방향(여기서 x방향)을 따라 연장되는 행 1 내지 행 M 내에 배열되며, N과 M은 양의 정수이다. 열 1 내지 열 N 각각은 열 대 열 기반(column-by-column basis)으로 순수 형태(true form) 및 상보 형태에서 각각의 메모리 셀(101)로부터 테이터를 판독하고 그리고/또는 데이터를 각각의 메모리 셀(101)에 기록하는 것을 용이하게 하는, 비트 라인(bit line; BL) 과 비트 라인 바(bit line bar; BLB)와 같은, 제1 방향을 따라 연장되는 비트 라인 쌍을 포함한다. 행 1 내지 행 M 각각은 행별로 각각의 메모리 셀(101)에 대한 액세스를 용이하게 하는 워드 라인(word line; WL)(미도시됨)을 포함한다. 각 메모리 셀(101)은 제어기(103)에 전기적으로 접속되는, 각각의 BL, 각각의 BLB, 및 각각의 WL에 전기적으로 접속된다. 제어기(103)는 판독 동작 및/또는 기록 동작을 위해 메모리 셀(101)의 적어도 하나를 액세스하도록 적어도 하나의 WL과 적어도 하나의 비트 라인쌍(여기서, BL과 BLB)을 선택하게끔 하나 이상의 신호를 생성하도록 구성된다. 제어기(103)는 메모리 셀(101)로부터 판독/메모리 셀(101)로 기록하는 동작들을 용이하게 하기 위해 적절한, 열 디코더 회로, 행 디코더 회로, 열 선택 회로, 행 선택 회로, 판독/기록 회로(예를 들면, 선택된 비트 라인 쌍(다른 말로 하면, 선택된 열)에 대응하는 메모리 셀(101)로부터 데이터를 판독하고 그리고/또는 메모리 셀(101)에 데이터를 기록하도록 구성됨), 다른 적절한 회로, 또는 이들의 조합을 포함하는 - 이들에만 제한되지는 않음 - 임의의 회로를 포함한다. 일부 구현에서, 제어기(103)는 선택된 비트 라인쌍의 전압 차이를 검출 및/또는 증폭하도록 구성되는 적어도 하나의 감지 증폭기를 포함한다. 일부 구현에서, 감지 증폭기는 전압 차이의 데이터 값을 래치하거나, 그렇지 않으면, 저장하도록 구성된다.
메모리 어레이(100)의 둘레는 메모리 셀(101)의 성능에서의 균일성을 보장하도록, 에지 더미 셀과 웰 스트랩 셀과 같은, 더미 셀로 구성된다. 더미 셀은 메모리 셀(101)과 물리적으로 그리고/또는 구조적으로 유사하게 구성되지만, 데이터를 저장하지 않는다. 예를 들면, 더미 셀은 p-형 웰, n-형 웰, 핀 구조물(하나 이상의 핀을 포함함), 게이트 구조물, 소스/드레인 피처, 및/또는 콘택 피처를 포함할 수 있다. 웰 스트랩 셀은 전압을 메모리 셀(101)의 n-형 웰, 메모리 셀(101)의 p-형 웰, 또는 이들 둘 다에 전기적으로 결합하도록 구성되는 더미 셀을 일반적으로 지칭한다. 묘사된 실시예에서, 행 1 내지 행 M 각각은 에지 더미 셀(105A)로 시작하고, 에지 더미 셀(105B)로 종결되어, 메모리 셀(101)의 행 1 내지 행 M이 에지 더미 셀(105A)과 에지 더미 셀(105B) 사이에 배치된다. 에지 더미 셀(105A)과 에지 더미 셀(105B)은 제1 방향(여기서, y방향)을 따라 연장되는 각각의 열 내에 배열된다. 일부 구현에서, 에지 더미 셀(105A)의 열 및/또는 에지 더미 셀(105B)의 열은 메모리 어레이(100)의 적어도 하나의 비트 라인쌍(여기서, BL 및 BLB)에 실질적으로 평행하다. 일부 구현에서, 에지 더미 셀(105A) 및/또는 에지 더미 셀(105B)은 각각의 메모리 셀(101)을 각각의 WL에 접속하도록 구성된다. 일부 구현에서, 에지 더미 셀(105A) 및/또는 에지 더미 셀(105B)은 WL을 구동하기 위한 회로를 포함한다. 일부 구현에서, 에지 더미 셀(105A) 및/또는 에지 더미 셀(105B)은 전력 공급 전압 VDD(예를 들면, 양의 전력 공급 전압) 및/또는 전력 공급 전압 VSS (예를 들면, 전기 접지)에 전기적으로 접속된다.
묘사된 실시예를 향상시키기 위해, 열 1 내지 열 M 각각은 웰 스트랩 셀(107A)로 시작하고, 웰 스트랩 셀(107B)로 종결되어, 메모리 셀(101)의 열 1 내지 열 M이 웰 스트랩 셀(107A)과 웰 스트랩 셀(107B) 사이에 배치된다. 웰 스트랩 셀(107A)와 웰 스트랩 셀(107B)은 제2 방향(여기서, x방향)을 따라 연장되는 각각의 행 내에 배열된다. 일부 구현에서, 웰 스트랩 셀(107A)의 행과 웰 스트랩 셀(107B)의 행은 메모리 어레이(100)의 적어도 하나의 WL에 실질적으로 평행하다. 웰 스트랩 셀(107A)은 에지 더미 셀(105A) 중 하나와 에지 더미 셀(105B) 중 하나 사이에 배치되고, 웰 스트랩 셀(107B)은 에지 더미 셀(105A) 중 하나와 에지 더미 셀(105B) 중 하나 사이에 배치된다. 묘사된 실시예에서, 웰 스트랩 셀(107A) 및/또는 웰 스트랩 셀(107B)은 n-형 웰 스트랩, p-형 웰 스트랩, 또는 n-형 웰 스트랩 및 p-형 웰 스트랩 둘 다를 포함한다. 일부 구현에서, 웰 스트랩 셀(107A) 및/또는 웰 스트랩 셀(107B)은 하나 이상의 p-형 웰 스트랩을 갖는 p-형 웰 스트랩 영역에 인접하게 배치되는 하나 이상의 n-형 웰 스트랩을 갖는 n-형 웰 스트랩 영역을 포함한다. n-형 웰 스트랩 영역과 p-형 웰 스트랩 영역은 웰 스트랩 셀(107A) 및/또는 웰 스트랩 셀(107B)의 더미 영역들 사이에 배치될 수 있다. 일부 구현에서, n-형 웰 스트랩은 위에서 설명된 n-형 웰 스트랩(19A)으로서 구성된다. 예를 들면, 웰 스트랩 셀(107A) 및/또는 웰 스트랩 셀(107B)의 n-형 웰 스트랩은 메모리 셀(101)의 적어도 하나의 p-형 FinFET에 대응하는 n-형 웰을 전압 소스(예를 들면, VDD)에 전기적으로 결합하도록 구성되고, n-형 웰 스트랩의 핀(들)의 폭은 적어도 하나의 p-형 FinFET의 핀(들)의 폭보다 크다. 일부 구현에서, p-형 웰 스트랩은 위에서 설명된 p-형 웰 스트랩(19B)으로서 구성된다. 예를 들면, 웰 스트랩 셀(107A) 및/또는 웰 스트랩 셀(107B)의 p-형 웰 스트랩은 메모리 셀(101)의 적어도 하나의 n-형 FinFET에 대응하는 p-형 웰을 전압원(예를 들면, Vss)에 전기적으로 결합하도록 구성되고, p-형 웰 스트랩의 핀(들)의 폭은 적어도 하나의 n-형 FinFET의 핀(들)의 폭보다 크다. 적어도 하나의 p-형 FinFET 및/또는 적어도 하나의 n-형 FinFET의 핀들의 폭들에 대해 n-형 웰 스트랩 및/또는 p-형 웰 스트랩의 핀들의 폭들을 증가시키는 것은, 웰 픽업 저항을 상당히 감소시킬 수 있어서, 메모리 어레이(100)의 래치업 성능을 향상시킨다.
도 3은 본 개시 내용의 다양한 양상들에 따라, 본 개시 내용에서 설명되는 바와 같이 구현되는 웰 스트랩을 구현할 수 있는, SRAM 어레이와 같은, 메모리 어레이(200)의 개략적 평면도이다. 메모리 어레이(200)는 메모리 어레이(100)와 많은 양상에서 유사하다. 따라서, 도 3 및 도 2의 유사한 피처는 명확성과 간략성을 위해 동일한 참조 번호에 의해 식별된다. 예를 들면, 메모리 어레이(200)는 메모리 셀(101), 제어기(103), 에지 더미 셀(105A), 에지 더미 셀(105B), 웰 스트랩 셀(107A), 및 웰 스트랩 셀(107B)을 포함한다. 메모리 어레이(200)는 마이크로프로세서, 메모리 및/또는 다른 IC 디바이스 내에 포함될 수 있다. 일부 구현에서, 메모리 어레이(200)는 저항기, 커패시터, 인덕터, 다이오드, PFET, NFET, MOSFET, CMOS 트랜지스터, BJT, LDMOS 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 적절한 컴포넌트, 또는 이들의 조합과 같은, 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는 IC 칩, SoC, 또는 이들의 부분의 일부분이다. 도 3은 본 개시 내용의 발명 개념을 더 잘 이해하도록 명확성을 위해 단순화한 것이다. 추가적인 피처는 메모리 어레이(200) 내에 추가될 수 있고, 이하에서 설명되는 피처의 일부는 메모리 어레이(200)의 다른 실시예에서 교체, 수정 또는 제거될 수 있다.
메모리 어레이(100)와 대조적으로, 메모리 어레이(200)는 메모리 셀(101)을 메모리 어레이(202A)와 메모리 어레이(202B)(서브-어레이라고 지칭될 수 있음)로 분할한다. 또한, 비트 라인 쌍은 메모리 어레이(202A)와 메모리 어레이(202B)에 계속적으로 걸쳐 있어서, 메모리 어레이(202A)의 각 메모리 셀(101)과 메모리 어레이(202B)의 각 메모리 셀(101)은, 제어기(103)에 전기적으로 접속되는, 각각의 BL, 각각의 BLB, 및 각각의 WL에 전기적으로 접속된다. 메모리 어레이(200)는 제2 방향(여기서, x방향)을 따라 연장되는 웰 스트랩 셀(307)의 행을 더 포함하고, 웰 스트랩 셀(307)의 행은 메모리 어레이(202A)와 메모리 어레이(202B) 사이에 배치된다. 메모리 어레이(202A) 내의 메모리 셀(101)은 웰 스트랩 셀(107A)과 웰 스트랩 셀(207) 사이에 배치되고, 메모리 어레이(202B) 내의 메모리 셀(101)은 웰 스트랩 셀(207)과 웰 스트랩 셀(107B) 사이에 배치된다. 따라서, 메모리 어레이(202A) 내의 메모리 셀(101)의 열 1 내지 열 N은 각각 웰 스트랩 셀(107A) 중 하나로 시작하고 웰 스트랩 셀(207) 중 하나로 종결되고, 따라서, 메모리 어레이(202B) 내의 메모리 셀(101)의 열 1 내지 열 N은 각각 웰 스트랩 셀(207) 중 하나로 시작하고 웰 스트랩 셀(107B) 중 하나로 종결된다. 묘사된 실시예를 향상시키기 위해, 웰 스트랩 셀(307)의 행은 또한 에지 더미 셀(105A) 중 하나와 에지 더미 셀(105B) 중 하나 사이에 배치된다. 일부 구현에서, 웰 스트랩 셀(207)의 행은 메모리 어레이(200)의 적어도 하나의 WL에 실질적으로 평행하다. 웰 스트랩 셀(207)은 웰 스트랩 셀(107A) 및/또는 웰 스트랩 셀(107B)과 유사하다. 예를 들면, 웰 스트랩 셀(207)은 n-형 웰 스트랩, p-형 웰 스트랩, 또는 n-형 웰 스트랩 및 p-형 웰 스트랩 둘 다를 포함한다. 일부 구현에서, 웰 스트랩 셀(207)은 하나 이상의 p-형 웰 스트랩을 갖는 p-형 웰 스트랩 영역에 인접한 하나 이상의 n-형 웰 스트랩을 갖는 n-형 웰 스트랩 영역을 포함한다. n-형 웰 스트랩 영역과 p-형 웰 스트랩 영역은 더미 영역들 사이에 배치될 수 있다. 일부 구현에서, n-형 웰 스트랩은 위에서 설명된 n-형 웰 스트랩(19A)으로서 구성된다. 예를 들면, 웰 스트랩 셀(207)의 n-형 웰 스트랩은 메모리 셀(101)의 적어도 하나의 p-형 FinFET에 대응하는 n-형 웰을 전압 소스(예를 들면, VDD)에 전기적으로 결합하도록 구성되고, n-형 웰 스트랩의 핀(들)의 폭은 적어도 하나의 p-형 FinFET의 핀(들)의 폭보다 크다. 일부 구현에서, p-형 웰 스트랩은 위에서 설명된 p-형 웰 스트랩(19B)으로서 구성된다. 예를 들면, 웰 스트랩 셀(207)의 p-형 웰 스트랩은 메모리 셀(101)의 적어도 하나의 n-형 FinFET에 대응하는 p-형 웰을 전압 소스(예를 들면, Vss)에 전기적으로 결합하도록 구성되고, n-형 웰 스트랩의 핀(들)의 폭은 적어도 하나의 n-형 FinFET의 핀(들)의 폭보다 크다. 적어도 하나의 p-형 FinFET 및/또는 적어도 하나의 n-형 FinFET의 핀들의 폭들에 대해 n-형 웰 스트랩 및/또는 p-형 웰 스트랩의 핀들의 폭들을 증가시키는 것은, 웰 픽업 저항을 상당히 감소시킬 수 있어서, 메모리 어레이(200)의 래치업 성능을 향상시킨다.
도 4는 본 개시 내용의 다양한 양상들에 따라, 본 개시 내용에서 설명되는 바와 같이 구현되는 웰 스트랩을 구현할 수 있는, SRAM 어레이와 같은, 메모리 어레이(300)의 개략적 평면도이다. 메모리 어레이(300)는 메모리 어레이(200)와 많은 양상에서 유사하다. 따라서, 도 4 및 도 3의 유사한 피처는 명확성과 간략성을 위해 동일한 참조 번호에 의해 식별된다. 예를 들면, 메모리 어레이(300)는 메모리 셀(101), 제어기(103), 에지 더미 셀(105A), 에지 더미 셀(105B), 웰 스트랩 셀(107A), 웰 스트랩 셀(107B), 및 웰 스트랩 셀(207)을 포함한다. 메모리 어레이(200)와 대조적으로, 메모리 어레이(300)는 각각의 비트 라인 쌍을 메모리 어레이(202A)를 위한 비트 라인 쌍과 메모리 어레이(202B)를 위한 비트 라인 쌍으로 나누어(break), 열 1 내지 열 N 각각이 연속적인 비트 라인 쌍이 아닌 두 개의 비트 라인 쌍을 가진다. 메모리 어레이(300)는 제어기(203)을 더 포함하고, 메모리 어레이(202A)를 위한 BL, BLB, 및 WL이 제어기(103)에 전기적으로 접속되는 한편, 메모리 어레이(202B)를 위한 BL, BLB, 및 WL은 제어기(203)에 전기적으로 접속된다. 제어기(203)는 제어기(103)와 유사하다. 따라서, 메모리 어레이(202A)의 각각의 메모리 셀(101)은 제어기(103)에 전기적으로 접속되는, 각각의 BL, 각각의 BLB, 및 각각의 WL에 전기적으로 접속되고, 메모리 어레이(202B) 내의 각각의 메모리 셀(101)은 제어기(203)에 전기적으로 접속되는, 각각의 BL, 각각의 BLB, 및 각각의 WL에 전기적으로 접속된다. 메모리 어레이(300)는 마이크로프로세서, 메모리 및/또는 다른 IC 디바이스 내에 포함될 수 있다. 일부 구현에서, 메모리 어레이(300)는 저항기, 커패시터, 인덕터, 다이오드, PFET, NFET, MOSFET, CMOS 트랜지스터, BJT, LDMOS 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 적절한 컴포넌트, 또는 이들의 조합과 같은, 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는 IC 칩, SoC, 또는 이들의 부분의 일부분이다. 도 4는 본 개시 내용의 발명 개념을 더 잘 이해하도록 명확성을 위해 단순화한 것이다. 추가적인 피처는 메모리 어레이(300) 내에 추가될 수 있고, 이하에서 설명되는 피처의 일부는 메모리 어레이(300)의 다른 실시예에서 교체, 수정 또는 제거될 수 있다.
도 5a 내지 5g는 본 개시 내용의 다양한 양상들에 따른, 부분적으로 또는 전체적으로 SRAM 어레이(400)의 단편적 개략도이다. 특히, 도 5a는 SRAM 어레이(400)의 (예를 들면, x-y 평면에서의) 단편적 평면도이다; 도 5b는 (예를 들면, x-z 평면에서의) 도 5a의 라인 B-B를 따라 SRAM 어레이(400)의 도식적 단면도이다; 도 5c는 (예를 들면, x-z 평면에서의) 도 5a의 라인 C-C를 따라 SRAM 어레이(400)의 도식적 단면도이다; 도 5d는 (예를 들면, x-z 평면에서의) 도 5a의 라인 D-D를 따라 SRAM 어레이(400)의 도식적 단면도이다; 도 5e는 (예를 들면, x-z 평면에서의) 도 5a의 라인 E-E를 따라 SRAM 어레이(400)의 도식적 단면도이다; 도 5f는 (예를 들면, x-z 평면에서의) 도 5a의 라인 F-F를 따라 SRAM 어레이(400)의 도식적 단면도이다; 도 5g는 (예를 들면, x-z 평면에서의) 도 5a의 라인 G-G를 따라 SRAM 어레이(400)의 도식적 단면도이다. 일부 구현에서, SRAM 어레이(400)는 메모리 어레이(100), 메모리 어레이(200), 메모리 어레이(300), 및/또는 다른 적절한 메모리 어레이의 일부분을 나타낸다. 도 5a 내지 5g는 본 개시 내용의 발명 개념을 더 잘 이해하도록 명확성을 위해 단순화한 것이다. 추가적인 피처는 SRAM 어레이(400) 내에 추가될 수 있고, 이하에서 설명되는 피처의 일부는 SRAM 어레이(400)의 다른 실시예에서 교체, 수정 또는 제거될 수 있다.
도 5a 내지 5g에서, SRAM 어레이(400)는 n-웰(414)과 p-웰(416)과 같은, 그 내부에 배치되는 다양한 도핑된 영역들을 갖는 기판(412)을 포함한다. 기판(412), n-웰(414), 및 p-웰(416)은 도 1a 내지 1f를 참조해 위에서 설명되는 기판(12), n-형 도핑된 영역(14), 및 p-형 도핑된 영역(16)과 각각 유사하다. SRAM 어레이(400)는 n-웰(414)과 p-웰(416) 위에 배치되는 다양한 피처들을 더 포함하며, 다양한 피처들은 요구되는 기능을 달성하도록 구성된다. 예를 들면, SRAM 어레이(400)는, 상부 핀 활성 영역(422U)과 하부 핀 활성 영역(422L)(도 1a 내지 1f를 참조해서 위에서 설명된 상부 핀 활성 영역(22U)과 하부 핀 활영 영역(22L)을 갖는 핀(20A-20F)과 유사함), 격리 피처(424)(도 1a 내지 1f를 참조해서 위에서 설명된 격리 피처(24)와 유사함), 게이트 구조물(430)(도 1a 내지 1f를 참조해서 위에서 설명된 게이트 구조물(30A-30G)과 유사함)(예를 들면, 도 1a 내지 1f를 참조해서 위에서 설명된 바와 같은 게이트 유전체(32), 게이트 전극(34), 하드 마스크(36), 및/또는 게이트 스페이서(38)와 유사한 게이트 유전체(432), 게이트 전극(434), 하드 마스크(436), 및/또는 게이트 스페이서(438)를 포함함), 에피택셜 소스/드레인 피처(440)(도 1a 내지 1f를 참조해서 위에서 설명된 에피택셜 소스/드레인(40A-40D)), MLI 피처(450)(도 1a 내지 1f를 참조해서 위에서 설명된 MLI 피처(50)와 유사함), ILD 층(452-458)(도 1a 내지 1f를 참조해 위에서 설명된 ILD 층(52-58)과 유사함), 디바이스-레벨 콘택(460)(도 1a 내지 1f를 참조해서 위에서 설명된 디바이스-레벨 콘택(60A-60J)과 유사함), 비아(470)(도 1a 내지 1f를 참조헤사 위에서 설명된 비아(70A-70I)와 유사함), 및 전도성 라인(미도시됨)(도 1a 내지 1f를 참조해서 위에서 설명된 전도성 라인(80A-80G)과 유사함)을 갖는, 핀(420)을 포함한다. 도 5a에서, 다양한 피처들은 SRAM 셀 구역(490), 더미 구역영역(492), n-형 웰 스트랩 구역(494), 및 p-형 웰 스트랩 구역(496)을 형성하도록 구성된다. 묘사된 실시예에서, 더미 구역(492)은 SRAM 셀 구역(490)과 웰 스트랩 구역(여기서, n-형 웰 스트랩 구역(494)) 사이에 배치된다. 묘사된 실시예를 향상시키기 위해, n-형 웰 스트랩 구역(494)은 더미 구역(492)과 p-형 웰 스트랩 구역(496) 사이에 배치된다. 본 개시 내용은 SRAM 어레이(400)의 설계 요건에 따라 SRAM 셀 구역(490), 더미 구역(492), n-형 웰 스트랩 구역(494)과 p-형 웰 스트랩 구역(496)의 상이한 배열들을 고려한다. 일부 구현에서, 메모리 어레이(100), 메모리 어레이(200), 및/또는 메모리 어레이(300)(도 2 내지 4)는 설계 고려에 따라, 웰 스트랩 셀(107A), 웰 스트랩 셀(107B), 및/또는 웰 스트랩 셀(207) 내에 더미 구역(492), n-형 웰 스트랩 구역(494), p-형 웰 스트랩 구역(496), 또는 이들의 조합을 구현할 수 있다.
SRAM 셀 구역(490)은 SRAM 셀(490A), SRAM 셀(490B), SRAM 셀(490C), 및 SRAM 셀(490D)을 포함한다. SRAM 셀(490A-490D)은 단일 포트 SRAM, 이중 포트 SRAM, 다른 유형의 SRAM, 또는 이들의 조합을 포함한다. 묘사된 실시예에서, SRAM 셀(490A-490D)은 단일 포트 SRAM을 포함한다. 예를 들면, SRAM 셀(490A-490D) 각각은 6개의 트랜지스터들, 즉, 통과 게이트 트랜지스터(PG-1), 통과 게이트 트랜지스터(PG-2), 풀업 트랜지스터(PU-1), 풀업 트랜지스터(PU-2), 풀다운 트랜지스터(PD-1), 및 풀다운 트랜지스터(PD-1)를 포함한다. SRAM 셀(490A-490D) 각각은 두 개의 p-형 웰들(416) 사이에 배치된 하나의 n-형 웰(414)을 포함하고, 풀업 트랜지스터(PU-1, PU-2)는 n-형 웰(414)과 통과 게이트 트랜지스터(PG-1, PG-2) 위에 배치되며, 풀다운 트랜지스터(PD-1, PD-2)는 p-형 웰(416) 위에 배치된다. 풀업 트랜지스터(PU-1, PU-2)는 p-형 FinFET이고, 통과 게이트 트랜지스터(PG-1, PG-2)는 n-형 FinFET이며, 풀다운 트랜지스터(PD-1, PD-2)는 p-형 트랜지스터이다. 일부 구현에서, 풀업 트랜지스터(PU-1, Pu-2)는 도 1a 내지 1f를 참조해서 위에서 설명된 p-형 FinFET(18A)으로서 구성되며, 한편 통과 게이트 트랜지스터(PG-1, PG-2)와 풀다운 트랜지스터(PD-1, PD-2)는 도 1a 내지 1f를 참조해서 위에서 설명된 n-형 FinFET(18B)으로서 구성된다. 예를 들면, 통과 게이트 트랜지스터(PG-1, PG-2) 및/또는 풀다운 트랜지스터(PD-1, PD-2) 각각은 각각의 p-형 웰(416) 위에 배치된 핀 구조물(하나 이상의 핀(420)을 포함함)과 핀 구조물의 채널 영역 위에 배치된 각각의 게이트 구조물(430)을 포함하며, 각각의 게이트 구조물(430)은 핀 구조물의 소스/드레인 영역들 사이에 개재된다. 통과 게이트 트랜지스터(PG-1, PG-2) 및/또는 풀다운 트랜지스터(PD-1, PD-2)의 핀 구조물은 p-형 도펀트를 포함하고, p-형 웰(416)에 전기적으로 접속된다(도 5b). 통과 게이트 트랜지스터(PG-1, PG-2) 및/또는 풀다운 트랜지스터(PD-1, PD-2)의 핀 구조물은 n-형 에피택셜 소스/드레인 피처(도 5e)를 더 포함하다(다른 말로 하면, 통과 게이트 트랜지스터(PG-1, PG-2) 및/또는 풀다운 트랜지스터(PD-1, PD-2)의 에피택셜 소스/드레인 피처(440)는 n-형 도펀트를 포함함). 통과 게이트 트랜지스터(PG-1, PG-2) 및/또는 풀다운 트랜지스터(PD-1, PD-2)의 게이트 구조물(430) 및/또는 에피택셜 소스/드레인 피처(440)는 MLI 피처(450)(특히, ILD 층(452-458) 내에 배치된 각각의 콘택(460), 비아(470), 및/또는 전도성 라인)에 의해 전압원(예를 들면, VSS)에 전기적으로 접속된다. 예시를 향상시키기 위해, 풀업 트랜지스터(PU-1, PU-2) 각각은 각각의 n-형 웰(414) 위에 배치된 핀 구조물(하나 이상의 핀(420)을 포함함)과 핀 구조물의 채널 영역 위에 배치된 각각의 게이트 구조물(430)을 포함하여, 각각의 게이트 구조물(430)은 핀 구조물의 소스/드레인 영역들 사이에 개재된다. 풀업 트랜지스터(PU-1, PU-2)의 핀 구조물은 n-형 도펀트를 포함하고, n-형 웰(414)에 전기적으로 접속된다(도 5b). 풀업 트랜지스터(PU-1, PU-2)의 핀 구조물은 p-형 에피택셜 소스/드레인 피처를 더 포함한다(도 5e)(다른 말로 하면, 풀업 트랜지스터(PU-1, PU-2)의 에피택셜 소스/드레인 피처(440)는 p-형 도펀트를 포함함). 풀업 트랜지스터(PU-1, PU-2)의 게이트 구조물(430) 및/또는 에피택셜 소스/드레인 피처(440)는 MLI 피처(450)(특히, ILD 층(452-458) 내에 배치된 각각의 콘택(460), 비아(470), 및/또는 전도성 라인)에 의해 전압원(예를 들면, VDD)에 전기적으로 접속된다. 비록 본 개시 내용이 하나 이상의 풀업 트랜지스터(PU-1, PU-2), 통과 게이트 트랜지스터(PG-1, PG-2), 및 풀다운 트랜지스터(PD-1, PD-2)가 다중 핀 FinFET(다른 말로 하면, 핀 구조물은 다수의 핀들을 포함함)인 구현을 고려하지만, 본 예시에서, 풀업 트랜지스터(PU-1, PU-2), 통과 게이트 트랜지스터(PG-1, PG-2), 및 풀다운 트랜지스터(PD-1, PD-2)는 단일 핀 FinFET(다른 말로 하면, 핀 구조물은 하나의 핀을 포함함)이다.
n-형 웰 스트랩 구역(494)은 각각의 n-형 웰(414)을 전압원(예를 들면, VDD)에 전기적으로 접속시키도록 구성되는 핀-기반 n-형 웰 스트랩 구조물(497)을 포함한다. n-형 웰 스트랩 구조물(497)은 풀업 트랜지스터(PU-1, PU-2)와 구조적으로 유사하다. 예를 들면, 각 n-형 웰 스트랩 구조물(497)은, 각각의 n-형 웰(414) 위에 배치된 핀 구조물(하나 이상의 핀(420)을 포함함)과 핀 구조물의 채널 영역 위에 배치된 각각의 게이트 구조물(430)을 포함하여, 게이트 구조물(430)은 핀 구조물의 소스/드레인 영역들 사이에 개재된다. 묘사된 실시예에서, n-형 웰 스트랩 구조물(497)의 핀의 핀 폭은 풀업 트랜지스터(PU-1, PU-2)의 핀의 핀 폭보다 큰데, 이는 SRAM 어레이(400) 내에서 웰 픽업 저항과 래치업을 감소시킨다. 예를 들면, n-형 웰 스트랩 구조물(497)의 핀(420)의 채널 영역 내의 폭(w1)(도 5d)은 풀업 트랜지스터(PU-1, PU-2)의 핀(420)의 채널 영역 내의 폭(w2)(도 5b)보다 크다. 일부 구현에서, 폭 w1 대 폭 w2의 비는 1.1보다 크다. 일부 구현에서, 폭 w1 대 폭 w2의 비는 1.1 < w1/w2 < 1.5이다. 일부 구현에서, 폭(w1, w2)은 상부 핀 활성 영역(422U)의 최하단 5 nm와 같은, 상부 핀 활성 영역(422U)의 하단 부분(B)을 위한 평균 폭이다. 일부 구현에서, n-형 웰 스트랩 구조물(497)의 상부 핀 활성 영역(422U), 하부 핀 활성 영역(422L), 및/또는 전체의 테이퍼링은, 풀업 트랜지스터(PU-1, PU-2)의 핀의 상부 핀 활성 영역(422U), 하부 핀 활성 영역(422L), 및/또는 전체의 테이퍼링보다 크다. 예를 들면, n-형 웰 스트랩 구조물(497)의 핀의 상부 핀 활성 영역(422U)의 측벽의 기울기는 풀업 트랜지스터(PU-1, PU-2)의 핀의 상부 핀 활성 영역(422U)의 측벽의 기울기보다 크다. n-형 웰 스트랩 구조물(497)의 핀 구조물은 n-형 도펀트를 포함하고, 각각의 n-형 웰(414)에 전기적으로 접속된다(도 5d, 5g). 일부 구현에서, n-형 웰 스트랩 구조물(497)의 핀의 도펀트 농도는 풀업 트랜지스터(PU-1, PU-2)의 핀의 도펀트 농도보다 크다. 일부 구현에서, n-형 웰 스트랩 구조물(497)의 핀의 도펀트 농도는 풀업 트랜지스터(PU-1, PU-2)의 핀의 도펀트 농도보다 적어도 3배 크다. n-형 웰 스트랩 구조물(497)의 핀의 도펀트 농도를 증가시키는 것은 SRAM 어레이(400) 내에서 웰 픽업 저항과 래치업을 더 감소시킬 수 있다. 또한, 풀업 트랜지스터(PU-1, PU-2)의 핀 구조물과 대조적으로, n-형 웰 스트랩 구조물(497)의 핀 구조물은, MLI 피처(450)(특히, ILD 층(452-458) 내에 배치된 각각의 콘택(460), 비아(470), 및/또는 전도성 라인)에 의해 전압원에 전기적으로 접속되는, n-형 에피택셜 소스/드레인 피처(도 5g)를 더 포함한다(다른 말로 하면, n-형 웰 스트랩 구조물(497)의 에피택셜 소스/드레인 피처(400)는 n-형 도펀트를 포함함).
p-형 웰 스트랩 구역(496)은 p-형 웰(416)을 전압원(예를 들면, VSS)에 전기적으로 접속시키도록 구성되는 핀-기반 p-형 웰 스트랩 구조물(498)을 포함한다. p-형 웰 스트랩 구조물(498)은 풀다운 트랜지스터들(PD-1, PD-2), 및 통과 게이트 트랜지스터들(PG-1, PG-2)과 구조적으로 유사하다. 예를 들면, 각 p-웰 스트랩 구조물(498)은, 각각의 p-형 웰(416) 위에 배치된 핀 구조물(하나 이상의 핀(420)을 포함함)과 핀 구조물의 채널 영역 위에 배치된 각각의 게이트 구조물(430)을 포함하여, 게이트 구조물(430)은 핀 구조물의 소스/드레인 영역들 사이에 개재된다. 묘사된 실시예에서, p-형 웰 스트랩 구조물(498)의 핀의 핀 폭은 풀다운 트랜지스터(PD-1, PD-2) 및/또는 통과 게이트 트랜지스터(PG-1, PG-2)의 핀의 핀 폭보다 큰데, 이는 SRAM 어레이(400) 내에서 웰 픽업 저항과 래치업을 감소시킨다. 예를 들면, p-형 웰 스트랩 구조물(498)의 핀(420)의 채널 영역 내의 폭(w3)(도 5c)은 풀다운 트랜지스터(PD-1, PG-2) 및/또는 통과 게이트 트랜지스터(PG-1, PG-2)의 핀(420)의 채널 영역 내의 폭(w4)보다 크다(도 5b). 일부 구현에서, 폭 w3 대 폭 w4의 비는 1.1보다 크다. 일부 구현에서, 폭 w3 대 폭 w4의 비는 1.1 < w3/w4 < 1.5이다. 일부 구현에서, 폭(w3, w4)은 상부 핀 활성 영역(422U)의 최하단 5 nm와 같은, 상부 핀 활성 영역(422U)의 하단 부분(B)을 위한 평균 폭이다. 일부 구현에서, p-형 웰 스트랩 구조물(498)의 핀의 상부 핀 활성 영역(422U), 하부 핀 활성 영역(422L), 및/또는 전체의 테이퍼링은, 풀다운 트랜지스터(PD-1, PD-2) 및/또는 통과 게이트 트랜지스터(PG-1, PG-2)의 핀의 상부 핀 활성 영역(422U), 하부 핀 활성 영역(422L), 및/또는 전체의 테이퍼링보다 크다. 예를 들면, p-형 웰 스트랩 구조물(498)의 핀의 상부 핀 활성 영역(422U)의 측벽의 기울기는 풀다운 트랜지스터(PD-1, PD-2) 및/또는 통과 게이트 트랜지스터(PG-1, PG-2)의 핀의 상부 핀 활성 영역(422U)의 측벽의 기울기보다 크다. p-형 웰 스트랩 구조물(498)의 핀 구조물은 p-형 도펀트를 포함하고, 각각의 p-형 웰(416)에 전기적으로 접속된다(도 5c, 5f). 일부 구현에서, p-형 웰 스트랩 구조물(498)의 핀의 도펀트 농도는 풀다운 트랜지스터(PD-1, PD-2) 및/또는 통과 게이트 트랜지스터(PG-1, PG-2)의 도펀트 농도보다 크다. 일부 구현에서, p-형 웰 스트랩 구조물(498)의 핀의 도펀트 농도는 풀다운 트랜지스터(PD-1, PD-2) 및/또는 통과 게이트 트랜지스터(PG-1, PG-2)의 도펀트 농도보다 적어도 3배 크다. p-형 웰 스트랩 구조물(498)의 핀의 도펀트 농도를 증가시키는 것은 SRAM 어레이(400) 내에서 픽업 저항과 래치업을 더 감소시킬 수 있다. 또한, 풀다운 트랜지스터(PD-1, PD-2) 및/또는 통과 게이트 트랜지스터(PG-1, PG-2)의 핀 구조물과 대조적으로, p-형 웰 스트랩 구조물(498)의 핀 구조물은, MLI 피처(450)(특히, ILD 층(452-458) 내에 배치된 각각의 콘택(460), 비아(470), 및/또는 전도성 라인)에 의해 전압원에 전기적으로 접속되는, p-형 에피택셜 소스/드레인 피처(도 5f)를 더 포함한다(다른 말로 하면, p-형 웰 스트랩 구조물(498)의 에피택셜 소스/드레인 피처(400)는 p-형 도펀트를 포함함).
일부 구현에서, n-형 웰 스트랩 구조물(497) 및/또는 p-형 웰 스트랩 구조물(498)의 핀(420)의 소스/드레인 영역 내의 폭은, 풀업 트랜지스터(PU-1, PU-2), 풀다운 트랜지스터(PD-1, PD-2)/통과 게이트 트랜지스터(PG-1, PG-2) 각각의 소스/드레인 영역 내의 폭보다 크다. 예를 들면, n-형 웰 스트랩 구조물(497)의 핀(420)의 소스/드레인 영역 내의 폭(w5)(도 5g)은 풀업 트랜지스터(PU-1, PU-2)의 핀(420)의 소스/드레인 영역 내의 폭(w6)(도 5e)보다 크다. 일부 구현에서, 폭 w5 대 폭 w6의 비는 1.1보다 크다. 일부 구현에서, 폭 w5 대 폭 w6의 비는 1.1 < w5/w6 < 1.5이다. 일부 구현에서, 폭(w5, w6)은 핀(420)과 에피택셜 소스/드레인 피처(440) 사이의 계면에서 핀(420)의 폭을 나타낸다. 일부 구현에서, 폭(w5, w6)은 핀(420)의 상단 부분의 최상단 5 nm와 같은, 에피택셜 소스/드레인 피처(440)와 인테페이싱하는 핀(420)의 상단 부분(여기서, 하부 핀 활성 영역(422L)의 상단 부분)을 위한 평균 폭이다. 예시를 더 향상시키기 위해, p-형 웰 스트랩 구조물(498)의 핀(420)의 소스/드레인 영역 내의 폭(w7)(도 5f)은 풀다운 트랜지스터(PD-1, PD-2) 및/또는 통과 게이트 트랜지스터(PG-1, PG-2)의 소스/드레인 영역 내의 폭(w8)(도 5e)보다 크다. 일부 구현에서, 폭 w7 대 폭 w8의 비는 1.1보다 크다. 일부 구현에서, 폭 w7 대 폭 w8의 비는 1.1 < w7/w8 < 1.5이다. 일부 구현에서, 폭(w7, w8)은 핀(420)과 에피택셜 소스/드레인 피처(440) 사이의 계면에서의 핀(420)의 폭을 나타낸다. 일부 구현에서, 폭(w7, w8)은 핀(420)의 상단 부분의 최상단 5 nm와 같은, 에피택셜 소스/드레인 피처(440)와 인터페이싱하는 핀(420)의 상단 부분(여기서, 핀 활성 영역(422L)의 상단 부분)을 위한 평균 폭이다. 일부 구현에서, 웰 스트랩 핀은 채널 영역 내에(예를 들면, w1
Figure 112018072028271-pat00004
w3) 및/또는 소스/드레인 영역 내에(예를 들면, w5
Figure 112018072028271-pat00005
w7) 실질적으로 동일한 폭을 가지고, FinFET 핀은 채널 영역 내에(예를 들면, w2
Figure 112018072028271-pat00006
w4) 및/또는 소스/드레인 영역 내에(w6
Figure 112018072028271-pat00007
w8) 실질적으로 동일한 폭을 가진다.
일부 구현에서, FinFET과 웰 스트랩의 제조를 상당히 수정하지 않고 FinFET과 웰 스트랩 내의 핀 폭을 변화시키는 것을 달성하도록, p-형 FinFET의 핀이 n-형 FinFET의 핀에 인접하게 배치되는 반면에, n-형 웰 스트랩의 핀은 p-형 웰 스트랩의 핀에 인접하게 배치되지 않는다. 예를 들면, SRAM 어레이(400)에서, n-형 웰 스트랩 구조물(497)의 핀(420)은 핀 폭 방향을 따라 p-형 웰 스트랩 구조물(498)의 핀(420)에 인접하게 배치되지 않아서, 웰 스트랩의 반대로 도핑된 핀은 핀 폭 방향을 따라 서로 인접하게 배치되지 않는다. 일부 구현에서, p-형 웰 스트랩을 위해 어떤 핀도 n-형 웰 스트랩 구역(494) 내에 배치되지 않고, n-형 웰 스트랩을 위한 어떤 핀도 p-형 웰 스트랩 구역(494) 내에 배치되지 않아서, n-형 웰 구조물(497)의 n-형 도핑된 핀의 핀 폭 방향을 따라 p-형 도핑된 핀이 없는 p-웰 영역(416)에 인접하게 n-형 웰 구조물(497)이 배치되고, p-형 웰 구조물(498)의 p-형 도핑된 핀의 핀 폭 방향을 따라 n-형 도핑된 핀이 없는 n-웰 영역(414)에 인접하게 p-형 웰 구조물(498)이 배치된다. 일부 구현에서, 핀 폭 방향을 따라 인접한 n-형 웰 스트랩 구조물(497)의 핀들(520) 사이의 간격(S1)은 약 80 nm 내지 약 250 nm이고, 핀 폭 방향을 따라 인접한 p-형 웰 스트랩 구조물(498)의 핀들(420) 사이의 간격(S2)은 약 80 nm 내지 약 250 nm이다. 예시를 더 향상시키기 위해, SRAM 어레이(400)에서, 풀업 트랜지스터(PU-1, PU-2)의 핀(420)은 핀 폭 방향을 따라 풀다운 트랜지스터(PD-1, PD-2)와 통과 게이트 트랜지스터(PG-1, PG-2)의 핀(420)에 인접하게 배치되어, FinFET의 반대로 도핑된 핀은 핀 폭 방향을 따라 서로 인접하게 배치된다. 일부 구현에서, 풀업 트랜지스터(PU-1, PU-2)는 풀업 트랜지스터(PU-1, PU-2)의 n-형 도핑된 핀의 핀 폭 방향을 따라 그 위에 배치된 p-형 도핑된 핀을 갖는 p-웰 영역(416)에 인접하게 배치되고, 풀다운 트랜지스터(PD-1, PD-2)는 풀다운 트랜지스터(PD-1, PD-2)의 p-형 도핑된 핀의 핀 폭 방향을 따라 그 위에 배치된 n-형 도핑된 핀을 갖는 n-웰 영역(414)에 인접하게 배치되며, 통과 게이트 트랜지스터(PG-1, PG-2)는 통과 게이트 트랜지스터(PG-1, PG-2)의 p-형 도핑된 핀의 핀 폭 방향을 따라 그 위에 배치된 n-형 도핑된 핀을 갖는 n-웰 영역(414)에 인접하게 배치된다. 일부 구현에서, 핀 폭 방향을 따라 인접한 풀업 트랜지스터(PU-1, PU-2)와 풀다운 트랜지스터(PD-1, PD-2)의 핀들(420) 사이의 간격(S3)은 약 30 nm 내지 약 70 nm이고, 핀 폭 방향을 따라 인접한 풀업 트랜지스터(PU-1, PU-2)와 통과 게이트 트랜지스터(PG-1, PG-2)의 핀들(420) 사이의 간격(S4)은 약 30 nm 내지 약 70 nm이다. 설명된 대로 웰 스트랩 핀과 FinFET 핀을 이격시킴으로써, FinFET은 핀들 사이에 더 좁은 간격을 갖는 밀집된 핀 환경을 가지고, 웰 스트랩은 핀들 사이에 더 넓은 간격을 갖는 격리된 핀 환경을 가져서, 에칭 로딩 효과는 웰 스트랩 핀에 대해(여기서, n-형 웰 스트랩 구조물(497) 및/또는 p-형 웰 스트랩 구조물(498)을 위해) FinFET 핀의 핀을 감소시키도록(여기서, 풀업 트랜지스터(PU-1, PU-2), 풀다운 트랜지스터(PD-1, PD-2), 및/또는 통과 게이트 트랜지스터(PG-1, PG-2)를 위해) 사용될 수 있다. 따라서, FinFET 핀과 웰 스트랩 핀을 형성하기 위한 에칭 공정 동안 마스크로서 사용될 패터닝층은 실질적으로 핀 폭을 갖는 FinFET 핀 패턴과 웰 스트랩 핀 패턴을 포함할 수 있고, 에칭 공정으로부터 에칭 로딩 효과(상이한 핀 밀도 환경들로부터 발생함)는 웰 스트랩 핀에 대해 FinFET의 폭을 좁게 하여, 복잡도, 비용, 및/또는 시간을 증가시키지 않고 본 개시 내용에서 설명된 이점을 FinFET 제조에 매끄럽게 통합시킨다.
도 6은 본 개시 내용의 다양한 양상에 따라 SRAM 어레이의 메모리 셀 내에 구현될 수 있는, 단일 포트 SRAM 셀(500)의 회로도이다. 일부 구현에서, 단일 포트 SRAM 셀(500)은 메모리 어레이(400)(도 2), 메모리 어레이(200)(도 3), 및/또는 메모리 어레이(300)(도 4)의 하나 이상의 메모리 셀(101) 내에 구현된다. 일부 구현에서, 단일 포트 SRAM 셀(500)은 SRAM 셀들(490A-490D) 중 하나 이상과 같은, SRAM 어레이(400)의 SRAM 셀들 중 하나 이상에서 구현된다(도 5a-5g). 도 6은 본 개시 내용의 발명 개념을 더 잘 이해하도록 명확성을 위해 단순화한 것이다. 추가의 피처들이 단일 포트 SRAM 셀(500)에 추가될 수 있고, 이하에서 설명하는 피처들 중의 일부는 단일 포트 SRAM 셀(500)의 다른 실시예에서 교체, 수정 또는 제거될 수 있다.
단일 포트 SRAM 셀(500)은 6개의 트랜지스터들, 즉, 통과 게이트 트랜지스터(PG-1), 통과 게이트 트랜지스터(PG-2), 풀업 트랜지스터(PU-1), 풀업 트랜지스터(PU-2), 풀다운 트랜지스터(PD-1), 및 풀다운 트랜지스터(PD-2)를 포함한다. 따라서, 단일 포트 SRAM 셀(500)은 대안적으로 6T SRAM 셀이라고 지칭된다. 동작 중에, 통과 게이트 트랜지스터(PG-1)와 통과 게이트 트랜지스터(PG-2)는 인버터들, 즉, 인버터(510)와 인버터(520)의 교차 결합된 쌍을 포함하는, SRAM 셀(500)의 저장 부분으로의 액세스를 제공한다. 인버터(510)는 풀업 트랜지스터(PU-1)와 풀다운 트랜지스터(PD-1)를 포함하고, 인버터(520)는 풀업 트랜지스터(PU-2)와 풀다운 트랜지스터(PD-2)를 포함한다. 일부 구현에서, 풀업 트랜지스터(PU-1, PU-2)는 p-형 FinFET(18A)과 같은, p-형 FinFET으로서 구성되고(도 1a 내지 1f), 풀다운 트랜지스터(PD-1, PD-2)는 위에서 설명된 n-형 FinFET(18B)과 같은, n-형 FinFET으로서 구성된다(도 1a 내지 1f). 예를 들면, 풀업 트랜지스터(PU-1, PU-2) 각각은 n-형 핀 구조물(하나 이상의 n-형 핀을 포함함)의 채널 영역 위에 배치된 게이트 구조물을 포함하여, 게이트 구조물이 n-형 핀 구조물의 p-형 소스/드레인 영역들(예를 들면, p-형 에피택셜 소스/드레인 피처들) 사이에 개재되며, 게이트 구조물과 n-형 핀 구조물은 n-형 웰 영역 위에 배치되고, 풀다운 트랜지스터(PD-1, PD-2) 각각은 p-형 핀 구조물(하나 이상의 p-형 핀을 포함함)의 채널 영역 위에 배치된 게이트 구조물을 포함하여, 게이트 구조물이 p-형 핀 구조물의 n-형 소스/드레인 영역들(예를 들면, n-형 에피택셜 소스/드레인 피처들) 사이에 개재되며, 게이트 구조물과 p-형 핀 구조물은 p-형 웰 영역 위에 배치된다. 일부 구현에서, 통과 게이트 트랜지스터(PG-1, PG-2)는 위에서 설명된 n-형 FinFET(18B)과 같은, n-형 FinFET으로서 또한 구성된다(도 1a 내지 1f). 예를 들면, 통과 게이트 트랜지스터들(PG-1, PG-2) 각각은 p-형 핀 구조물(하나 이상의 p-형 핀을 포함함)의 채널 영역 위에 배치된 게이트 구조물을 포함하여, 게이트 구조물이 p-형 핀 구조물의 n-형 소스/드레인 영역들(예를 들면, n-형 에피택셜 소스/드레인 피처들) 사이에 개재되며, 게이트 구조물과 p-형 핀 구조물은 p-형 웰 구조물 위에 배치된다.
풀업 트랜지스터(PU-1)의 게이트는 소스(전력 공급 전압(VDD)과 전기적으로 결합됨)와 제1 공통 드레인(CD1) 사이에 개재되고, 풀다운 트랜지스터(PD-1)의 게이트는 소스(전력 공급 전압(VSS)과 전기적으로 결합됨)와 제1 공통 드레인 사이에 개재된다. 풀업 트랜지스터(PU-2)의 게이트는 소스(전력 공급 전압(VDD)과 전기적으로 결합됨)와 제2 공통 드레인(CD2) 사이에 개재되고, 풀다운 트랜지스터(PD-2)의 게이트는 소스(전력 공급 전압(VSS)과 전기적으로 결합됨)와 제2 공통 드레인 사이에 개재된다. 일부 구현에서, 제1 공통 드레인(CD1)은 참된 형태(true form)로 데이터를 저장하는 저장 노드(SN)이고, 제2 공통 드레인(CD2)은 상보적 형태로 데이터를 저장하는 저장 노드(SNB)이다. 풀업 트랜지스터(PU-1)의 게이트와 풀다운 트랜지스터(PD-1)의 게이트는 제2 공통 드레인에 결합되고, 풀업 트랜지스터(PU-2)의 게이트와 풀다운 트랜지스터(PD-2)의 게이트는 제1 공통 드레인과 결합된다. 통과 게이트 트랜지스터(PG-1)의 게이트는, 소스(비트 라인(BL)에 전기적으로 결합됨)와, 제1 열 드레인에 전기적으로 결합되는, 드레인 사이에 배치된다. 통과 게이트 트랜지스터(PG-2)의 게이트는, 소스(상보 비트 라인(BLB)에 전기적으로 결합됨)와, 제2 열 드레인에 전기적으로 결합되는, 드레인 사이에 개재된다. 통과 게이트 트랜지스터들(PG-1 및 PG2)의 게이트는 워드 라인(WL)에 전기적으로 결합된다. 일부 구현에서, 통과 게이트 트랜지스터(PG-1, PG-2)는 판독 동작 및/또는 기록 동작 동안에 저장 노드(SN, SNB)로의 액세스를 제공한다. 예를 들면, 통과 게이트 트랜지스터(PG-1, PG-2)는 WL에 의해 통과 게이트 트랜지스터(PG-1, PG-2)의 게이트에 인가되는 전압에 응답해서 저장 노드(SN, SN-B)를 각각 비트 라인(BL, BLB)에 결합한다.
도 7은 본 개시 내용의 다양한 양상에 따라 SRAM 어레이의 메모리 셀 내에 구현될 수 있는, 단일 포트 SRAM 셀(600)의 평면도이다. 일부 구현에서, 단일 포트 SRAM 셀(600)은 메모리 어레이(100)(도 2), 메모리 어레이(200)(도 3), 및/또는 메모리 어레이(300)(도 4)의 하나 이상의 메모리 셀(101) 내에 구현된다. 일부 구현에서, 단일 포트 SRAM 셀(500)은 SRAM 셀들(490A-490D) 중 하나 이상과 같은, SRAM 어레이(400)의 SRAM 셀들 중 하나 이상에서 구현된다(도 5a-5g). 도 7은 본 개시 내용의 발명 개념을 더 잘 이해하도록 명확성을 위해 단순화한 것이다. 추가의 피처들이 단일 포트 SRAM 셀(600) 내에 추가될 수 있고, 이하에서 설명하는 피처들 중의 일부는 단일 포트 SRAM 셀(600)의 다른 실시예에서 교체, 수정 또는 제거될 수 있다.
단일 포트 SRAM 셀(600)은 6개의 트랜지스터들, 즉, 통과 게이트 트랜지스터(PG-1), 통과 게이트 트랜지스터(PG-2), 풀업 트랜지스터(PU-1), 풀업 트랜지스터(PU-2), 풀다운 트랜지스터(PD-1), 및 풀다운 트랜지스터(PD-1)를 포함한다. 따라서, 단일 포트 SRAM 셀(600)은 대안적으로 6T SRAM 셀이라고 지칭된다. 단일 포트 SRAM 셀(600)은 p-웰(616A)과 p-웰(616B)(이 둘 모두는 도 1a 내지 1f를 참조해서 위에서 설명된 p-형 도핑된 영역(16)과 유사함) 사이에 배치된 n-웰(614)(도 1a 내지 1f를 참조해서 위에서 설명된 n-형 도핑된 영역(14)과 유사함)을 포함한다. 풀업 트랜지스터(PU-1, PU-2)는 n-웰(614) 위에 배치되고, 풀다운 트랜지스터(PD-1)와 통과 게이트 트랜지스터(PG-1)는 p-웰(616A) 위에 배치되며, 풀다운 트랜지스터(PD-2)와 통과 게이트 트랜지스터(PG-2)는 p-웰(616B) 위에 배치된다. 일부 구현에서, 풀업 트랜지스터(PU-1, PU-2)는 p-형 FinFET(18A)과 같은, p-형 FinFET으로서 구성되며(도 1a 내지 1f), 풀다운 트랜지스터(PD-1, PD-2)와 통과 게이트 트랜지스터(PG-1, PG-2)는 위에서 설명된 n-형 FinFET(18B)과 같은, n-형 FinFET으로서 구성된다(도 1a 내지 1f). 묘사된 실시예에서, 풀다운 트랜지스터(PD-1)와 통과 게이트 트랜지스터(PG-1)는 핀(620A)을 포함하는 단일 핀 FinFET이고, 풀업 트랜지스터(PU-1)는 핀(620B)을 포함하는 단일 핀 FinFET이고, 풀업 트랜지스터(PU-2)는 핀(620C)을 포함하는 단일 핀 FinFET이며, 풀다운 트랜지스터(PD-2)와 통과 게이트 트랜지스터(PG-2)는 핀(620D)을 포함하는 단일 핀 FinFET이다. 핀(620A-620D)은 도 1a 내지 1f를 참조해 위에서 설명된 핀(20A-20F)과 유사하다. 예를 들면, 핀(620A)과 핀(620D)은 p-형 도핑된 핀이고, 핀(620B)과 핀(620C)은 n-형 도핑된 핀이다. 게이트 구조물(630A)은 핀(620A) 위에 배치되고, 게이트 구조물(630B)은 핀(620A) 위에 배치되고, 게이트 구조물(630C)은 핀(620C, 620D) 위에 배치되며, 게이트 구조물(630D)은 핀(620D) 위에 배치된다. 통과 게이트 트랜지스터(PG-1)의 게이트는 게이트 구조물(630A)로부터 형성되고, 풀다운 트랜지스터(PD-1)의 게이트는 게이트 구조물(630B)로부터 형성되고, 풀업 트랜지스터(PU-1)의 게이트는 게이트 구조물(630B)로부터 형성되고, 풀업 트랜지스터(PU-2)의 게이트는 게이트 구조물(630C)로부터 형성되고, 풀다운 트랜지스터(PD-2)의 게이트는 게이트 구조물(630C)로부터 형성되며, 통과 게이트 트랜지스터(PG-2)의 게이트는 게이트 구조물(630D)로부터 형성된다. 게이트 구조물(630A-630D)은 도 1a 내지 1f를 참조해 위에서 설명된 게이트 구조물(30A-30G)과 유사하다.
단일 포트 SRAM 셀(600)은, 다양한 디바이스 레벨 콘택(660A-660L), 비아(670A-670H), 전도성 라인(680A-680G), 비아(690A-690D), 및 전도성 라인(695A-695C)을 포함하는 MLI 피처를 더 포함한다. 디바이스 레벨 콘택(660A-660L), 비아(670A-670H), 전도성 라인(680A-680G)은 도 1a 내지 1f를 참조해서 위에서 설명된 디바이스 레벨 콘택(60A-60J), 비아(70A-70I), 및 전도성 라인(80A-80G)과 각각 유사하다. 일부 구현에서, 비아(690A-690D)가 MLI 피처의 금속 1(M1)층(여기서, 전도성 라인(680A-680G))을 MLI 피처의 금속 2(M2)층(여기서, 전도성 라인(695A-695C))에 전기적으로 접속시키는 것을 제외하고는, 비아(690A-690D)는 도 1a 내지 1f를 참조해서 위에서 설명된 비아(70A-70I)와 유사하다. 일부 구현에서, 전도성 라인(695A-695C)이 MLI 피처 내에서 전도성 라인(680A-680G)과는 상이한 금속층을 형성하는 것을 제외하고는, 전도성 라인(695A-690C)은 도 1a 내지 1f를 참조해서 위에서 설명된 전도성 라인(80A-80G)과 유사하다. 묘사된 실시예에서, 전도성 라인(695A-695C)은 전도성 라인(680A-680G)에 실질적으로 수직인 방향으로 연장된다. 본 개시 내용은 단일 포트 SRAM 셀(600)의 설계 요건에 따라, 디바이스 레벨 콘택(660A-660L), 비아(670A-670H), 전도성 라인(680A-680G), 비아(690A-690D), 및/또는 전도성 라인(695A-695C)의 상이한 구성들을 고려한다.
풀다운 트랜지스터(PD-1)의 드레인 영역(n-형 에피택셜 소스/드레인 피처를 포함할 수 있는 핀(620A)에 의해 형성됨)과 풀업 트랜지스터(PU-1)의 드레인 영역(p-형 에피택셜 소스/드레인 피처를 포함할 수 있는 핀(620B)에 의해 형성됨)은 디바이스 레벨 콘택(660A)에 의해 전기적으로 접속되어, 풀다운 트랜지스터(PD-1)와 풀업 트랜지스터(PU-1)의 공통 드레인이 저장 노드(SN)를 형성하며, 이 저장 노드(SN)는 디바이스 레벨 콘택(660A)에 의해 통과 게이트 트랜지스터(PG-1)의 드레인 영역(n-형 에피택셜 소스/드레인 피처를 포함할 수 있는 핀(620A)에 의해 형성됨) 또한 전기적으로 접속된다. 풀다운 트랜지스터(PD-2)의 드레인 영역(n-형 에피택셜 소스/드레인 피처를 포함할 수 있는 핀(620D)에 의해 형성됨)과 풀업 트랜지스터(PU-2)의 드레인 영역(p-형 에피택셜 소스/드레인 피처를 포함할 수 있는 핀(620C)에 의해 형성됨)은 디바이스 레벨 콘택(660B)에 의해 전기적으로 접속되어, 풀다운 트랜지스터(PD-1)와 풀업 트랜지스터(PU-1)의 공통 드레인이 저장 노드(SNB)를 형성하며, 이 저장 노드(SNB)는 디바이스 레벨 콘택(660B)에 의해 통과 게이트 트랜지스터(PG-2)의 드레인 영역(n-형 에피택셜 소스/드레인 피처를 포함할 수 있는 핀(620D)에 의해 형성됨)에 또한 전기적으로 접속된다. 디바이스 레벨 콘택(660C)은 풀업 트랜지스터(PU-1)의 게이트(게이트 구조물(630B)에 의해 형성됨)와 풀다운 트랜지스터(PD-1)의 게이트(게이트 구조물(630B)에 의해 또한 형성됨)를 저장 노드(SNB)에 전기적으로 접속시킨다. 디바이스 레벨 콘택(660D)은 풀업 트랜지스터(PU-2)의 게이트(게이트 구조물(630C)에 의해 형성됨)와 풀다운 트랜지스터(PD-2)의 게이트(게이트 구조물(630C)에 의해 또한 형성됨)를 저장 노드(SN)에 전기적으로 접속시킨다. 풀업 트랜지스터(PU-1)의 소스 영역은 디바이스 레벨 콘택(660E), 비아(670A), 및 전도성 라인(680A)에 의해 전압 노드(VDDN1)에서 전력 공급 전압(VDD)에 전기적으로 접속되고, 풀업 트랜지스터(PU-2)의 소스 영역(p-형 에피택셜 소스/드레인 피처를 포함할 수 있는 핀(620C)에 의해 형성됨)은 디바이스 레벨 콘택(660F), 비아(670B), 및 전도성 라인(680A)에 의해 전압 노드(VDDN2)에서 전력 공급 전압(VDD)에 전기적으로 접속된다. 풀다운 트랜지스터(PD-1)의 소스 영역(n-형 에피택셜 소스/드레인 피처를 포함할 수 있는 핀(620A)에 의해 형성됨)은 디바이스 레벨 콘택(660G), 비아(670C), 및 전도성 라인(680B), 비아(690A), 및 전도성 라인(695A)에 의해 전압 노드(VSSN1)에서 전력 공급 전압(VSS)에 전기적으로 접속되고, 풀다운 트랜지스터(PD-2)의 소스 영역(n-형 에피택셜 소스/드레인 피처를 포함할 수 있는 핀(620D)에 의해 형성됨)은 디바이스 레벨 콘택(660H), 비아(670D), 및 전도성 라인(680C), 비아(690B), 및 전도성 라인(695B)에 의해 전압 노드(VSSN2)에서 전력 공급 전압(VSS)에 전기적으로 접속된다. 통과 게이트 트랜지스터(PG-1)의 게이트(게이트 구조물(630A)에 의해 형성됨)는 디바이스 레벨 콘택(660I), 비아(670E), 전도성 라인(680D), 비아(690C), 및 전도성 라인(695C)에 의해 워드 라인 노드(WLN1)에서 워드 라인(WL)에 전기적으로 접속되고, 통과 게이트 트랜지스터(PG-2)의 게이트(게이트 구조물(630C)에 의해 형성됨)는 디바이스 레벨 콘택(660J), 비아(670F), 전도성 라인(680E), 비아(690D), 및 전도성 라인(695C)에 의해 워드 라인 노드(WLN2)에서 워드 라인 노드(WLN2)에 전기적으로 접속된다. 통과 게이트 트랜지스터(PG-1)의 소스 영역(n-형 에피택셜 소스/드레인 피처를 포함할 수 있는 핀(620A)에 의해 형성됨)은 디바이스 레벨 콘택(660K), 비아(670G), 및 전도성 라인(680F)에 의해 비트 라인(일반적으로 비트 라인 노드(BLN)이라고 지칭됨)에 전기적으로 접속되고, 통과 게이트 트랜지스터(PG-2)의 소스 영역(n-형 에피택셜 소스/드레인 피처를 포함할 수 있는 핀(620D)에 의해 형성됨)은 디바이스 레벨 콘택(660L), 비아(670H), 및 전도성 라인(680G)에 의해 상보 비트 라인(일반적으로 비트 라인 노드(BLNB)라고 지칭됨)에 전기적으로 접속된다.
도 8은 본 개시 내용의 다양한 양상에 따라 성능을 최적화하는 핀 구성을 갖는 IC 디바이스를 제조하기 위한 방법(700)의 흐름도이다. 블록 710에서, 방법(700)은 실질적으로 동일한 핀 폭을 규정하는 웰 스트랩 핀 패턴과 FinFET 핀 패턴을 포함하는 패터닝층을 형성하는 것을 포함한다. 핀 폭 방향을 따라 웰 스트랩 핀 패턴에 의해 규정되는 핀 밀도는 핀 폭 방향을 따라 FinFET 핀 패턴에 의해 규정되는 핀 밀도보다 작다. 블록 712에서, 방법(700)은 패터닝층을 마스크로서 사용해 핀층을 에칭하는 것을 포함한다. 일부 구현에서, 핀층은 기판이다. 일부 구현에서, 핀층은 기판 위에 배치된 이종 구조물이다. 에칭은 웰 스트랩 패턴에 대응하는 적어도 하나의 웰 스트랩 핀과 FinFET 핀 패턴에 대응하는 적어도 하나의 FinFET을 형성한다. 적어도 하나의 웰 스트랩 핀의 제1 폭은 적어도 하나의 FinFET 핀의 제2 폭보다 크다. 일부 구현에서, 제1 폭 대 제2 폭의 비는 약 1.1보다 크고 약 1.5보다 작다. 블록 714에서, 방법(700)은 IC 디바이스의 제조를 종료하도록 계속될 수 있다. 예를 들면, 본 개시 내용에서 설명된 대로 게이트 구조물은 적어도 하나의 웰 스트랩 핀과 적어도 하나의 FinFET 핀의 채널 영역 위헤 형성될 수 있고, 에피택셜 소스/드레인 피처는 본 개시 내용에서 설명된 대로 적어도 하나의 웰 스트랩 핀과 적어도 하나의 FinFET 핀의 소스/드레인 영역 위에 형성될 수 있다. 게이트 구조물 및/또는 에피택셜 소스/드레인 피처로의 다양한 콘택들이 또한 형성될 수 있다. 일부 구현에서, 다양한 콘택은 IC 디바이스의 다층 상호접속 구조물의 일부분이다. 추가의 단계가 방법(700)의 이전, 동안 및 이후에 제공될 수 있고, 여기에서 설명한 일부 단계는 방법(700)의 추가적인 실시예에서 이동, 교체 또는 제거될 수 있다.
본 발명은 많은 다른 실시예를 제공한다. 정적 랜덤 액세스 메모리 어레이와 같은, 메모리 어레이의 성능을 향상시키기 위한 핀-기반 웰 스트랩이 본 개시 내용에서 개시된다. 정적 랜덤 액세스 메모리 어레이와 같은, 메모리 어레이의 성능을 향상시키기 위한 핀-기반 웰 스트랩이 개시된다. 예시적인 집적 회로(integrated circuit; IC) 디바이스는 제1 유형의 도펀트의 도핑된 영역 위에 배치된 FinFET을 포함한다. FinFET은 제1 유형의 도펀트로 도핑된 제1 폭을 갖는 제1 핀(fin)과 제2 유형의 도펀트의 제1 소스/드레인 피처를 포함한다. IC 디바이스는 제1 유형의 도펀트의 도핑된 영역 위에 배치된 핀-기반 웰 스트랩을 더 포함한다. 핀-기반 웰 스트랩은 도핑된 영역을 전압에 접속한다. 핀-기반 웰 스트랩은 제1 유형의 도펀트로 도핑된 제2 폭을 갖는 제2 핀과 제1 유형의 도펀트의 제2 소스/드레인 피처를 포함한다. 제2 폭은 제1 폭보다 크다. 일부 구현에서, 제2 폭 대 제1 폭의 비는 약 1.1보다 크고 약 1.5보다 작다. 일부 구현에서, FinFET은 제1 FinFET이고, 핀-기반 웰 스트랩은 제1 핀-기반 웰 스트랩이고, 도핑된 영역은 제1 도핑된 영역이며, 전압은 제1 전압이다. 이러한 구현에서, 집적 회로 디바이스는 제2 유형의 도펀트의 제2 도핑된 영역 위에 배치된 제2 FinFET과 제2 핀-기반 웰 스트랩을 더 포함한다. 제2 핀-기반 웰 스트랩은 제2 도핑된 영역을 제2 전압에 접속한다. 제2 FinFET은 제1 유형의 도펀트로 도핑된 제3 폭을 갖는 제3 핀과 제1 유형의 도펀트의 제3 소스/드레인 피처를 포함한다. 제2 핀-기반 웰 스트랩은 제2 유형의 도펀트로 도핑된 제4 폭을 갖는 제4 핀과 제2 유형의 도펀트의 제4 소스/드레인 피처를 포함한다. 제4 폭은 제3 폭보다 크다. 일부 구현에서, 제4 폭 대 제3 폭의 비는 약 1.1보다 크고 약 1.5보다 작다.
일부 구현에서, FinFET은, 제1 게이트 구조물이 제1 소스/드레인 피처들 사이에 배치되도록, 제1 핀을 가로지르는 게이트 구조물을 포함한다. 일부 구현에서, 핀-기반 웰 스트랩은, 제2 게이트 구조물이 제2 소스/드레인 피처들 사이에 배치되도록, 제2 핀을 가로지르는 제2 게이트 구조물을 포함한다. 일부 구현에서, 제1 게이트 구조물은 활성 게이트 구조물이고, 제2 게이트 구조물은 더미 게이트 구조물이다. 일부 구현에서, 집적 회로 디바이스는 다층 상호접속(multi-layer interconnect; MLI) 구조물을 더 포함한다. MLI 구조물은, 제1 소스/드레인 피처들 중 적어도 하나 상에 배치된 제1 디바이스 레벨 콘택, 제2 소스/드레인 피처 중 적어도 하나 상에 배치된 제2 디바이스 레벨 콘택, 제1 디바이스 레벨 콘택 상에 배치된 제1 비아, 제2 디바이스 레벨 콘택 상에 배치된 제2 비아, 및 제1 금속 라인을 포함한다. 제1 비아는 제1 소스/드레인 피처들 중 적어도 하나를 제1 금속 라인에 전기적으로 접속하고, 제2 비아는 제2 소스/드레인 피처들 중 적어도 하나를 제1 금속 라인에 전기적으로 접속한다.
일부 구현에서, 제1 핀은 제1 유형의 도펀트의 제1 도펀트 농도를 가지며, 제2 핀은 제1 유형의 도펀트의 제2 도펀트 농도를 가진다. 제2 도펀트 농도는 제1 도펀트 농도보다 크다. 일부 구현에서, 제2 도펀트 농도는 제1 도펀트 농도보다 적어도 3배 크다. 일부 구현에서, 도핑된 영역은 제1 유형의 도펀트의 제3 도펀트 농도를 가진다. 제3 도펀트 농도는 제1 도펀트 농도보다 크고 제2 도펀트 농도보다 작다. 일부 구현에서, 제3 핀은 제2 유형의 도펀트의 제4 도펀트 농도를 가지며, 제4 핀은 제2 유형의 도펀트의 제5 도펀트 농도를 가진다. 제5 도펀트 농도는 제4 도펀트 농도보다 크다. 일부 구현에서, 제5 도펀트 농도는 제4 도펀트 농도보다 적어도 3배 크다. 일부 구현에서, 제2 도핑된 영역은 제2 유형의 도펀트의 제6 도펀트 농도를 가진다. 제6 도펀트 농도는 제4 도펀트 농도보다 크고 제5 도펀트 농도보다 작다. 일부 구현에서, 제1 유형의 도펀트는 p-형 도펀트이고, 제2 유형의 도펀트 는 n-형 도펀트이다. 일부 구현에서, 제1 유형의 도펀트는 n-형 도펀트이고, 제2 유형의 도펀트는 p-형 도펀트이다. 일부 구현에서, 도핑된 영역은 제1 유형의 도펀트의 제3 도펀트 농도를 가진다.
예시적인 메모리 어레이는 제1 행의 웰 스트랩 셀들과 제2 행의 웰 스트랩 셀들을 포함한다. 메모리 어레이는 열 및 행으로 배열된 복수의 메모리 셀들을 포함하고, 복수의 메모리 셀들은 제1 행의 웰 스트랩 셀들과 제2 행의 웰 스트랩 셀들 사이에 배치된다. 메모리 셀들의 각각의 열은 제1 웰 스트랩 셀과 제2 웰 스트랩 셀 사이에 배치된다. 메모리 셀들 각각은 제1 유형의 도펀트의 도핑된 영역 위에 배치된 FinFET을 포함하고, FinFET은 제1 유형의 도펀트로 도핑된 제1 폭을 갖는 제1 핀과 제2 유형의 도펀트의 제1 소스/드레인 피처를 포함한다. 제1 웰 스트랩 셀과 제2 웰 스트랩 셀 각각은, 제1 유형의 도펀트의 도핑된 영역 위에 배치된 핀-기반 웰 스트랩을 포함하고, 핀-기반 웰 스트랩은 제1 유형의 도펀트로 도핑된 제2 폭을 갖는 제2 핀과 제1 유형의 도펀트의 제2 소스/드레인 피처를 포함한다. 제2 폭은 제1 폭보다 크다. 핀-기반 웰 스트랩은 제1 유형의 도펀트의 도핑된 영역을 전압에 접속한다. 일부 구현에서, 제2 폭 대 제1 폭의 비는 1보다 크다. 일부 구현에서, 제1 핀은 제1 유형의 도펀트의 제1 도펀트 농도를 가지고, 제2 핀은 제1 유형의 도펀트의 제2 도펀트 농도를 가지며, 제2 도펀트 농도는 상기 제1 도펀트 농도보다 적어도 3배 크다. 일부 구현에서, 제2 유형의 도펀트로 도핑된 적어도 하나의 핀은 핀 폭 방향을 따라 제1 핀에 인접하게 배치되고, 제2 유형의 도펀트로 도핑된 어떠한 핀도 핀 폭 방향을 따라 제2 핀에 인접하게 배치된다. 일부 구현에서, 복수의 메모리 셀들은 제1 메모리 셀 어레이와 제2 메모리 셀 어레이를 포함하고, 메모리 어레이는, 제1 메모리 셀 어레이와 제2 메모리 셀 어레이 사이에 배치된 제3 행의 웰 스트랩 셀들을 더 포함한다.
일부 구현에서, FinFET은 제1 FinFET이고, 도핑된 영역은 제1 도핑된 영역이고, 핀-기반 웰 스트랩은 제1 핀-기반 웰 스트랩이다. 이러한 구현에서, 메모리 셀들 각각은 제2 유형의 도펀트의 제2 도핑된 영역 위에 배치된 제2 FinFET을 더 포함할 수 있고, 제2 FinFET은 제2 유형의 도펀트로 도핑된 제3 폭을 갖는 제3 핀과 제1 유형의 도펀트의 제3 소스/드레인 피처를 포함한다. 이러한 구현에서, 제1 웰 스트랩 셀과 제2 웰 스트랩 셀 각각은, 제2 도핑된 영역 위에 배치된 제2 핀-기반 웰 스트랩을 더 포함하고, 제2 핀-기반 웰 스트랩은 제2 유형의 도펀트로 도핑된 제4 폭을 갖는 제4 핀과 제2 유형의 도펀트의 제4 소스/드레인 피처를 포함한다. 제4 폭은 제3 폭보다 크다. 제2 핀-기반 웰 스트랩은 제2 도핑된 영역을 제2 전압에 접속한다. 일부 구현에서, 제2 폭 대 상기 제1 폭의 비는 약 1.1 내지 약 1.5이고, 제3 폭 대 제4 폭의 비는 약 1.1 대 약 1.5이다. 일부 구현에서, 제2 FinFET은 핀 폭 방향을 따라 제1 FinFET에 인접하게 배치되고, 제1 핀-기반 웰 스트랩은 핀 폭 방향을 따라 제2 핀-기반 웰 스트랩에 인접하게 배치되지 않는다. 일부 구현에서, 제1 핀은 제1 유형의 도펀트의 제1 도펀트 농도를 가지고, 제2 핀은 제1 유형의 도펀트의 제2 도펀트 농도를 가지고, 제3 핀은 제2 유형의 도펀트의 제3 도펀트 농도를 가지며, 제4 핀은 제2 유형의 도펀트의 제4 도펀트 농도를 가진다. 제2 도펀트 농도는 제1 도펀트 농도보다 적어도 3배 크고, 제4 도펀트 농도는 제3 도펀트 농도보다 적어도 3배 크다. 일부 구현에서, 제1 FinFET은 풀다운 트랜지스터이고, 제2 FinFET은 풀업 트랜지스터이다.
또 다른 예시적인 방법은 핀층 위에 패터닝층을 형성하는 것을 포함한다. 패터닝층은 실질적으로 동일한 핀 폭을 규정하는 웰 스트랩 핀 패턴과 FinFET 핀 패턴을 포함한다. 핀 폭 방향을 따라 웰 스트랩 핀 패턴에 의해 규정되는 핀 밀도는 핀 폭 방향을 따라 FinFET 핀 패턴에 의해 규정되는 핀 밀도보다 크다. 방법은, 웰 스트랩 핀 패턴에 대응하는 적어도 하나의 웰 스트랩 핀과 FinFET 핀 패턴에 대응하는 적어도 하나의 FinFET 핀을 형성하도록 패터닝층을 마스크로서 사용해 핀층을 에칭하는 것을 더 포함한다. 적어도 하나의 웰 스트랩 핀의 폭은 적어도 하나의 FinFET 핀의 폭보다 크다.
전술된 설명은, 당업자가 본 개시 내용의 양상을 더 잘 이해할 수 있도록 다수의 실시예들의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 공정과 구조물를 설계하기 위한 기초로서 본 개시 내용을 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 집적회로 디바이스에 있어서,
제1 유형의 도펀트의 도핑된 영역 위에 배치된 FinFET - 상기 FinFET은 상기 제1 유형의 도펀트로 도핑된 제1 폭을 갖는 제1 핀(fin)과 제2 유형의 도펀트의 제1 소스/드레인 피처들(features)을 포함함 -; 및
상기 제1 유형의 도펀트의 도핑된 영역 위에 배치된 핀-기반 웰 스트랩(fin-based well strap)
을 포함하고, 상기 핀-기반 웰 스트랩은 상기 제1 유형의 도펀트로 도핑된 제2 폭을 갖는 제2 핀과 상기 제1 유형의 도펀트의 제2 소스/드레인 피처들을 포함하며, 상기 제2 폭은 상기 제1 폭보다 크고, 상기 핀-기반 웰 스트랩은 상기 도핑된 영역을 전압에 접속하는 것인, 집적회로 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제2 폭 대 상기 제1 폭의 비는 약 1.1보다 큰 것인, 집적회로 디바이스.
실시예 3. 실시예 2에 있어서,
상기 제2 폭 대 상기 제1 폭의 비는 약 1.5보다 작은 것인, 집적회로 디바이스.
실시예 4. 실시예 1에 있어서,
상기 FinFET의 핀 밀도는 상기 핀-기반 웰 스트랩의 핀 밀도보다 큰 것인, 집적회로 디바이스.
실시예 5. 실시예 1에 있어서,
제2 유형의 도펀트로 도핑된 제3 핀은 핀 폭 방향을 따라 상기 제1 핀에 인접하게 배치되고, 상기 제2 유형의 도펀트로 도핑된 어떠한 핀도 상기 핀 폭 방향을 따라 상기 제2 핀에 인접하게 배치되지 않는 것인, 집적회로 디바이스.
실시예 6. 실시예 1에 있어서,
상기 FinFET은, 제1 게이트 구조물이 상기 제1 소스/드레인 피처들 사이에 배치되도록, 상기 제1 핀을 가로지르는 상기 제1 게이트 구조물을 포함하고,
상기 핀-기반 웰 스트랩은, 제2 게이트 구조물이 상기 제2 소스/드레인 피처들 사이에 배치되도록, 상기 제2 핀을 가로지르는 상기 제2 게이트 구조물을 포함하는 것인, 집적회로 디바이스.
실시예 7. 실시예 6에 있어서,
상기 제1 게이트 구조물은 활성 게이트 구조물이고, 상기 제2 게이트 구조물은 더미 게이트 구조물인 것인, 집적회로 디바이스.
실시예 8. 실시예 1에 있어서,
상기 집적회로 디바이스는 다층 상호접속 구조물을 더 포함하고,
상기 다층 상호접속 구조물은,
상기 제1 소스/드레인 피처들 중 적어도 하나 상에 배치된 제1 디바이스-레벨 콘택;
상기 제2 소스/드레인 피처들 중 적어도 하나 상에 배치된 제2 디바이스-레벨 콘택;
상기 제1 디바이스-레벨 콘택 상에 배치된 제1 비아;
상기 제2 디바이스-레벨 콘택 상에 배치된 제2 비아; 및
제1 금속 라인
을 포함하며,
상기 제1 비아는 상기 제1 소스/드레인 피처들 중 상기 적어도 하나를 상기 제1 금속 라인에 전기적으로 접속하고, 상기 제2 비아는 상기 제2 소스/드레인 피처들 중 상기 적어도 하나를 상기 제1 금속 라인에 전기적으로 접속하는 것인, 집적회로 디바이스.
실시예 9. 실시예 1에 있어서,
상기 FinFET은 제1 FinFET이고, 상기 핀-기반 웰 스트랩은 제1 핀-기반 웰 스트랩이고, 상기 도핑된 영역은 제1 도핑된 영역이고, 상기 전압은 제1 전압이며,
상기 집적 회로 디바이스는,
상기 제2 유형의 도펀트의 제2 도핑된 영역 위에 배치된 제2 FinFET - 상기 제2 FinFET은 상기 제2 유형의 도펀트로 도핑된 제3 폭을 갖는 제3 핀과 상기 제1 유형의 도펀트의 제3 소스/드레인 피처들을 포함함 -; 및
상기 제2 도핑된 영역 위에 배치된 제2 핀-기반 웰 스트랩
을 더 포함하고,
상기 제2 핀-기반 웰 스트랩은 상기 제2 유형의 도펀트로 도핑된 제4 폭을 갖는 제4 핀과 상기 제2 유형의 도펀트의 제4 소스/드레인 피처들을 포함하며, 상기 제4 폭은 상기 제3 폭보다 크고, 또한 상기 제2 핀-기반 웰 스트랩은 상기 제2 도핑된 영역을 제2 전압에 접속하는 것인, 집적회로 디바이스.
실시예 10. 메모리 어레이에 있어서,
제1 행의 웰 스트랩 셀들과 제2 행의 웰 스트랩 셀들; 및
열과 행으로 배열된 복수의 메모리 셀들
을 포함하고,
상기 복수의 메모리 셀들은, 각 열의 메모리 셀들이 제1 웰 스트랩 셀과 제2 웰 스트랩 셀 사이에 배치되도록, 상기 제1 행의 웰 스트랩 셀들과 상기 제2 행의 웰 스트랩 셀들 사이에 배치되고,
상기 메모리 셀들 각각은 제1 유형의 도펀트의 도핑된 영역 위에 배치된 FinFET을 포함하고, 상기 FinFET은 상기 제1 유형의 도펀트로 도핑된 제1 폭을 갖는 제1 핀과 제2 유형의 도펀트의 제1 소스/드레인 피처들을 포함하고,
상기 제1 웰 스트랩 셀과 상기 제2 웰 스트랩 셀 각각은, 상기 제1 유형의 도펀트의 도핑된 영역 위에 배치된 핀-기반 웰 스트랩을 포함하고, 상기 핀-기반 웰 스트랩은 상기 제1 유형의 도펀트로 도핑된 제2 폭을 갖는 제2 핀과 상기 제1 유형의 도펀트의 제2 소스/드레인 피처들을 포함하며, 상기 제2 폭은 상기 제1 폭보다 크고, 상기 핀-기반 웰 스트랩은 상기 제1 유형의 도펀트의 도핑된 영역을 전압에 접속하는 것인, 메모리 어레이.
실시예 11. 실시예 10에 있어서,
상기 제2 폭 대 상기 제1 폭의 비는 약 1.1보다 큰 것인, 메모리 어레이.
실시예 12. 실시예 10에 있어서,
상기 제1 핀은 상기 제1 유형의 도펀트의 제1 도펀트 농도를 가지고, 상기 제2 핀은 상기 제1 유형의 도펀트의 제2 도펀트 농도를 가지며, 상기 제2 도펀트 농도는 상기 제1 도펀트 농도보다 적어도 3배 큰 것인, 메모리 어레이.
실시예 13. 실시예 10에 있어서,
상기 제2 유형의 도펀트를 사용해 도펀트된 적어도 하나의 핀은 핀 폭 방향을 따라 상기 제1 핀에 인접하게 배치되고, 상기 제2 유형의 도펀트로 도핑된 어떠한 핀도 상기 핀 폭 방향을 따라 상기 제2 핀에 인접하게 배치되지 않는 것인, 메모리 어레이.
실시예 14. 실시예 10에 있어서,
상기 FinFET은 제1 FinFET이고, 상기 도핑된 영역은 제1 도핑된 영역이고, 상기 핀-기반 웰 스트랩은 제1 핀-기반 웰 스트랩이며,
상기 메모리 셀들 각각은 상기 제2 유형의 도펀트의 제2 도핑된 영역 위에 배치된 제2 FinFET을 포함하고, 상기 제2 FinFET은 상기 제2 유형의 도펀트로 도핑된 제3 폭을 갖는 제3 핀과 상기 제1 유형의 도펀트의 제3 소스/드레인 피처를 포함하고,
상기 제1 웰 스트랩 셀과 상기 제2 웰 스트랩 셀 각각은 상기 제2 도핑된 영역 위에 배치된 제2 핀-기반 웰 스트랩을 포함하고, 상기 제2 핀-기반 웰 스트랩은 상기 제2 유형의 도펀트로 도핑된 제4 폭을 갖는 제4 핀과 상기 제2 유형의 도펀트의 제4 소스/드레인 피처를 포함하며, 상기 제4 폭은 상기 제3 폭보다 크고, 상기 제2 핀-기반 웰 스트랩은 상기 제2 도핑된 영역을 제2 전압에 접속하는 것인, 메모리 어레이.
실시예 15. 실시예 14에 있어서,
상기 제2 폭 대 상기 제1 폭의 비는 약 1.1 내지 약 1.5이고, 상기 제3 폭 대 상기 제4 폭의 비는 약 1.1 대 약 1.5인 것인, 메모리 어레이.
실시예 16. 실시예 14에 있어서,
상기 제2 FinFET은 핀 폭 방향을 따라 상기 제1 FinFET에 인접하게 배치되고, 상기 제1 핀-기반 웰 스트랩은 상기 핀 폭 방향을 따라 상기 제2 핀-기반 웰 스트랩에 인접하게 배치되지 않는 것인, 메모리 어레이.
실시예 17. 실시예 14에 있어서,
상기 제1 핀은 상기 제1 유형의 도펀트의 제1 도펀트 농도를 가지고, 상기 제2 핀은 상기 제1 유형의 도펀트의 제2 도펀트 농도를 가지고, 상기 제3 핀은 상기 제2 유형의 도펀트의 제3 도펀트 농도를 가지고, 상기 제4 핀은 상기 제2 유형의 도펀트의 제4 도펀트 농도를 가지며,
상기 제2 도펀트 농도는 상기 제1 도펀트 농도보다 적어도 3배 크고, 상기 제4 도펀트 농도는 상기 제3 도펀트 농도보다 적어도 3배 큰 것인, 메모리 어레이.
실시예 18. 실시예 14에 있어서,
상기 제1 FinFET은 풀다운(pull-down) 트랜지스터이고, 상기 제2 FinFET은 풀업 트랜지스터인 것인, 메모리 어레이.
실시예 19. 실시예 10에 있어서,
상기 복수의 메모리 셀들은 제1 메모리 셀 어레이와 제2 메모리 셀 어레이를 포함하고, 상기 메모리 어레이는, 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 사이에 배치된 제3 행의 웰 스트랩 셀들을 더 포함하는 것인, 메모리 어레이.
실시예 20. 방법에 있어서,
핀층 위에 패터닝층을 형성하는 단계 - 상기 패터닝층은 실질적으로 동일한 핀 폭을 규정하는 웰 스트랩 핀 패턴과 FinFET 핀 패턴을 포함하고, 또한 핀 폭 방향을 따라 상기 웰 스트랩 핀 패턴에 의해 규정되는 핀 밀도는, 상기 핀 폭 방향을 따라 상기 FinFET 핀 패턴에 의해 규정되는 핀 밀도보다 작음 -; 및
상기 웰 스트랩 핀 패턴에 대응하는 적어도 하나의 웰 스트랩 핀과 상기 FinFET 핀 패턴에 대응하는 적어도 하나의 FinFET 핀을 형성하도록, 상기 패터닝층을 마스크로서 사용해서 상기 핀층을 에칭하는 단계
를 포함하고,
상기 적어도 하나의 웰 스트랩 핀의 폭은 상기 적어도 하나의 FinFET 핀의 폭보다 큰 것인, 방법.

Claims (10)

  1. 집적회로 디바이스에 있어서,
    제1 유형의 도펀트의 도핑된 영역 위에 배치된 FinFET - 상기 FinFET은 상기 제1 유형의 도펀트로 도핑된 제1 폭을 갖는 제1 핀(fin)과 제2 유형의 도펀트의 제1 소스/드레인 피처들(features)을 포함함 -; 및
    상기 제1 유형의 도펀트의 도핑된 영역 위에 배치된 핀-기반 웰 스트랩(fin-based well strap)
    을 포함하고, 상기 핀-기반 웰 스트랩은 상기 제1 유형의 도펀트로 도핑된 제2 폭을 갖는 제2 핀과 상기 제1 유형의 도펀트의 제2 소스/드레인 피처들을 포함하며, 상기 제2 폭은 상기 제1 폭보다 크고, 상기 핀-기반 웰 스트랩은 상기 도핑된 영역을 전압에 접속하는 것인, 집적회로 디바이스.
  2. 제1항에 있어서,
    상기 제2 폭 대 상기 제1 폭의 비는 1.1보다 큰 것인, 집적회로 디바이스.
  3. 제1항에 있어서,
    상기 FinFET의 핀 밀도는 상기 핀-기반 웰 스트랩의 핀 밀도보다 큰 것인, 집적회로 디바이스.
  4. 제1항에 있어서,
    제2 유형의 도펀트로 도핑된 제3 핀은 핀 폭 방향을 따라 상기 제1 핀에 인접하게 배치되고, 상기 제2 유형의 도펀트로 도핑된 어떠한 핀도 상기 핀 폭 방향을 따라 상기 제2 핀에 인접하게 배치되지 않는 것인, 집적회로 디바이스.
  5. 제1항에 있어서,
    상기 FinFET은, 제1 게이트 구조물이 상기 제1 소스/드레인 피처들 사이에 배치되도록, 상기 제1 핀을 가로지르는 상기 제1 게이트 구조물을 포함하고,
    상기 핀-기반 웰 스트랩은, 제2 게이트 구조물이 상기 제2 소스/드레인 피처들 사이에 배치되도록, 상기 제2 핀을 가로지르는 상기 제2 게이트 구조물을 포함하는 것인, 집적회로 디바이스.
  6. 제5항에 있어서,
    상기 제1 게이트 구조물은 활성 게이트 구조물이고, 상기 제2 게이트 구조물은 더미 게이트 구조물인 것인, 집적회로 디바이스.
  7. 제1항에 있어서,
    상기 집적회로 디바이스는 다층 상호접속 구조물을 더 포함하고,
    상기 다층 상호접속 구조물은,
    상기 제1 소스/드레인 피처들 중 적어도 하나 상에 배치된 제1 디바이스-레벨 콘택;
    상기 제2 소스/드레인 피처들 중 적어도 하나 상에 배치된 제2 디바이스-레벨 콘택;
    상기 제1 디바이스-레벨 콘택 상에 배치된 제1 비아;
    상기 제2 디바이스-레벨 콘택 상에 배치된 제2 비아; 및
    제1 금속 라인
    을 포함하며,
    상기 제1 비아는 상기 제1 소스/드레인 피처들 중 상기 적어도 하나를 상기 제1 금속 라인에 전기적으로 접속하고, 상기 제2 비아는 상기 제2 소스/드레인 피처들 중 상기 적어도 하나를 상기 제1 금속 라인에 전기적으로 접속하는 것인, 집적회로 디바이스.
  8. 제1항에 있어서,
    상기 FinFET은 제1 FinFET이고, 상기 핀-기반 웰 스트랩은 제1 핀-기반 웰 스트랩이고, 상기 도핑된 영역은 제1 도핑된 영역이고, 상기 전압은 제1 전압이며,
    상기 집적 회로 디바이스는,
    상기 제2 유형의 도펀트의 제2 도핑된 영역 위에 배치된 제2 FinFET - 상기 제2 FinFET은 상기 제2 유형의 도펀트로 도핑된 제3 폭을 갖는 제3 핀과 상기 제1 유형의 도펀트의 제3 소스/드레인 피처들을 포함함 -; 및
    상기 제2 도핑된 영역 위에 배치된 제2 핀-기반 웰 스트랩
    을 더 포함하고,
    상기 제2 핀-기반 웰 스트랩은 상기 제2 유형의 도펀트로 도핑된 제4 폭을 갖는 제4 핀과 상기 제2 유형의 도펀트의 제4 소스/드레인 피처들을 포함하며, 상기 제4 폭은 상기 제3 폭보다 크고, 또한 상기 제2 핀-기반 웰 스트랩은 상기 제2 도핑된 영역을 제2 전압에 접속하는 것인, 집적회로 디바이스.
  9. 메모리 어레이에 있어서,
    제1 행의 웰 스트랩 셀들과 제2 행의 웰 스트랩 셀들; 및
    열과 행으로 배열된 복수의 메모리 셀들
    을 포함하고,
    상기 복수의 메모리 셀들은, 각 열의 메모리 셀들이 제1 웰 스트랩 셀과 제2 웰 스트랩 셀 사이에 배치되도록, 상기 제1 행의 웰 스트랩 셀들과 상기 제2 행의 웰 스트랩 셀들 사이에 배치되고,
    상기 메모리 셀들 각각은 제1 유형의 도펀트의 도핑된 영역 위에 배치된 FinFET을 포함하고, 상기 FinFET은 상기 제1 유형의 도펀트로 도핑된 제1 폭을 갖는 제1 핀과 제2 유형의 도펀트의 제1 소스/드레인 피처들을 포함하고,
    상기 제1 웰 스트랩 셀과 상기 제2 웰 스트랩 셀 각각은, 상기 제1 유형의 도펀트의 도핑된 영역 위에 배치된 핀-기반 웰 스트랩을 포함하고, 상기 핀-기반 웰 스트랩은 상기 제1 유형의 도펀트로 도핑된 제2 폭을 갖는 제2 핀과 상기 제1 유형의 도펀트의 제2 소스/드레인 피처들을 포함하며, 상기 제2 폭은 상기 제1 폭보다 크고, 상기 핀-기반 웰 스트랩은 상기 제1 유형의 도펀트의 도핑된 영역을 전압에 접속하는 것인, 메모리 어레이.
  10. 방법에 있어서,
    핀층 위에 패터닝층을 형성하는 단계 - 상기 패터닝층은 동일한 핀 폭을 규정하는 웰 스트랩 핀 패턴과 FinFET 핀 패턴을 포함하고, 또한 핀 폭 방향을 따라 상기 웰 스트랩 핀 패턴에 의해 규정되는 핀 밀도는, 상기 핀 폭 방향을 따라 상기 FinFET 핀 패턴에 의해 규정되는 핀 밀도보다 작음 -; 및
    상기 웰 스트랩 핀 패턴에 대응하는 적어도 하나의 웰 스트랩 핀과 상기 FinFET 핀 패턴에 대응하는 적어도 하나의 FinFET 핀을 형성하도록, 상기 패터닝층을 마스크로서 사용해서 상기 핀층을 에칭하는 단계
    를 포함하고,
    상기 적어도 하나의 웰 스트랩 핀의 폭은 상기 적어도 하나의 FinFET 핀의 폭보다 큰 것인, 방법.
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