KR20120058222A - 3차원 반도체 기억 소자의 제조 방법 - Google Patents

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Abstract

3차원 반도체 기억 소자의 제조 방법을 제공한다. 본 발명의 실시예들에 따르면, 계단식 패드들을 갖는 평판 적층 구조체를 복수의 서브-평판 적층 구조체로 분리한 후에 수직형 활성 패턴을 형성하거나, 수직형 활성 패턴을 갖는 평판 적층 구조체를 서브-평판 적층 구조체들로 분리한 후에, 서브-평판 적층 구조체에 계단식 구조의 패드들을 형성할 수 있다. 이에 따라, 수직형 활성 패턴에 가해지는 스트레스를 최소화하여 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 구현할 수 있다.

Description

3차원 반도체 기억 소자의 제조 방법{METHODS OF FABRICATING THREE DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 3차원 반도체 기억 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 고도 발전함에 따라, 반도체 소자들 중에서 반도체 기억 소자의 집적도가 증가되고 있다. 반도체 기억 소자의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록, 반도체 기억 소자의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 기억 소자의 집적도 향상에 대한 요구가 심화되고 있다. 일반적으로, 단위 기억 셀의 평면적은 반도체 기억 소자의 집적도를 결정하는 중요 요인 중에 하나이다. 이에 따라, 반도체 기억 소자의 집적도는 미세 패턴 제조 기술의 수준에 크게 영향을 받는다. 하지만, 초 고가의 장비들 및/또는 반도체 제조 공정의 어려움 등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
이러한 여러 제약들을 극복하기 위하여, 최근에 3차원 구조를 갖는 반도체 기억 소자가 제안되고 있다. 하지만, 3차원 반도체 기억 소자는 그 구조적 형태로 인하여 여러 문제점들, 예컨대, 제품의 신뢰성 저하 등이 발생될 수 있다. 따라서, 이러한 문제점들을 해결하기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 3차원 반도체 기억 소자를 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자의 제조 방법을 제공한다. 본 발명의 일 실시예에 따른 제조 방법은 기판 상에, 교대로 그리고 반복적으로 적층된 평판 절연 패턴들 및 평판 희생 패턴들을 포함하는 평판 적층 구조체를 형성하는 것; 상기 평판 희생 패턴들의 가장자리들을 계단식 구조의 패드들로 형성시키는 것; 상기 패드들을 갖는 상기 평판 적층 구조체를 복수의 서브-평판 적층 구조체들로 분리시키는 적어도 하나의 제1 트렌치를 형성하는 것; 상기 각 서브-평판 적층 구조체를 관통하는 복수의 수직형 활성 패턴들을 형성하는 것; 상기 각 서브-평판 적층 구조체를 복수의 몰드-적층 구조체들로 분리시키는 적어도 하나의 제2 트렌치를 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 트렌치를 형성하기 전에, 적어도 상기 패드들을 덮는 캐핑 유전막을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 제1 트렌치는 상기 패드들을 갖는 평판 적층 구조체 및 상기 캐핑 유전막을 패터닝하여 형성될 수 있다. 상기 서브-평판 적층 구조체는 상기 계단식 구조의 패드들로부터 분리된 계단식 구조의 서브-패드들을 포함할 수 있다. 상기 제2 트렌치는 상기 서브-평판 적층 구조체 및 상기 캐핑 유전막의 상기 서브-패드들을 덮는 부분을 패터닝하여 형성될 수 있다.
일 실시예에 따르면, 상기 몰드-적층 구조체는 교대로 그리고 반복적으로 적층된 몰드 절연 패턴들 및 몰드 희생 패턴들을 포함할 수 있다. 이 경우에, 상기 방법은 상기 몰드 희생 패턴들을 제거하여 갭 영역들을 형성하는 것; 상기 갭 영역들 내에 게이트 패턴들을 각각 형성하는 것; 및 상기 각 게이트 패턴 및 상기 수직형 활성 패턴의 측벽 사이에 다층 유전막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 수직형 활성 패턴들을 형성하기 전에, 상기 제1 트렌치를 채우는 제1 소자분리 패턴을 형성하는 것; 및 상기 게이트 패턴들을 형성한 후에, 상기 제2 트렌치를 채우는 제2 소자분리 패턴을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 트렌치 및 제2 트렌치는 제1 방향으로 나란히 연장될 수 있다. 상기 제1 트렌치는 상기 제1 방향에 수직한 제2 방향으로 제1 폭을 가질 수 있으며, 상기 제2 트렌치는 상기 제2 방향으로 제2 폭을 가질 수 있다. 이때, 상기 제1 트렌치의 상기 제1 폭은 상기 제2 트렌치의 상기 제2 폭과 다를 수 있다.
일 실시예에 따르면, 상기 각 서브-평판 적층 구조체를 관통하는 수직형 활성 패턴들은 평면적 관점(in plan view)에서 복수의 열-그룹들(column groups)로 구분될 수 있다. 이 경우에, 상기 제2 트렌치는 인접한 한쌍의 상기 열-그룹들 사이에 형성될 수 있다. 상기 각 열-그룹 내 수직형 활성 패턴들은 상기 각 몰드-적층 구조체를 관통할 수 있다.
일 실시예에 따르면, 상기 각 열 그룹 내 수직형 활성 패턴들은 제1 방향으로 배열될 수 있다. 이때, 홀수 번째 수직형 활성 패턴들은 짝수 번째 수직형 활성 패턴들로부터 상기 제1 방향에 수직한 제2 방향으로 오프셋(offset)될 수 있다.
일 실시예에 따르면, 상기 방법은 상기 기판 내에 제1 도전형의 도펀트로 도핑된 웰 영역을 형성하는 것; 상기 제1 트렌치 아래의 웰 영역 내에 제1 도핑된-영역을 형성하는 것; 및 상기 제2 트렌치 아래의 웰 영역 내에 제2 도전형의 도펀트로 도핑된 제2 도핑된-영역을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 도핑된-영역은 상기 제1 도전형의 도펀트로 도핑될 수 있다. 이 경우에, 상기 제1 도핑된-영역의 도펀트 농도는 상기 웰 영역 내의 도펀트 농도 보다 클 수 있다.
일 실시예에 따르면, 상기 제1 도핑된-영역은 상기 제2 도전형의 도펀트로 도핑될 수 있다.
본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법은 기판 상에, 교대로 그리고 반복적으로 적층된 평판 절연 패턴들 및 평판 희생 패턴들을 포함하는 평판 적층 구조체를 형성하는 것; 상기 평판 적층 구조체를 관통하는 복수의 수직형 활성 패턴들을 형성하는 것; 상기 수직형 활성 패턴들을 갖는 상기 평판 적층 구조체를 복수의 서브-평판 적층 구조체들로 분리시키는 적어도 하나는 제1 트렌치를 형성하되, 상기 각 서브-평판 적층 구조체는 교대로 그리고 반복적으로 적층된 서브-평판 절연 패턴들 및 서브-평판 희생 패턴들을 포함하는 것; 상기 서브-평판 희생 패턴들의 가장자리들을 계단식 구조의 패드들로 형성시키는 것; 상기 패드들을 가는 서브-적층 구조체를 복수의 몰드-적층 구조체들로 분리시키는 적어도 하나의 제2 트렌치를 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 제2 트렌치를 형성하기 전에, 상기 서브-평판 적층 구조체의 패드들을 덮는 캐핑 유전막을 더 포함할 수 있다. 이 경우에, 상기 캐핑 유전막은 상기 제1 트렌치를 채울 수 있으며, 상기 제2 트렌치는 상기 서브-평판 적층 구조체 및 상기 캐핑 유전막을 패터닝하여 형성될 수 있다.
일 실시예에 따르면, 계단식 패드들을 갖는 평판 적층 구조체를 복수의 서브-평판 적층 구조체로 분리한 후에 수직형 활성 패턴을 형성할 수 있다. 일 실시예에 따르면, 수직형 활성 패턴을 갖는 평판 적층 구조체를 서브-평판 적층 구조체들로 분리한 후에, 서브-평판 적층 구조체에 계단식 구조의 패드들을 형성할 수 있다. 이에 따라, 수직형 활성 패턴에 가해지는 스트레스를 최소화시킬 수 있다. 그 결과, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
도 1a 내지 도 8a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들.
도 1b 내지 도 8b는 각각 도 1a 내지 도 8a의 I-I'을 따라 취해진 단면도들.
도 1c 내지 도 8c는 각각 도 1a 내지 도 8a의 II-II'을 따라 취해진 단면도들.
도 9a 내지 도 13a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들.
도 9b 내지 도 13b는 각각 도 9a 내지 도 13a의 III-III'을 따라 취해진 단면도들.
도 9c 내지 도 13c는 각각 도 9a 내지 도 13a의 IV-IV'을 따라 취해진 단면도들.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1a 내지 도 8a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 1b 내지 도 8b는 각각 도 1a 내지 도 8a의 I-I'을 따라 취해진 단면도들이며, 도 1c 내지 도 8c는 각각 도 1a 내지 도 8a의 II-II'을 따라 취해진 단면도들이다.
도 1a, 도 1b 및 도 1c를 참조하면, 반도체 기판(100, 이하, 기판이라 함) 내에 제1 도전형의 도펀트를 제공하여 웰 영역(103)을 형성할 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 상기 기판(100) 상에 평판 적층 구조체(110, plate stack structure)를 형성할 수 있다. 상기 평판 적층 구조체(110)는 교대로 그리고 반복적으로 적층된 평판 절연 패턴들(105) 및 평판 희생 패턴들(107)을 포함할 수 있다. 상기 평판 적층 구조체(110)는 상기 웰 영역(103) 상에 형성될 수 있다. 상기 평판 희생 패턴(107)은 상기 평판 절연 패턴(105)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 평판 절연 패턴(105)이 산화물로 형성되는 경우에, 상기 평판 희생 패턴(107)은 질화물로 형성될 수 있다. 상기 기판(100) 상에 절연막들 및 희생막들을 교대로 그리고 반복적으로 적층시킨 후에, 적층된 절연막들 및 희생막들을 연속적으로 패터닝하여 상기 평판 적층 구조체(110)를 형성할 수 있다. 따라서, 도 1c에 도시된 바와 같이, 상기 평판 적층 구조체(110)내 패턴들(105, 107)은 서로 정렬된 측벽들을 가질 수 있다.
상기 평판 적층 구조체(110)의 가장자리에 계단식 구조의 패드들을 형성할 수 있다. 본 발명의 일 실시예에 따르면, 상기 평판 적층 구조체(110) 상에 패드 마스크 패턴(113, pad mask pattern))을 형성할 수 있다. 상기 패드 마스크 패턴(113)은 상기 평판 적층 구조체(110) 내 최하위의 평판 희생 패턴의 패드를 정의할 수 있다.
도 1a, 도 1b, 도 1c, 도 2a, 도 2b 및 도 2c를 참조하면, 상기 패드 마스크 패턴(113)을 식각 마스크로 사용하여 상기 최하위의 평판 희생 패턴 상에 위치한 평판 절연 패턴들(105) 및 평판 희생 패턴들(107)의 가장자리들을 식각할 수 있다. 이에 따라, 상기 최하위의 평판 희생 패턴의 가장자리가 노출될 수 있다. 상기 최하위의 평판 희생 패턴의 노출된 가장자리는 상기 최하위의 평판 희생 패턴의 패드(108)에 해당할 수 있다.
이어서, 상기 패드 마스크 패턴(113)을 등방성 식각할 수 있다. 상기 등방성 식각에 의하여 상기 패드 마스크 패턴(113)의 측벽은 옆으로 식각될 수 있다. 이에 따라, 상기 등방성 식각된 패드 마스크 패턴은 상기 기판(100)의 상부면으로부터 2번째 적층된 평판 희생 패턴의 패드를 정의할 수 있다. 상기 등방성 식각된 패드 마스크 패턴을 식각 마스크로 사용하여 상기 2번째 적층된 평판 희생 패턴 상에 위치한 평판 절연 패턴들(105) 및 평판 희생 패턴들(107)을 식각할 수 있다. 이에 따라, 상기 2번째 적층된 평판 희생 패턴의 가장자리가 노출될 수 있다. 상기 2번째 적층된 평판 희생 패턴의 가장자리는 상기 2번째 적층된 평판 희생 패턴의 패드(108)에 해당한다. 이러한 패드 마스크 패턴의 등방성 식각 공정, 및 등방성 식각된 패드 마스크 패턴을 식각 마스크로 사용하는 평판 절연 패턴(105) 및 평판 희생 패턴(107)의 식각 공정을 반복적으로 수행할 수 있다. 이에 따라, 상기 평판 희생 패턴들(107)은 계단식 구조의 패드들(108)을 갖도록 형성될 수 있다. 다시 말해서, 상기 패드 마스크 패턴(113)을 소모적 마스크로 사용하여 상기 계단식 구조의 패드들(108)을 형성할 수 있다.
도 2a 및 도 2c에 개시된 바와 같이, 상기 평판 희생 패턴들(107)의 패드들(108)은 제1 방향을 따라 내리막형 계단형 구조를 가질 수 있다. 평면적 관점에서(in plan view), 상기 평판 희생 패턴들(107)의 패드들(108)은 상기 제1 방향에 수직한 제2 방향으로 나란히 연장될 수 있다. 상기 제1 방향은 도 2a의 y축 방향에 해당할 수 있으며, 상기 제2 방향은 도 2a의 x축 방향에 해당할 수 있다.
상기 계단식 구조의 패드들(108)을 형성한 후에, 잔존된 패드 마스크 패턴을 제거할 수 있다. 이에 따라, 상기 계단식 구조의 패드들(108)이 노출될 수 있다.
이어서, 상기 기판(100) 상에 캐핑 유전막(115)을 형성할 수 있다. 도 2c에 개시된 바와 같이, 상기 캐핑 유전막(115)은 적어도 상기 계단식 구조의 패드들(108)을 덮을 수 있다. 상기 캐핑 유전막(115)은 상기 평판 희생 패턴들(107)에 대하여 식각선택비를 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 평판 희생 패턴들(107)이 질화물로 형성되는 경우에, 상기 캐핑 유전막(115)은 산화물로 형성될 수 있다.
상기 캐핑 유전막(115)은 화학 기상 증착 공정(CVD process)으로 증착될 수 있다. 상기 계단식 구조의 패드들(108)로 인한 단차를 최소화하기 위하여, 상기 캐핑 유전막(115)의 상부면을 평탄화시킬 수 있다. 일 실시예에 따르면, 도 2b 및 도 2c에 개시된 바와 같이, 상기 캐핑 유전막(115)의 평탄화된 상부면은 상기 평판 적층 구조체(110)의 최상부면 보다 높을 수 있다. 이에 따라, 상기 캐핑 유전막(115)은 상기 평판 적층 구조체(110)의 최상부면(예컨대, 최상위의 평판 절연 패턴의 상부면)을 덮을 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 캐핑 유전막(115)은 상기 평판 적층 구조체(110)의 최상부면이 노출될 때까지 평탄화될 수도 있다. 이 경우에도, 상기 캐핑 유전막(115)는 상기 패드들(108)을 덮는 것이 바람직하다. 이하 설명에서는, 설명의 편의를 위하여, 상기 캐핑 유전막(115)이 상기 평판 적층 구조체(110)의 최상부면을 덮는 실시예를 기준으로 설명한다.
도 3a, 도 3b 및 도 3c를 참조하면, 상기 평판 적층 구조체(110) 및 캐핑 유전막(115)을 패터닝하여, 상기 평판 적층 구조체(110)를 복수의 서브-평판 적층 구조체들(110s, sub-plate stack structure)로 분리시키는 적어도 하나의 제1 트렌치(120)를 형성할 수 있다.
도 3b 및 도 3c에 개시된 바와 같이, 상기 평판 적층 구조체(110) 및 캐핑 유전막(115) 상에 제1 개구부를 갖는 제1 마스크 패턴(118, 점선으로 표시됨)을 형성할 수 있다. 상기 제1 개구부는 상기 제1 트렌치(120)를 정의할 수 있다. 상기 제1 마스크 패턴(118)을 식각 마스크로 사용하여 상기 적층된 평판 절연 패턴들(105) 및 평판 희생 패턴들(107)을 연속적으로 식각하여 상기 제1 트렌치(120)를 형성할 수 있다. 상기 각 서브-평판 적층 구조체(110s)는 교대로 그리고 반복적으로 적층된 서브-평판 절연 패턴들(105s) 및 서브-평판 희생 패턴들(107s)을 포함할 수 있다. 도 3a에 개시된 바와 같이, 상기 제1 트렌치(120)는 상기 제1 방향으로 연장되어, 상기 제1 트렌치(120)는 상기 평판 적층 구조체(110)의 패드들(108)을 가로지른다. 이에 따라, 상기 제1 트렌치(120)는 상기 평판 적층 구조체(110)의 패드들(108)을 분리시킨다. 그 결과, 도 3a 및 도 3c에 개시된 바와 같이, 상기 각 서브-평판 적층 구조체(110s)는 계단식 구조의 서브-패드들(108s, sub-pads)을 가질 수 있다. 상기 각 서브-평판 적층 구조체(110s)의 서브-패드들(108s)은 상기 각 서브-평판 적층 구조체(110s) 내 서브-평판 희생 패턴들(107s)의 가장자리들에 각각 해당할 수 있다. 상기 계단식 구조의 서브-패드들(108s)은 상기 제1 트렌치(120)에 의해 형성된 캐핑 유전 패턴(115a)에 의해 덮혀진다.
일 실시예에 따르면, 상기 제1 트렌치(120) 아래의 상기 웰 영역(103)내에 제1 도핑된-영역(125, first doped-region)을 형성할 수 있다. 일 실시예에 따르면, 상기 제1 도핑된-영역(125)은 상기 제1 웰 영역(103)과 동일한 타입의 도펀트, 즉, 상기 제1 도펀트로 도핑될 수 있다. 이 경우에, 상기 제1 도핑된-영역(125) 내 제1 도전형의 도펀트 농도는 상기 웰 영역(103)의 제1 도전형의 도펀트 농도 보다 높을 수 있다. 이 경우에, 상기 제1 도핑된-영역(125)을 통하여 상기 웰 영역(103)에 안정적인 웰 전압을 제공할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
다른 실시예에 따르면, 상기 제1 도핑된-영역(125)은 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제1 도전형의 도펀트 및 상기 제2 도전형의 도펀트 중에서 어느 하나는 n형 도펀트이고, 다른 하나는 p형 도펀트이다. 이로써, 상기 제1 도핑된-영역(125) 및 상기 웰 영역(103)은 PN 접합을 이룰 수 있다. 또 다른 실시예에 따르면, 상기 제1 도핑된-영역(125)은 생략될 수도 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 상기 제1 트렌치(120)를 채우는 제1 소자분리 패턴(171)을 형성할 수 있다. 예컨대, 상기 제1 트렌치(120)를 채우는 제1 소자분리막을 기판(100) 상에 형성하고, 상기 제1 소자분리막을 평탄화시키어, 상기 제1 소자분리 패턴(171)을 형성할 수 있다. 상기 제1 소자분리 패턴(171)은 산화물을 포함할 수 있다.
이어서, 상기 각 서브-평판 적층 구조체(110s)를 관통하는 복수의 수직형 활성 패턴들(140)을 형성할 수 있다. 구체적으로, 상기 각 서브-평판 적층 구조체(110s)의 최상부면 상의 캐핑 유전 패턴(115a) 및 상기 각 서브-평판 적층 구조체(110s)를 관통하는 복수의 채널 홀들(127)을 형성할 수 있다. 상기 채널 홀들(127)을 갖는 기판(100) 상에 반도체막을 콘포말하게 형성할 수 있으며, 상기 반도체막 상에 상기 채널 홀들(127)을 채우는 충전 유전막(filling dielectric layer)을 형성할 수 있다. 상기 충전 유전막 및 반도체막을 평탄화시키어, 상기 각 채널 홀(127) 내에 수직형 반도체 패턴(130) 및 충전 유 전 패턴(133)을 형성할 수 있다. 상기 수직형 반도체 패턴(130) 및 충전 유 전 패턴(133)의 상단들은 상기 채널 홀(127)의 상단 보다 낮게 리세스 시킬 수 있다. 상기 기판(100) 상에 상기 리세스된 수직형 반도체 패턴(130) 위의 상기 채널 홀(127)을 채우는 캐핑 반도체막을 형성할 수 있다. 상기 캐핑 반도체막을 평탄화시키어, 캐핑 반도체 패턴(135)을 형성할 수 있다. 상기 캐핑 반도체 패턴(135)은 상기 채널 홀(127) 내에 한정적으로(confined) 형성될 수 있다. 상기 수직형 반도체 패턴(130) 및 상기 캐핑 반도체 패턴(135)은 상기 수직형 활성 패턴(140)에 포함될 수 있다. 상기 수직형 활성 패턴(140)의 윗부분에 상기 제2 도전형의 도펀트를 제공하여 드레인 영역을 형성할 수 있다.
상기 수직형 반도체 패턴(130) 및 캐핑 반도체 패턴(135)은 상기 기판(100)과 동일한 반도체 원소를 포함할 수 있다. 예컨대, 상기 기판(100)이 실리콘 기판인 경우에, 상기 수직형 반도체 패턴(130) 및 캐핑 반도체 패턴(135)은 실리콘을 포함할 수 있다. 상기 수직형 반도체 패턴(130) 및 캐핑 반도체 패턴(135)은 결정 상태일 수 있다.
도 4a에 개시된 바와 같이, 상기 각 서브-평판 적층 구조체(110s)를 관통하는 수직형 활성 패턴들(140)은 복수의 열 그룹들(CLM)로 구분될 수 있다. 상기 각 열 그룹(CLM) 내 수직형 활성 패턴들(140)은 상기 제1 방향을 따라 배열될 수 있다. 일 실시예에 따르면, 상기 각 열 그룹(CLM) 내 수직형 활성 패턴들(140) 중에서 홀수 번째 수직형 활성 패턴들은 짝수 번째 수직형 활성 패턴들로부터 상기 제2 방향으로 오프셋(offset)될 수 있다. 이에 따라, 상기 각 열 그루브(CLM) 내 수직형 활성 패턴들(140)은 상기 제1 방향을 따라 지그재그 형태로 배열될 수 있다.
상술된 제조 방법에 따르면, 상기 패드들(108)을 갖는 평판 적층 구조체(110)를 복수의 서브-평판 적층 구조체들(110s)로 분리한 후에, 상기 각 서브-평판 적층 구조체(110s)를 관통하는 상기 수직형 활성 패턴들(140)을 형성할 수 있다. 이로 인하여, 상기 서브-평판 적층 구조체들(110s)이 상기 수직형 활성 패턴들(140)에 제공하는 스트레스(stress)를 최소화시킬 수 있다.
상기 평판 희생 패턴들(107)은 상기 평판 절연 패턴들(105)과 다른 물질로 형성된다. 이에 따라, 상기 평판 희생 패턴들(107)에 의하여 스트레스가 발생될 수 있다. 예컨대, 상기 평판 희생 패턴들(107)이 질화물로 형성되는 경우에, 상기 평판 희생 패턴들(107)은 상기 기판(100)의 상부면에 평행한 방향으로 스트레스를 발생시킬 수 있다. 특히, 상기 계단식 구조의 패드들(108)로 인하여, 적층된 평판 희생 패턴들(107) 중에서 상대적으로 높은 레벨(level)에 위치한 평판 희생 패턴(이하, 고 레벨 평판 희생 패턴이라 함)은 상대적으로 낮은 레벨에 위치한 평판 희생 패턴(이하, 저 레벨 평판 희생 패턴이라 함) 보다 더 많은 스트레스를 발생시킬 수 있다. 이는, 고 레벨 평판 희생 패턴과 그에 인접한 평판 절연 패턴(105)간의 접촉 면적이 저 레벨 평판 희생 패턴과 그에 인접한 평판 절연 패턴(105)간의 접촉 면적 보다 작은 것에 기인할 수 있다. 상기 평판 절연 패턴(105)은 상기 평판 희생 패턴(107)의 스트레스를 완화시키는 기능을 수행할 수 있다. 이에 따라, 작은 접촉 면적을 갖는 상기 고 레벨 평판 희생 패턴이 큰 접촉 면적을 갖는 상기 저 레벨 평판 희생 패턴 보다 더 많은 스트레스를 제공할 수 있다. 만약, 상기 수직형 활성 패턴들(140)이 상기 패드들(108)을 갖는 상기 평판 적층 구조체(110)에 형성되면, 상기 고 레벨 평판 희생 패턴의 스트레스로 인하여 상기 수직형 활성 패턴들(140)의 적어도 일부가 기울어질 수 있다.
하지만, 상술된 바와 같이, 본 발명의 일 실시예에 따르면, 상기 패드들(108)을 갖는 평판 적층 구조체(110)를 복수의 서브-평판 적층 구조체(110s)로 분리한 후에, 상기 수직형 활성 패턴(140)을 상기 각 서브-평판 적층 구조체(110s) 내에 형성될 수 있다. 이로써, 상기 스트레스를 최소화하여 상기 수직형 활성 패턴들(140)의 패턴 불량을 최소화할 수 있다. 그 결과, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
계속해서, 도 5a, 도 5b 및 도 5c를 참조하면, 상기 수직형 활성 패턴들(140)을 갖는 상기 각 서브-평판 적층 구조체(110s)를 복수의 몰드-적층 구조체들(110m, mold-stack structures)로 분리시키는 적어도 하나의 제2 트렌치(145)를 형성할 수 있다. 구체적으로, 도 5b 및 도 5c에 개시된 바와 같이, 상기 수직형 활성 패턴들(140)을 갖는 기판(100) 상에 적어도 하나의 제2 개구부를 갖는 제2 마스크 패턴(143)을 형성할 수 있다. 상기 제2 개구부는 상기 제2 트렌치(145)를 정의한다. 상기 제2 마스크 패턴(143)은 상기 수직형 활성 패턴들(140)를 덮는다. 또한, 상기 제2 마스크 패턴(143)은 상기 제1 소자분리 패턴(171)을 덮을 수 있다. 상기 제2 마스크 패턴(143)을 식각 마스크로 사용하여 상기 캐핑 유전 패턴(115a) 및 상기 서브-평판 적층 구조체(110s)의 서브-평판 절연 패턴들(105s) 및 서브-평판 희생 패턴들(107s)을 연속적으로 식각하여 상기 제2 트렌치(145)를 형성할 수 있다. 상기 제2 트렌치(145)의 형성으로 인하여, 상기 몰드-적층 구조체들(110m)이 형성될 수 있다. 또한, 상기 각 몰드-구조체(110m) 상에 몰드 캐핑 유전 패턴(115b)이 형성될 수 있다. 상기 몰드 캐핑 유전 패턴(115b)은 상기 캐핑 유전 패턴(115a)의 일부분에 해당한다.
상기 몰드-적층 구조체(110m)는 교대로 그리고 반복적으로 적층된 몰드 절연 패턴들(105m) 및 몰드 희생 패턴들(107m)을 포함할 수 있다. 도 5a 및 도 5c에 개시된 바와 같이, 상기 몰드 희생 패턴들(107m)은 계단식 구조의 몰드-패드들(108m)을 갖는다. 상기 몰드-패드들(108m)은 각각 상기 몰드 희생 패턴들(107m)의 가장자리들에 해당할 수 있다. 도 5a에 개시된 바와 같이, 평편적 관점에서 상기 제2 트렌치(145)는 상기 제1 트렌치(120)와 평행하게 연장되어, 상기 서브 패드들(108s)을 가로지른다. 이로써, 상기 계단식 구조의 몰드-패드들(108m)은 상기 계단식 구조의 서브-패드를(108s)로부터 분리될 수 있다. 상기 몰드-패드들(108m)은 상기 몰드 캐핑 유전 패턴(115b)에 의해 덮혀진다.
상기 제1 트렌치(120)는 상기 제2 방향으로 제1 폭(W1)을 갖고, 상기 제2 트렌치(145)는 상기 제2 방향으로 제2 폭(W2)을 갖는다. 일 실시예에 따르면, 상기 제1 트렌치(120)의 제1 폭(W1)은 상기 제2 트렌치(145)의 제2 폭(W2)과 다를 수 있다. 상기 제1 트렌치(120)의 제1 폭(W1)은 상기 제2 트렌치(145)의 제2 폭(W2) 보다 클 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1 트렌치(120)의 제1 폭(W1)은 상기 제2 트렌치(145)의 제2 폭(W2) 보다 작을 수 있다. 이와는 또 다르게, 상기 제1 트렌치(120)의 제1 폭(W1)은 상기 제2 트렌치(120)의 제2 폭(W2)과 실질적으로 동일할 수도 있다.
상기 각 열 그룹(CLM) 내 수직형 활성 패턴들(140)은 상기 각 몰드-적층 구조체(110m)를 관통할 수 있다. 다시 말해서, 상기 제2 트렌치(145)는 상기 각 서브-평판 적층 구조체(110s) 내의 서로 인접한 한쌍의 열 그룹들(CLM) 사이에 형성될 수 있다. 상기 제2 트렌치(145)를 형성한 후에, 상기 제2 마스크 패턴(143)을 제거할 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 상기 제2 트렌치(145) 아래의 웰 영역(103) 내에 제2 도핑된-영역(150)을 형성할 수 있다. 상기 제2 도핑된-영역(150)은 상기 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제2 도핑된-영역(150)은 공통 소오스 영역에 해당할 수 있다. 상기 제2 도핑된-영역(150)은 상기 제2 마스크 패턴(143)한 후에 형성될 수 있다. 이와는 달리, 상기 제2 도핑된-영역(150)은 상기 제2 트렌치(145)의 형성 후 및 상기 제2 마스크 패턴(143)을 형성하기 전에 형성될 수도 있다.
상기 몰드-적층 구조체(110m)의 몰드 희생 패턴들(107m)을 제거하여, 갭 영역들(155, gap regions)을 형성할 수 있다. 상기 갭 영역들(155)을 갖는 몰드-적층 구조체(110m')는 상기 수직형 활성 패턴들(140)에 의해 지지될 수 있다. 일 실시예에 따르면, 상기 갭 영역들(155)을 형성한 후에, 상기 제1 소자분리 패턴(171)은 잔존될 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 상기 갭 영역들(155) 내에 게이트 패턴들(165)을 각각 형성할 수 있다. 상기 각 게이트 패턴(165) 및 상기 수직형 활성 패턴(140)의 측벽 사이에 다층 유전막(160)을 형성할 수 있다. 예컨대, 상기 갭 영역들(155)을 갖는 기판(100) 상에 상기 다층 유전막(160)을 콘포말하게 형성할 수 있다. 상기 다층 유전막(160)은 상기 갭 영역들(155)의 내면들 상에 콘포말하게 형성될 수 있다. 상기 다층 유전막(160)을 갖는 기판(100) 상에 상기 갭 영역들(155)을 채우는 게이트 도전막을 형성할 수 있다. 이어서, 상기 갭 영역들(155) 외부의 상기 게이트 도전막을 제거하여, 상기 갭 영역들(155) 내에 각각 배치된 상기 게이트 패턴들(165)을 형성할 수 있다. 이로써, 상기 다층 유전막(160)은 상기 각 게이트 패턴(165)의 하부면 및 상부면을 덮을 수 있다.
상기 다층 유전막(160)은 터널 유전막, 전하 저장층 및 블로킹 유전막을 포함할 수 있다. 상기 터널 유전막은 상기 수직형 활성 패턴(140)의 측벽에 인접할 수 있으며, 상기 블로킹 유전막은 상기 게이트 패턴(165)에 인접할 수 있다. 상기 전하 저장층은 상기 터널 유전막 및 블로킹 유전막 사이에 개재될 수 있다. 상기 터널 유전막은 산화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 전하 저장층은 전하를 저장할 수 있는 트랩들을 갖는 트랩 유전 물질을 포함할 수 있다. 예컨대, 상기 전하 저장층은 질화물을 포함할 수 있다. 상기 블로킹 유전막은 상기 터널 유전막에 비하여 높은 유전상수를 갖는 고유전 물질(ex, 산화하프늄 및/또는 산화알루미늄 등과 같은 금속산화물 등)을 포함할 수 있다. 이에 더하여, 상기 터널 유전막은 상기 고유전 물질 보다 큰 에너지 밴드 갭을 갖는 장벽 유전 물질(ex, 산화물 등)을 더 포함할 수도 있다.
상기 교대로 그리고 반복적으로 적층된 상기 몰드 절연 패턴들(105) 및 상기 게이트 패턴들(165)은 게이트 적층 구조체(110g)를 구성할 수 있다. 상기 몰드 희생 패턴들(107m)의 몰드-패드들(108m)에 기인하여, 상기 게이트 적층 구조체(110g)의 게이트 패턴들(165)은 계단식 구조의 도전 패드들(108g)을 각각 포함할 수 있다.
상기 게이트 적층 구조체(110g) 내의 최상위 게이트 패턴은 스트링 선택 게이트에 해당할 수 있으며, 최하위 게이트 패턴은 접지 선택 게이트에 해당할 수 있다. 또한, 상기 게이트 적층 구조체(110g) 내 게이트 패턴들(165)은 셀 게이트들을 포함할 수 있다. 상기 셀 게이트들은 상기 접지 선택 게이트 및 스트링 선택 게이트 사이에 배치될 수 있다. 상기 게이트 패턴들(165)은 도전 물질로 형성된다. 예컨대, 상기 게이트 패턴들(165)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 구리 등), 도전성 금속 질화물(ex,질화 티타늄, 질화 탄탈늄, 질화 텅스텐 등) 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 상기 게이트 패턴들(165)을 형성한 후에, 상기 제2 트렌치(145)를 채우는 제2 소자분리 패턴(172)을 형성할 수 있다. 상기 제2 소자분리 패턴(172)은 산화물을 포함할 수 있다.
이어서, 상기 기판(100) 전면 상에 층간 유전막(175)을 형성할 수 있다. 상기 층간 유전막(175)을 관통하여 상기 수직형 활성 패턴들(140)에 각각 연결되는 제1 콘택 플러그들(180B)을 형성할 수 있다. 상기 층간 유전막(175) 및 상기 몰드 캐핑 유전 패턴(115b)을 관통하여, 상기 도전 패드들(108g)에 각각 연결된 제2 콘택 플러그들(180P)을 형성할 수 있다. 일 실시예에 따르면, 상기 제1 콘택 플러그들(180B) 및 제2 콘택 플러그들(180P)은 동시에 형성될 수 있다. 이와는 다르게, 상기 제1 콘택 플러그들(180B) 및 제2 콘택 플러그들(180P)은 순서에 관계없이 순차적으로 형성될 수 있다.
상기 층간 유전막(175) 상에 비트 라인들(190B)을 형성할 수 있다. 상기 비트 라인(190B)은 상기 제1 콘택 플러그(180B)와 접속될 수 있다. 도 8a에 개시된 바와 같이, 상기 비트 라인들(190B)은 상기 제2 방향으로 나란히 연장될 수 있다. 상기 각 비트 라인(190B)은 상기 제2 방향으로 배열되어 하나의 행을 이루는 수직형 활성 패턴들(140)과 전기적으로 형성될 수 있다. 상기 각 열-그룹(CLM) 내 수직형 활성 패턴들(140))은 서로 다른 비트 라인들(190B)에 각각 연결될 수 있다.
상기 층간 유전막(175) 상에 국소 배선들(190L)이 형성될 수 있다. 상기 국소 배선(190L)은 상기 제2 콘택 플러그(180P)와 접속될 수 있다. 도 8a에 개시된 바와 같이, 상기 국소 배선들(190L)은 상기 비트 라인들(190B)과 평행하게 연장될 수 있다. 상기 각 국소 배선(190L)은, 복수의 상기 게이트 적층 구조체들(110g) 내에 각각 포함되고 동일한 레벨에 위치한 도전 패드들(108g)과 전기적으로 접속될 수 있다. 이때, 스트링 선택 게이트로 사용되는 게이트 패턴들의 패드들은 상기 국소 배선(190L)과 연결되지 않는다. 스트링 선택 게이트로 사용되는 게이트 패턴들은 서로 독립적으로 제어되는 것이 바람직하다. 일 실시예에 따르면, 상기 스트링 선택 게이트로 사용되는 게이트 패턴에 연결된 제2 콘택 플러그(180P) 상에는 랜딩 패드(190K)가 형성될 수 있다.
일 실시예에 따르면, 상기 비트 라인들(190B), 국소 배선들(190L) 및 랜딩 패드들(190K)은 동시에 형성될 수 있다. 이와는 다르게, 상기 비트 라인들(190B)은 상기 국소 배선들(190)의 형성 후 또는 상기 국소 배선들(190)의 형성 전에 형성될 수 있다. 일 실시예에 따르면, 상기 비트 라인들(190B) 및 국소 배선들(190L)은 서로 동일한 레벨에 형성될 수 있다. 이와는 다르게, 상기 비트 라인들(190B)은 상기 국소 배선들(190L)과 다른 레벨에 형성될 수도 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 패드들(108)을 갖는 평판 적층 구조체(110)를 복수의 서브-평판 적층 구조체들(110s)로 분리한 후에, 상기 수직형 활성 패턴들(140)을 형성할 수 있다. 이로써, 상기 수직형 활성 패턴들(140)의 변형을 최소화하여, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
(제2 실시예)
본 실시예에서 상술된 제1 실시예와 동일한 구성 요소들은 동일한 참조부호를 사용한다. 또한, 설명의 중복을 피하기 위하여, 상술된 제1 실시예와 동일한 방법들의 설명은 생략한다.
도 9a 내지 도 13a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 9b 내지 도 13a는 각각 도 9a 내지 도 13a의 III-III'을 따라 취해진 단면도들이며, 도 9c 내지 도 도 13c는 각각 도 9a 내지 도 13a의 IV-IV'을 따라 취해진 단면도들이다.
도 9a, 도 9b 및 도 9c를 참조하면, 웰 영역(103)을 갖는 기판(100) 상에 평판 적층 구조체(110)를 형성할 수 있다. 상기 평판 적층 구조체(110)내 평판 절연 패턴들(105) 및 평판 희생 패턴들(107)은 자기 정렬된 측벽들을 갖는다.
상기 평판 적층 구조체(110)를 관통하는 복수의 수직형 활성 패턴들(140)을 형성할 수 있다. 이때, 상기 수직형 활성 패턴들(140)을 갖는 상기 평판 적층 구조체(110)는 계단식 구조의 패드들을 갖지 않는다. 예컨대, 상기 수직형 활성 패턴들(140)을 갖는 상기 평판 적층 구조체(110) 내에서, 최하위 평판 희생 패턴의 평면적은 최상위의 평판 희생 패턴의 평면적과 실질적으로 동일할 수 있다.
도 9a에 개시된 바와 같이, 상기 평판 적층 구조체(110)를 관통하는 상기 수직형 활성 패턴들은 복수의 열-그룹(CLM)로 구분될 수 있다. 상기 수직형 활성 패턴들(140)은 상기 웰 영역(103)과 접촉될 수 있다.
도 10a, 10b 및 10c를 참조하면, 상기 수직형 활성 패턴들(140)을 갖는 평판 적층 구조체(110)를 복수의 서브-평판 적층 구조체들(110s)로 분리시키는 제1 트렌치(120)를 형성할 수 있다. 예컨대, 상기 평판 적층 구조체(110)를 갖는 기판(100) 상에 제1 개구부를 갖는 제1 마스크 패턴(118)을 형성할 수 있다. 상기 제1 마스크 패턴(118)은 상기 수직형 활성 패턴들(140)을 덮을 수 있다. 상기 제1 마스크 패턴(118)을 식각 마스크로 사용하여 상기 평판 적층 구조체(110)의 평판 절연 패턴들(105) 및 평판 희생 패턴들(107)을 연속적으로 식각하여 상기 제1 트렌치(120)를 형성할 수 있다. 도 10a에 개시된 바와 같이, 상기 각 서브-평판 적층 구조체들(110s)은 복수의 열-그룹들(CLM)을 포함할 수 있다. 상기 각 서브-평판 적층 구조체들(110s)은 교대로 그리고 반복적으로 적층된 서브-평판 절연 패턴들(105s) 및 서브-평판 희생 패턴들(107s)을 포함할 수 있다.
상기 제1 트렌치(120) 아래의 웰 영역(103) 내에 제1 도핑된-영역(125)을 형성할 수 있다. 제1 실시예에서 설명한 것과 같이, 상기 제1 도핑된-영역(125)은 상기 웰 영역(103)과 동일한 타입의 도펀트로 도핑되거나, 상기 웰 영역(103)과 다른 타입의 도펀트로 도핑될 수 있다. 이와는 또 달리, 상기 제1 도핑된-영역(125)은 생략될 수도 있다. 상기 제1 트렌치(120)를 형성한 후에, 상기 제1 마스크 패턴(118)을 제거할 수 있다. 상기 제1 마스크 패턴(118)은 상기 제1 도핑된-영역(125)을 형성하기 전 또는 형성한 후에 제거될 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 상기 각 서브-평판 적층 구조체(110s)의 가장자리를 패터닝하여, 계단식 구조의 패드들(108s')을 형성할 수 있다. 상기 계단식 구조의 패드들(108s')은 각각 상기 서브-평판 구조체(110s)의 서브-평판 희생 패턴들(107s)의 가장자리들에 해당할 수 있다. 상기 계단식 구조의 패드들(108s')은 제1 실시예에서 설명한 소모적 마스크 패턴 및 복수의 식각 공정들을 포함하는 패터닝 공정을 상기 서브-평판 적층 구조체(110s)에 수행하여 형성될 수 있다.
본 실시예에 따르면, 상기 수직형 활성 패턴들(140)을 갖는 상기 평판 적층 구조체(110s)를 복수의 서브-평판 적층 구조체들(110s)로 분리시킨 후에, 상기 서브-평판 적층 구조체(110s)의 가장자리에 상기 계단식 구조의 패드들(108s')을 형성한다. 즉, 상기 수직형 활성 패턴들(140)을 갖는 평판 적층 구조체(110s)를 복수의 서브-평판 적층 구조체들(110s)로 분리시킴으로써, 상기 각 서브-평판 적층 구조체들(110s) 내 서브-평판 희생 패턴들(107s)의 스트레스들이 완화된다. 이 후에, 완화된 스트레스들을 갖는 상기 각 서브-평판 적층 구조체(110s)에 상기 계단식 구조의 패드들(108s')을 형성한다. 이로써, 상기 패드들(108s')을 갖는 상기 서브-평판 적층 구조체(110s)가 상기 수직형 활성 패턴들(140)에 제공하는 스트레스를 최소화할 수 있다. 결과적으로, 상기 수직형 활성 패턴들(140)의 변형을 최소화하여 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
계속해서, 도 11a, 도 11b 및 도 11c를 참조하면, 상기 계단식 구조의 패드들(108s')을 갖는 기판(100) 상에 캐핑 유전막(115')을 형성할 수 있다. 상기 캐핑 유전막(115')은 상기 계단식 구조의 패드들(108s')을 덮는다. 이에 더하여, 상기 캐핑 유전막(115')은 상기 제1 트렌치(120)를 채울 수 있다. 상기 캐핑 유전막(115')을 상부면을 평탄화시킬 수 있다. 상기 캐핑 유전막(115')의 상부면은 상기 서브-평판 적층 구조체(110s)의 최상부면 보다 높을 수 있다. 이에 따라, 상기 캐핑 유전막(115')은 상기 서브-평판 적층 구조체(110s)의 최상부면을 덮을 수도 있다. 이 경우에, 상기 캐핑 유전막(115')은 상기 수직형 활성 패턴들(140)의 상부면들도 덮을 수 있다. 상기 캐핑 유전막(115')은 상술된 제1 실시예의 캐핑 유전막(115)과 동일한 물질로 형성될 수 있다.
도 12a, 도 12b 및 도 12c를 참조하면, 상기 각 서브-평판 적층 구조체(110s)를 복수의 몰드-적층 구조체들(110m)로 분리시키는 적어도 하나의 제2 트렌치(145)를 형성할 수 있다. 예컨대, 상기 캐핑 유전막(115') 상에 제2 개구부를 갖는 제2 마스크 패턴(143)을 형성할 수 있다. 상기 제2 개구부는 상기 제2 트렌치(145)를 정의한다. 상기 제2 마스크 패턴(143)은 상기 수직형 활성 패턴들(140)을 덮는다. 이에 더하여, 상기 제2 마스크 패턴(143)은 상기 제1 트렌치(120)를 채우는 상기 캐핑 유전막(115')을 덮을 수 있다. 상기 제2 마스크 패턴(143)을 식각 마스크로 사용하여 상기 캐핑 유전막(115') 및 서브-적층 구조체(110s)를 연속적으로 패터닝하여 상기 제2 트렌치(145)를 형성할 수 있다. 또한, 캐핑 유전 패턴(115a')이 형성될 수 있다.
상기 몰드-적층 구조체(110m)는 교대로 그리고 반복적으로 적층된 몰드 절연 패턴들(105m) 및 몰드 희생 패턴들(107m)을 포함할 수 있다. 또한, 상기 몰드-적층 구조체(110m)는 계단식 구조의 몰드-패드들(108m)을 포함할 수 있다. 상기 몰드-패드들(108m)은 각각 상기 몰드-적층 구조체들(110m)내 상기 몰드 희생 패턴들(107m)의 가장자리들에 해당할 수 있다. 상기 캐핑 유전 패턴(115a')은 상기 몰드-패드들(108m)을 덮는다. 또한, 상기 캐핑 유전 패턴(115a')은 상기 제1 트렌치(120)를 채울 수 있다. 상기 제2 트렌치(145) 아래의 웰 영역(103) 내에 제2 도핑된-영역(150)을 형성할 수 있다. 상기 제2 마스크 패턴(143)을 제거한다. 상기 제2 마스크 패턴(143)은 상기 제2 도핑된-영역(150)의 형성 전 또는 형성 후에 제거될 수 있다.
도 13a, 도 13b 및 도 13c를 참조하면, 상기 몰드 희생 패턴들(107m)을 제거하여 갭 영역들을 형성하고, 상기 갭 영역들 내에 각각 배치된 게이트 패턴들(165)을 형성할 수 있다. 상기 각 게이트 패턴(165) 및 상기 수직형 활성 패턴(140)의 측벽 사이에 다층 유전막(160)을 형성할 수 있다. 일 실시예에 따르면, 상기 갭 영역을 형성한 후에, 상기 갭 영역 내에 상기 다층 유전막(160) 및 상기 게이트 패턴(165)을 차례로 형성할 수 있다. 게이트 적층 구조체(110g)는 교대로 그리고 반복적으로 적층된 몰드 절연 패턴들(105m) 및 게이트 패턴들(165)을 포함할 수 있다. 제1 실시예에서 설명한 것과 같이, 상기 몰드 희생 패턴들(107m)의 패드들(108m)로 인하여, 상기 게이트 적층 구조체(110g) 내 게이트 패턴들(165)은 계단식 구조의 도전 패드들(108g)을 갖는다.
이어서, 상기 제2 트렌치(150)를 채우는 소자분리 패턴(172)을 형성할 수 있다. 이어서, 상기 기판(100) 전면 상에 층간 유전막(175)을 형성할 수 있다. 상기 수직형 활성 패턴들(140)에 각각 접속되는 제1 콘택 플러그들(180B)을 형성할 수 있다. 일 실시예에 따르면, 상기 제1 콘택 플러그(180B)는 상기 층간 유전막(175) 및 캐핑 유전 패턴(115a')을 연속적으로 관통하여 상기 수직형 활성 패턴(140)에 접속될 수 있다. 상기 계단식 구조의 도전 패드들(108g)에 각각 접속되는 제2 콘택 플러그들(180P)을 형성할 수 있다. 상기 제2 콘택 플러그(180P)는 상기 층간 유전막(175) 및 캐핑 유전 패턴(115a')을 관통하여 상기 도전 패드(108g)에 접속될 수 있다. 상기 층간 유전막(175) 상에 제1 실시예에서 설명한 비트 라인들(190B), 국소 배선들(190L) 및 랜딩 패드들(190K)을 형성할 수 있다.
상술된 실시예들에 의해 형성된 3차원 반도체 기억 소자는 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 상술된 실시예들에 의해 제조된 3차원 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
상술된 실시예들에 의해 제조된 3차원 반도체 기억 소자가 실장된 패키지는 상기 3차원 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에, 교대로 그리고 반복적으로 적층된 평판 절연 패턴들 및 평판 희생 패턴들을 포함하는 평판 적층 구조체를 형성하는 것;
    상기 평판 희생 패턴들의 가장자리들을 계단식 구조의 패드들로 형성시키는 것;
    상기 패드들을 갖는 상기 평판 적층 구조체를 복수의 서브-평판 적층 구조체들로 분리시키는 적어도 하나의 제1 트렌치를 형성하는 것;
    상기 각 서브-평판 적층 구조체를 관통하는 복수의 수직형 활성 패턴들을 형성하는 것;
    상기 각 서브-평판 적층 구조체를 복수의 몰드-적층 구조체들로 분리시키는 적어도 하나의 제2 트렌치를 형성하는 것을 포함하는 3차원 반도체 기억 소자의 제조 방법.
  2. 청구항 1에서,
    상기 제1 트렌치를 형성하기 전에, 적어도 상기 패드들을 덮는 캐핑 유전막을 형성하는 것을 더 포함하되,
    상기 제1 트렌치는 상기 패드들을 갖는 평판 적층 구조체 및 상기 캐핑 유전막을 패터닝하여 형성되고,
    상기 서브-평판 적층 구조체는 상기 계단식 구조의 패드들로부터 분리된 계단식 구조의 서브-패드들을 포함하고,
    상기 제2 트렌치는 상기 서브-평판 적층 구조체 및 상기 캐핑 유전막의 상기 서브-패드들을 덮는 부분을 패터닝하여 형성되는 3차원 반도체 기억 소자의 제조 방법.
  3. 청구항 2에서,
    상기 몰드-적층 구조체는 교대로 그리고 반복적으로 적층된 몰드 절연 패턴들 및 몰드 희생 패턴들을 포함하되,
    상기 몰드 희생 패턴들을 제거하여 갭 영역들을 형성하는 것;
    상기 갭 영역들 내에 게이트 패턴들을 각각 형성하는 것; 및
    상기 각 게이트 패턴 및 상기 수직형 활성 패턴의 측벽 사이에 다층 유전막을 형성하는 것을 더 포함하는 3차원 반도체 기억 소자의 제조 방법.
  4. 청구항 3에서,
    상기 수직형 활성 패턴들을 형성하기 전에, 상기 제1 트렌치를 채우는 제1 소자분리 패턴을 형성하는 것; 및
    상기 게이트 패턴들을 형성한 후에, 상기 제2 트렌치를 채우는 제2 소자분리 패턴을 형성하는 것을 더 포함하는 3차원 반도체 기억 소자의 제조 방법.
  5. 청구항 1에서,
    상기 제1 트렌치 및 제2 트렌치는 제1 방향으로 나란히 연장되고,
    상기 제1 트렌치는 상기 제1 방향에 수직한 제2 방향으로 제1 폭을 갖고,
    상기 제2 트렌치는 상기 제2 방향으로 제2 폭을 갖되,
    상기 제1 트렌치의 상기 제1 폭은 상기 제2 트렌치의 상기 제2 폭과 다른 3차원 반도체 기억 소자의 제조 방법.
  6. 청구항 1에서,
    상기 각 서브-평판 적층 구조체를 관통하는 수직형 활성 패턴들은 평면적 관점(in plan view)에서 복수의 열-그룹들(column groups)로 구분되고,
    상기 제2 트렌치는 인접한 한쌍의 상기 열-그룹들 사이에 형성되고,
    상기 각 열-그룹 내 수직형 활성 패턴들은 상기 각 몰드-적층 구조체를 관통하는 3차원 반도체 기억 소자의 제조 방법.
  7. 기판 상에, 교대로 그리고 반복적으로 적층된 평판 절연 패턴들 및 평판 희생 패턴들을 포함하는 평판 적층 구조체를 형성하는 것;
    상기 평판 적층 구조체를 관통하는 복수의 수직형 활성 패턴들을 형성하는 것;
    상기 수직형 활성 패턴들을 갖는 상기 평판 적층 구조체를 복수의 서브-평판 적층 구조체들로 분리시키는 적어도 하나는 제1 트렌치를 형성하되, 상기 각 서브-평판 적층 구조체는 교대로 그리고 반복적으로 적층된 서브-평판 절연 패턴들 및 서브-평판 희생 패턴들을 포함하는 것;
    상기 서브-평판 희생 패턴들의 가장자리들을 계단식 구조의 패드들로 형성시키는 것;
    상기 패드들을 가는 서브-적층 구조체를 복수의 몰드-적층 구조체들로 분리시키는 적어도 하나의 제2 트렌치를 형성하는 것을 포함하는 3차원 반도체 기억 소자의 제조 방법.
  8. 청구항 7에서,
    상기 제2 트렌치를 형성하기 전에, 상기 서브-평판 적층 구조체의 패드들을 덮는 캐핑 유전막을 더 포함하되,
    상기 캐핑 유전막은 상기 제1 트렌치를 채우고,
    상기 제2 트렌치는 상기 서브-평판 적층 구조체 및 상기 캐핑 유전막을 패터닝하여 형성되는 3차원 반도체 기억 소자의 형성 방법.
  9. 청구항 8에서,
    상기 몰드-적층 구조체는 교대로 그리고 반복적으로 적층된 몰드 절연 패턴들 및 몰드 희생 패턴들을 포함하되,
    상기 몰드 희생 패턴들을 제거하여 갭 영역들을 형성하는 것;
    상기 갭 영역들 내에 게이트 패턴들을 각각 형성하는 것;
    상기 각 게이트 패턴 및 상기 수직형 활성 패턴의 측벽 사이에 다층 유전막을 형성하는 것을 더 포함하는 3차원 반도체 기억 소자의 제조 방법.
  10. 청구항 7에서,
    상기 제1 트렌치 및 제2 트렌치는 제1 방향으로 나란히 연장되고,
    상기 제1 트렌치는 상기 제1 방향에 수직한 제2 방향으로 제1 폭을 갖고,
    상기 제2 트렌치는 상기 제2 방향으로 제2 폭을 갖되,
    상기 제1 트렌치의 상기 제1 폭은 상기 제2 트렌치의 상기 제2 폭과 다른 3차원 반도체 기억 소자의 제조 방법.
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