KR20210109031A - 수직형 메모리 디바이스 - Google Patents

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KR20210109031A
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

반도체 디바이스는 기판 상에 적층된 제1 적층 스택을 포함한다. 제1 적층 스택은 소스 희생층을 교체함으로써 형성되는 소스 연결층을 포함한다. 반도체 디바이스는 제1 적층 스택 내에서 연장되는 채널 구조물을 포함한다. 채널 구조물은 제1 적층 스택에서 소스 연결층과 접촉하는 채널층을 포함한다. 또한, 반도체 디바이스는 제1 적층 스택에 형성된 실드 구조물을 포함한다. 실드 구조물은 소스 연결층이 없는 적층 스택을 둘러싼다.

Description

수직형 메모리 디바이스
본 발명은 수직형 메모리 디바이스에 관한 것이다.
반도체 제조자들은 메모리 셀을 더 작게 하지 않으면서도 더 높은 데이터 저장 밀도를 달성하기 위해, 3차원(3D) NAND 플래시 메모리 기술 등과 같은, 수직구조 디바이스 기술을 개발했다. 일부 예들에서, 3D NAND 메모리 디바이스는 코어 영역 및 계단(staircase) 영역을 포함한다. 코어 영역은 교호하는 게이트층과 절연층의 스택을 포함한다. 교호하는 게이트층과 절연층의 스택은 수직구조로 적층된 메모리 셀을 형성하는 데 사용된다. 계단 영역은 각각의 게이트층에 대한 접점(contact) 형성을 용이하게 하기 위해 계단 형태의 각 게이트층을 포함한다. 접점은 적층된 메모리 셀을 제어하기 위해 구동 회로를 각각의 게이트층에 연결하는 데 사용된다.
본 개시의 측면은 반도체 디바이스를 제공한다. 이 반도체 디바이스는 기판 상에 적층된 층들의 제1 적층 스택을 포함한다. 제1 적층 스택은 소스 연결층을 포함한다. 소스 연결층은 소스 희생층을 교체함으로써 형성된다. 반도체 디바이스는 제1 적층 스택에서 연장되는 채널 구조물을 포함한다. 이 채널 구조물은 제1 적층 스택의 소스 연결층과 접촉하는, 반도체층과 같은, 채널층을 포함한다. 또한, 반도체 디바이스는 제1 적층 스택에 형성된 실드 구조물을 포함한다. 실드 구조물은 소스 연결층이 없는 적층 스택을 둘러싼다.
일부 실시예에서, 실드 구조물은 계단 영역에 형성된다. 실드 구조물에 의해 둘러싸인(포위된) 영역은 하나 이상의 더미 채널 구조물을 포함할 수 있다. 일부 예들에서, 실드 구조물은 2개의 이웃하는 게이트 라인 컷 구조물들(gate line cut structures) 사이에 배치된다. 일부 실시예에서, 실드 구조물은 비포위부(non-enclosed portion)를 포함한다. 일 실시예에서, 이 비포위부는 채널 구조물을 갖는 코어 영역에 배치된다.
일 실시예에서, 실드 구조물은 소스 희생층에 대한 에칭 레이트 선택도가 임계값보다 큰 재료로 형성된다. 다른 실시예에서, 실드 구조물의 폭은 임계 폭보다 더 크다.
일부 예에서, 제1 적층 스택은 선택 트랜지스터(select transistors)를 위한 하나 이상의 게이트층을 포함한다.
본 개시의 측면은 반도체 디바이스를 제조하기 위한 방법을 제공한다. 본 방법은 기판의 주 표면에 수직인 제1 방향을 따라 기판 상에 하나 이상의 소스 희생층을 포함하는 제1 층들을 적층하는 단계를 포함한다. 그 다음, 본 방법은 소스 희생층의 일부를 둘러싸는 실드 구조물을 형성하는 단계를 포함한다. 또한, 본 방법은 제1 층들 내로 제1 방향으로 연장되는 채널 구조물을 형성하는 단계를 포함한다. 채널 구조물은 하나 이상의 절연층으로 둘러싸인 채널층을 포함한다. 그 다음, 본 방법은 제1 층들 내에서 아래로 희생층까지 게이트 라인 컷 트렌치(gate line cut trench)를 형성하고, 게이트 라인 컷 트렌치를 통해 소스 희생층을 적어도 하나의 소스 연결층으로 교체하는 단계를 포함한다. 실드 구조물에 의해 둘러싸인 소스 희생층의 일부는 기판에 남아 있다.
본 개시의 측면들은 첨부 도면과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 기능이 축척에 맞게 그려지지 않는다는 점에 유의해야 한다. 사실상, 다양한 특징들의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a 및 도 1b는 일부 실시예에 따른 반도체 디바이스의 수평 단면도 및 수직 단면도를 도시한다.
도 1c는 본 개시의 일부 실시예에 따른 실드 구조물의 단면도의 확대도를 도시한다.
도 1d는 일부 실시예에 따른 다른 반도체 디바이스의 단면도를 도시한다.
도 2a 내지 도 2c는 일부 실시예에 따른 실드 구조물의 레이아웃 설계예를 도시한다.
도 3은 본 개시의 일부 실시예에 따른 프로세스 예를 간략히 나타낸 흐름도를 도시한다.
도 4a 내지 도 4h는 본 개시의 일부 실시예에 따른 제조 프로세스 동안 반도체 디바이스의 수직 단면도를 도시한다.
도 5는 본 개시의 일부 실시예에 따른 프로세스 예를 간략히 나타낸 흐름도를 도시한다.
다음 개시는 제공되는 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 구성 요소 및 배열의 특정 예들는 본 개시를 단순화하기 위해 아래에 설명된다. 물론 이는 예시에 불과하며 제한하려는 의도가 아니다. 예를 들어, 다음 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부를 형성하는 것은 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 추가적인 특징부가 그 사이에 형성되어 제1 특징부 및 제2 특징부가 직접 접촉하지 않도록 한 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호 및/또는 기호를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것이며 그 자체로서 이하에서 설명된 다양한 실시예 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래", "하", "아래쪽", "위", "상", "위쪽" 등과 같은 공간적으로 상대적인 용어는 도면에서 도시된 바와 같이 하나의 요소 또는 특징부의 다른 요소 또는 특징부에 대한 관계를 설명하기 용이하게 하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가하여 사용 또는 작동 중인 디바이스의 다른 방향을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전되거나 다른 "?향으?*), 여기에 사용된 공간적으로 관련된 설명자는 그에 따라 유사하게 해석될 수 있다.
수직형 메모리 디바이스를 제조하기 위해 측벽 선택성 에피택셜 성장(selective epitaxial growth, SEG) 등과 같은 다양한 제조 기술이 개발되고 있다. 측벽 SEG 기술은 SWS 기술이라고도 한다. SWS 기술은 수직형 메모리 셀 스트링을 형성하기 위한 적층 스택 아래의 소스 희생층을 수직형 메모리 셀 스트링을 위한 소스 연결을 형성하는 데 사용할 수 있는 에피택셜층으로 교체하기 위해 반도체 디바이스 제조 중에 사용된다. 교체 프로세스 동안, 소스 희생층이 제거된 후 그리고 에피택셜층이 완전히 형성되기 전에, 적층 스택은 붕괴의 위험이 있을 수 있다.
본 개시는 붕괴의 위험을 감소시키는 기술을 제공한다. 구체적으로, 실드 구조물이 소스 희생층의 일부가 제거되는 것으로부터 보호하기 위해 소스 희생층의 일부를 둘러싸도록(포위하도록) 형성될 수 있으며, 따라서 소스 희생층의 일부는 그 자리에 남아서 수직형 메모리 디바이스를 형성하기 위한 적층 스택을 지지한다.
일부 실시예에서, 실드 구조물은 초기 층들의 제1 적층 스택이 반도체 디바이스의 기판 상에 적층된 후에 형성된다. 초기 층들의 제1 적층 스택은 소스 희생층들을 포함한다. 실드 구조물은 그 희생층들의 일부를 둘러싸기 위해 초기 층들의 제1 적층 스택에 형성된다. 그런 다음, 초기 층들의 제2 적층 스택이 초기 층들의 제1 적층 스택 위에 적층된다. 초기 층들의 제2 적층 스택은 게이트 희생층을 포함한다.
초기 층들의 제2 적층 스택 및 초기 층들의 제1 적층 스택을 통해 연장되는 수직 채널 구조물의 형성 후에, 초기 제1 적층 스택에서 소스 희생층까지 트렌치가 형성된다. 이 트렌치는 일부 예들에서 게이트 라인(GL) 컷 트렌치 또는 게이트 라인 슬릿으로 지칭된다. GL 컷 트렌치를 통해 소스 희생층들을 제거하여 소스 연결 개구를 형성하고 수직 채널 구조물의 바닥 부분의 측벽을 노출시킬 수 있다. 수직 채널 구조물의 바닥 부분의 노출된 측벽은 수직형 메모리 셀의 스트링의 소스에 대응한다. 그런 다음, 소스 연결 개구를 소스 연결층들로 채우고 수직형 메모리 셀의 채널과 소스 연결을 형성하기 위해 SEG가 수행될 수 있다. 소스 희생층이 소스 연결층으로 교체될 때, 초기 층들의 제1 적층 스택은 반도체 디바이스를 위한 제1 적층 스택이 된다.
GL 컷 트렌치를 통해 게이트 희생층을 게이트층으로 교체할 수 있다는 점에 유의해야 한다. 게이트 희생층이 게이트층으로 교체될 때, 초기 층들의 제2 적층 스택은 반도체 디바이스를 위한 제2 적층 스택이 된다.
소스 희생층이 제거될 때, 메모리 셀의 채널 구조물은 붕괴로부터 코어 영역을 지지할 수 있다. 일반적으로, 더미 채널 구조물은 코어 영역에 채널 구조물을 형성함과 동시에 계단 영역에 형성될 수 있다. 그러나, 계단 영역의 더미 채널 구조물은 코어 영역의 채널 구조물에 비해 밀도가 훨씬 낮아 소스 희생층이 제거될 때 계단 영역이 취약하여 붕괴될 위험이 있다.
본 개시의 일부 측면에 따르면, 계단 영역에 실드 구조물이 형성될 수 있다. 실드 구조물은 소스 희생층의 제거 동안 계단 영역의 소스 희생층의 일부가 완전히 제거되지 않도록 보호할 수 있다. 소스 희생층의 남아 있는 부분은 계단 영역을 안정적으로 유지하고 붕괴 위험을 줄일 수 있다.
도 1a는 본 개시의 일부 실시예에 따른 반도체 디바이스(100)의 수평 단면도를 도시하고, 도 1b는 수직구조 단면도를 도시한다. 반도체 디바이스(100)는 기판(101)(예를 들어, 웨이퍼 기판)과, 그 위에 형성된 회로를 포함한다. 기판(101)의 주 표면(예를 들어, 웨이퍼의 표면)은 예를 들어 X 방향 및 Y 방향으로 연장된다. 수평 단면(예를 들어, X-Y 평면)은 기판(101)의 주 표면과 평행하고, 수직 단면(예를 들어, X-Z 평면, Y-Z 평면)은 기판(101)의 주 표면에 수직이다. 도 1a는 도 1b의 수직구조 단면도를 생성하기 위한 선 B-B'를 보여주고, 도 1b는 도 1a에서 수평 단면도를 생성하기 위한 A-A'선을 보여준다.
단순화를 위해, 일부 구성 요소는 단면도에서 생략되었다.
반도체 디바이스(100)는 임의의 적절한 디바이스, 예를 들어 메모리 회로, 메모리 회로가 위에 형성된 반도체 칩(또는 다이), 복수의 반도체 다이가 형성된 반도체 웨이퍼, 반도체 칩의 스택, 하나 이상의 반도체 칩이 그 위에 조립되어 있는 반도체 패키지 등을 포함한다. 기판(101)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판, 및/또는 SOI(silicon-on-insulator) 기판과 같은 임의의 적절한 기판일 수 있다. 기판(101)은 반도체 재료, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. IV족 반도체는 Si, Ge 또는 SiGe를 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층일 수 있다.
다양한 실시예에서, 반도체 디바이스(100)는 기판(101) 상에 형성된 3차원(3D) NAND 메모리 회로를 포함한다. 반도체 디바이스(100)는, 기판(101) 또는 다른 적절한 기판 상에 형성되고 3D NAND 메모리 회로와 적절하게 결합되는 논리 회로, 전력 회로 등과 같은 다른 적절한 회로(도시되지 않음)를 포함할 수 있다. 일반적으로, 3D NAND 메모리 회로는 메모리 어레이 및 주변 회로(예를 들어, 어드레스 디코더, 구동 회로, 센스 증폭기 등)를 포함한다. 메모리 어레이는 수직형 메모리 셀 스트링들의 어레이로서 코어 영역(102)에 형성된다. 주변 회로는 주변 영역(미도시)에 형성된다. 코어 영역(102) 및 주변 영역 외에, 반도체 디바이스(100)는 수직형 메모리 셀 스트링에서 메모리 셀의 게이트에 대한 접촉을 용이하게 하기 위해 계단 영역(103)을 포함한다. 수직형 메모리 셀 스트링에 있는 메모리 셀의 게이트는 NAND 메모리 아키텍처를 위한 워드 라인과 연결된다.
본 개시의 일부 측면들에 따르면, 소스 희생층들(141)의 부분들을 둘러싸기 위해 제1 적층 스택(142)에 실드 구조물들(130)이 형성되고, 제1 적층 스택(142) 상에 적층되는 제2 적층 스택(150)에 수직형 메모리 셀 스트링들이 형성된다. 제2 적층 스택(150)은 교호로 적층된 게이트층(105) 및 절연층(104)을 포함한다. 게이트층(105) 및 절연층(104)은 수직으로 적층된 트랜지스터를 형성하도록 구성된다. 일부 예들에서, 트랜지스터들의 스택은 메모리 셀들과 선택 트랜지스터들(예컨대, 하부(bottom) 선택 트랜지스터, 상부(top) 선택 트랜지스터 등)을 포함한다. 일부 예에서, 트랜지스터들의 스택은 하나 이상의 더미 하부 선택 트랜지스터를 포함할 수 있다. 게이트층들(105)은 이들 트랜지스터의 게이트에 해당한다. 게이트층들(105)은 고 유전상수(high-k) 게이트 절연체 층, 금속 게이트(metal gate, MG) 전극 등과 같은 게이트 스택 재료로 이루어진다. 절연층들(104)은 질화규소, 이산화규소 등과 같은 절연 재료(들)로 이루어진다.
본 개시의 일부 측면들에 따르면, 채널 구조물들(109)은 코어 영역(102)에 형성되고 더미 채널 구조물들(110)은 계단 영역(103)에 형성된다. 일부 실시예에서, 채널 구조물(109) 각각은 기판(101)의 주 표면의 방향에 수직인 Z 방향으로 연장하는 기둥 형상을 갖는다. 복수의 채널 구조물들(109)은 X 방향 및 Y 방향을 따라 서로 분리되어 배치될 수 있으며, X 방향 및 Y 방향을 따르는 매트릭스 어레이 형태, X 또는 Y 방향을 따르는 지그재그(zig-zag) 배열 형태, 벌집(예를 들어, 육각형) 배열 형태 등의 적절한 어레이 형태로 배치될 수 있다. 일부 실시예에서, 채널 구조물들(109) 각각은 X-Y 평면에서 원형 형상, 및 X-Z 평면 및 Y-Z 평면에서 기둥 형상을 갖는다.
더미 채널 구조물(110)은 채널 구조물(109)과 유사한 구조를 갖는다. 일부 실시예에서, 더미 채널 구조물(110)은 채널 구조물(109)과 동일한 구조 및 어레이를 갖는다.
일 실시예에서, 채널 구조물(109) 및 더미 채널 구조물(110) 각각은 X-Y 평면에서 볼 때 원형 형상의 재료에 의해 형성되고 Z 방향으로 연장된다. 예를 들어, 더미 채널 구조물(110) 및 채널 구조물(109) 각각은, X-Y 평면에서 원형 형상을 갖고 Z 방향으로 연장되는, 차단 절연층(blocking insulating layer)(111)(예를 들어, 실리콘 산화물), 전하 저장층(예를 들어, 실리콘 질화물)(112), 터널링 절연층(tunneling insulating layer)(113)(예를 들어, 실리콘 산화물), 반도체층(114), 및 절연층(115)과 같은 기능층들을 포함한다. 일례에서, 차단 절연층(111)(예컨대, 실리콘 산화물)은 더미 채널 구조물(110) 및 채널 구조물(109)을 위한 구멍의 측벽에 형성되고, 그런 다음 전하 저장층(112)(예컨대 실리콘 질화물), 터널링 절연층(113), 반도체층(114) 및 절연층(115)가 그 측벽으로부터 순차적으로 적층된다. 반도체층(114)은 폴리실리콘 또는 단결정 실리콘과 같은 임의의 적합한 반도체 재료일 수 있고, 반도체 재료는 도핑되지 않거나 p형 또는 n형 도펀트를 포함할 수 있다. 절연층(115)은 실리콘 산화물 및/또는 실리콘 질화물과 같은 절연 물질로 형성되거나, 에어 갭으로서 형성될 수 있다.
본 개시의 일부 측면에 따르면, 더미 채널 구조물(110)의 일부는 실드 구조물(130)에 둘러싸인 영역에 배치되고, 다른 더미 채널 구조물 및 채널 구조물(109)과는 상이한 단부 구조를 가진다.
도 1a 및 도 1b의 예에서, 실드 구조물(130)은 영역(140)을 둘러싸고, 더미 채널 구조물(110B 및 110C)은 실드 구조물(130)에 의해 둘러싸인 영역(140) 내에 있고, 더미 채널 구조물(110A 및 110D)은 소스 연결층(143)으로 소스 희생층(141)을 교체하는 동안 실드 구조물(130)에 의해 보호되는 영역(140) 바깥에 있다. 따라서, 영역(140) 내부의 소스 희생층(141)은 그대로 유지되고, 영역(140) 바깥의 소스 희생층(141)은 소스 연결층(143)으로 교체되었다. 소스 희생층(141)의 제거는 또한 영역(140)에 포위되지 않은 채널 구조물 및 더미 채널 구조물의 단부에서 반도체층(114)을 노출시킨다. 도 1b에 도시된 바와 같이, 더미 채널 구조물(110B)의 단부 구조(119B) 및 더미 채널 구조물(110C)의 단부 구조(119C)는, 더미 채널 구조물(110A)의 단부 구조(119A) 및 더미 채널 구조물(110D)의 단부 구조(119D)와 상이하다. 일부 예에서, 채널 구조물(110)은 단부 구조(119A, 119D)와 유사한 단부 구조를 갖는다는 점에 유의한다.
구체적으로, 단부 구조(119B)를 예로 사용하면, 더미 채널 구조물(110B)이 실드 구조물(130)에 의해 보호되는 영역(140) 내에 있기 때문에 단부 구조(119B)는 더미 채널 구조물(110B)의 다른 부분과 동일한 구조(예컨대 동일한 재료층들)를 가진다. 예를 들어, 단부 구조물(119B)은 전체 더미 채널 구조물(110B)의, Z 방향에 따라 연장된 차단 절연층(111), 전하 저장층(112), 터널링 절연층(113), 반도체층(114) 및 절연층(115)을 포함한다. 실드 구조물(130)의 보호가 없으면, 채널 구조물(109) 및 더미 채널 구조물(110A 및 110D)의 단부에서, 예를 들어 차단 절연층(111), 전하 저장층(112), 터널링 절연층(113) 등과 같은 채널 구조물 층의 일부는 도 1b에서 단부 구조(119A, 119D)에 의해 도시된 바와 같이, 소스 희생층(141)을 제거하는 동안 제거된다. 소스 연결층(143)이 소스 희생층의 제거로 인해 비워진 공간에 채워지면, 도 1b의 단부 구조(119A, 119D)에 의해 도시된 바와 같이, 채널 구조물(109)의 반도체층(114)과 소스 연결층(143)의 연결이 형성될 수 있다.
실드 구조물(130)은, 소스 희생층이 제거될 때 실드 구조물(130)이 완전히 에칭되지 않고 실드 구조물(130)에 의해 둘러싸인 소스 희생층(영역(140)으로 도시됨)의 일부를 보호할 수 있도록 적절하게(예를 들어, X-Y 평면에서 적절한 재료 및 적절한 폭으로) 구성된다. 일부 예에서, 실드 구조물(130)은 소스 희생층의 재료에 대해 상당한 에칭 레이트 선택도(예를 들어, 임계값보다 큰)를 갖는 재료로 적절하게 형성된다. 일 예에서, 소스 희생층은 실리콘 질화물로 된 2개 층 사이에 끼워진 후 다시 실리콘 산화물로 된 2개의 층 사이에 끼워진 폴리실리콘 층을 포함한다. 다른 예에서, 실드 구조물(130)의 폭(W)은 소스 희생층의 제거로 실드 구조물(130)이 완전히 에칭하여 제거되지 않도록 충분히 넓게(예를 들어, 임계 폭보다 더 크게) 설계된다.
일 실시예에서, 실드 구조물(130)은 산화물 층(oxide layer)과 같은 단일 층으로 형성된다. 다른 실시예에서, 실드 구조물(130)은 다중 층에 의해 형성된다. 일 예에서, 실드 구조물(130)는 산화물 층 및 폴리실리콘 층으로 형성된다. 다른 예에서, 실드 구조물(130)은 알루미늄 산화물(Al2O3) 층 및 산화물(oxide) 층으로 형성된다. 다른 예에서, 실드 구조물체(130)는 실리콘 질화물 층 및 산화물 층으로 형성된다. 다른 예에서, 실드 구조물(130)은 교호로 적층되는 다수의 실리콘 질화물 층 및 산화물 층으로 형성된다.
실드 구조물(130)의 단면은 도 1b에서 직사각형 형상으로 도시되어 있지만, 실드 구조물(130)은 그 단면이 다른 형상들일 수 있다. 도 1c는 본 개시의 일부 실시예에 따른 제1 실드 구조물(130-A) 및 제2 실드 구조물(130-B)의 2개의 단면도의 확대도를 도시한다. 제1 실드 구조물(130-A) 및 제2 실드 구조물(130-B)의 단면은 사다리꼴 형상을 갖는다. 또한, 제1 실드 구조물(130-A) 및 제2 실드 구조물(130-B)은 다층으로 형성된다.
예를 들어, 제1 실드 구조물(130-A)은 측벽 라이너 층(sidewall liner layer)(131-A) 및 필러 층(filler layer)(132-A)으로 형성된다. 측벽 라이너 층(131-A)은 실드 구조물(130-A)을 위한 개구의 측벽을 덮지만, 개구의 바닥은 덮지 않는다. 제2 실드 구조물(130-B)은 라이너 층(131-B)과 필러 층(132-B)으로 이루어진다. 라이너 층(131-B)은 실드 구조물(130-B)을 위한 개구의 측벽 및 바닥을 덮는다.
본 개시의 일부 측면에 따르면, 실드 구조물(130)은 제2 스택(150) 아래에 있는 제1 스택(142)(예를 들어, 실드 구조물(130) 및 제1 스택(142)이 Z 방향으로 대략 동일한 높이 레벨을 가짐)에 형성된다. Z 방향에서, 제1 스택(142)은 초기에는 소스 연결층(143)으로 교체되는 소스 희생층을 포함한다. 일부 예에서, 제1 스택(142)은 더미 하부 선택 트랜지스터(들)를 위한 층들(게이트층 및 절연층)을 포함한다. 일부 예에서, 제1 스택(142)은 하부 선택 트랜지스터(들)를 위한 층(게이트층 및 절연층)을 포함한다. 일부 예에서, 제1 스택(142)은 메모리 셀을 위한 층(게이트층 및 절연층)을 포함한다. 제1 스택(142)이 게이트층을 포함하는 경우, 실드 구조물(130)은, 그 포위된 영역(140)에서, 희생 게이트층이 게이트층으로 교체되는 것을 막을 수 있다.
본 개시의 일부 측면에 따르면, 실드 구조물은, 소스 연결층, 더미 하부 선택 트랜지스터(들)을 위한 층들(게이트층 및 절연층), 하부 선택 트랜지스터(들)을 위한 층들(게이트층 및 절연층), 메모리 셀을 위한 층들(게이트층 및 절연층), 그리고 상부 선택 트랜지스터들을 위한 층(게이트층 및 절연층) 등에 의해 교체되는 소스 희생층을 포함하는 전체 스택에 형성될 수 있다. 따라서 이 전체 스택을 제1 스택이라고 할 수 있으며 일부 예에서는 제2 스택이 존재하지 않는다.
도 1d는 본 개시의 일부 실시예에 따른 반도체 디바이스(100-D)의 단면도를 도시한다. 반도체 디바이스(100-D)는 반도체 디바이스(100)에 있는 동일하거나 동등한 구조를 포함하고, 이러한 구조에 대한 설명은 위에서 제공되었으며 명료함을 위해 여기에서 생략된다. 도 1d의 예에서, 반도체 디바이스(100-D)는 소스 연결층으로 교체되는 소스 희생층, 더미 하부 선택 트랜지스터(들)을 위한 층들(dummy bottom select transistors)(게이트층 및 절연층), 하부 선택 트랜지스터(들)을 위한 층들(게이트층 및 절연층), 메모리 셀을 위한 층들(게이트층 및 절연층) 및 상부 선택 트랜지스터를 위한 층들(게이트층 및 절연층) 등을 포함하는 전체 스택으로 형성되는 실드 구조물(130-D)를 포함한다.
일부 실시예에서, X-Y 평면에서, 실드 구조물(130)은 마스크의 패턴에 따라 형성된다. 일반적으로, 실드 구조물(130)은 2개의 GL 컷 구조물(120) 사이 및 계단 영역(103)에 배치된다. 일부 실시예에서, 실드 구조물(130)은 GL 컷 구조물(120)로부터 이격되고, 실드 구조물(130)과 GL 컷 구조물(120) 사이의 부분은 신호 경로 또는 전류 경로를 위해 구성될 수 있는 층(예를 들어, 소스 연결층, 게이트층)을 포함한다.
일 실시예에서, 실드 구조물(130)은 소스 희생층의 제거 프로세스 동안 그 영역 내의 소스 희생층을 보호하기 위해 그 영역을 둘러싸는 포위된 패턴(enclosed pattern)을 가질 수 있다. 따라서, 실드 구조물(130), 및 실드 구조물(130)에 의해 보호되는 소스 희생층의 부분은 이웃 영역의 소스 희생층이 제거될 때 그 이웃 영역을 지지할 수 있고 붕괴의 위험을 감소시킬 수 있다. 다른 실시예에서, 실드 구조물(130)은 포위된 패턴을 갖지 않는다. 실드 구조물(130)은 적절하게 구성되고(상대적으로 큰 폭을 가지고), 소스 희생층의 제거 프로세스 동안 완전히 에칭되지는 않는다. 그러면, 실드 구조물(130)의 남은 부분은 이웃 영역의 소스 희생층이 제거될 때 이웃 영역을 지지할 수 있고 붕괴의 위험을 감소시킬 수 있다.
도 2a 내지 도 2c는 일부 실시예에 따른 실드 구조물(130)에 대한 패턴의 레이아웃 설계 예를 도시한다.
도 2a는 실드 구조물(130)과 같은 실드 구조물의 레이아웃 설계(200A)를 도시한다. 레이아웃 설계(200A)는 반도체 디바이스(100)와 같은 반도체 디바이스를 제조하는 데 사용될 수 있다. 레이아웃 설계(200A)는, 실드 구조물을 형성하기 위해 사용되는 제1 패턴(230A-1) 및 제2 패턴(230A-2)을 포함한다. 제1 패턴(230A-1) 및 제2 패턴(230A-2)은 유사하게 구성된다. 제1 패턴(230A-1)을 예로 사용하면, 제1 패턴(230A-1)은 이웃하는 GL 컷 구조물을 위한 패턴들(220) 사이에 배치되고, 영역(240A-1)을 둘러싸는 포위부(231A)를 가지며, 또 232A 및 233A에 의해 도시된 바와 같은 비포위부를 가진다. 도 2a의 예에서, 포위부(231A)는 계단 영역(203)에 배치되고, 비포위부(232A)는 코어 영역(202)에 배치되며, 비포위부(233A)는 계단 영역(203)에 배치된다.
도 2b는 실드 구조물(130)과 같은 실드 구조물의 레이아웃 설계(200B)를 도시한다. 레이아웃 설계(200B)는 반도체 디바이스(100)와 같은 반도체 디바이스를 제조하는 데 사용될 수 있다. 레이아웃 설계(200B)는 실드 구조물을 형성하는 데 사용되는 제1 패턴(230B-1) 및 제2 패턴(230B-2)을 포함한다. 제1 패턴(230B-1)과 제2 패턴(230B-2)은 상이하다. 제1 패턴(230B-1)은 이웃하는 GL 컷 구조물을 위한 패턴들(220) 사이 및 계단 영역(203)에 배치된다. 제1 패턴(230B-1)은 영역(240B-1)을 둘러싸는 포위부(enclosed portion)(231B)과 비포위부(non-enclosed portion)(233B)을 갖는다. 제2 패턴(230B-2)은 이웃하는 GL 컷 구조물을 위한 패턴들(220) 사이에 배치된다. 제2 패턴(230B-2)은 계단 영역에서 영역(240B-2)을 둘러싸는 포위부(234B)를 갖고, 코어 영역(202)에서 비포위부(236B) 및 계단 영역(203)에서 비포위부(235B)를 갖는다. 포위된 영역(240B-1, 240B-2)은 서로 다른 직사각형 형상을 갖는다.
도 2c는 실드 구조물(130)과 같은 실드 구조물의 레이아웃 설계(200C)를 도시한다. 레이아웃 설계(200C)는 반도체 디바이스(100)를 제조하는 데 사용될 수 있다. 레이아웃 설계(200C)는 실드 구조물을 형성하는 데 사용되는 제1 패턴(230C-1) 및 제2 패턴(230C-2)을 포함한다. 제1 패턴(230C-1) 및 제2 패턴(230C-2)은 유사하게 구성된다. 제1 패턴(230C-1)을 예로 들면, 제1 패턴(230C-1)은 이웃하는 GL 컷 구조물을 위한 패턴들(220) 사이에 배치되고, 영역(240C-1)을 둘러싸는 포위부(231C)를 가지며, 또 비포위부(232C, 233C)을 갖는다. 도 2c의 예에서, 포위부(231C)는 계단 영역(203)에 배치되고, 비포위부(232C)는 코어 영역(202)에 배치되고, 비포위부(233C)는 계단 영역(203)에 배치된다. 포위된 영역(240C-1)은 타원형이다.
도 2a 내지 도 2c는 단지 예시일 뿐이고, 실드 구조물(130)을 형성하기 위해 다른 적절한 패턴(원형과 같은 규칙적인 패턴 및/또는 불규칙한 패턴)이 사용될 수 있다. 일부 예에서, 실드 마스크는 레이아웃 설계에서 실드 구조물의 패턴에 기초하여 생성되고, 실드 마스크는 반도체 디바이스에서 실드 구조물을 형성하기 위해 제조 중에 사용된다.
도 3은 반도체 디바이스(100)와 같은 반도체 디바이스를 제조하기 위한 프로세스 예를 설명하는 흐름도를 보여주고, 도 4a 내지 도 4h는 본 개시의 일부 실시예에 따른 제조 도중의 반도체 디바이스의 단면도를 도시한다. 단순화를 위해, 포위된 영역(140) 외부에 있는 더미 채널 구조물(110A, 110D)은 단면도에서 생략된다. 본 프로세스는 S301에서 시작하여 S310으로 진행한다.
S310에서, 초기 층들의 제1 적층 스택이 기판 상에 형성된다. 초기 층들의 제1 적층 스택은 소스 희생층을 포함한다. 일부 예들에서, 초기 층들의 제1 적층 스택은 더미 하부 선택 트랜지스터, 하부 선택 트랜지스터, 메모리 셀 트랜지스터 등과 같은 트랜지스터를 형성하는 데 사용되는 희생 게이트층 및 절연층을 포함할 수 있다. 추가적으로, 일부 예에서, 버퍼층은 초기 층들의 제1 적층 스택 상에 형성될 수 있다.
도 4a는 기판(101) 상에 초기 층들의 제1 적층 스택(142-I)이 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다. 초기 층들의 제1 적층 스택(142-I)은 하나 이상의 소스 희생층(141) 및/또는 하나 이상의 격리층(isolation layers)을 포함한다. 다른 실시예에서, 소스 희생층(141)은 하나의 층만을 포함한다. 소스 희생층(141)이 소스 연결층으로 교체될 때, 초기 층들의 제1 적층 스택(142-I)은 제1 적층 스택(142)으로 된다. 도 4a의 예에서, 버퍼층(149)은 또한 초기 층들의 제1 적층 스택(142-I) 상에 적층된다. 버퍼층(149)은 에칭 프로세스 또는 CMP(Chemical Mechanical Polishing) 프로세스 동안 제1 적층 스택을 보호할 수 있다. 다른 실시예에서, 버퍼층(149)은 단 하나의 층, 예를 들어, 격리층 또는 희생층을 포함한다.
다시 도 3을 참조하면, S320에서, 초기 층들의 제1 적층 스택(142-I)에 실드 구조물(130)이 형성된다. 일부 예에서, 실드 구조물의 패턴을 초기 층들의 제1 적층 스택(142-I)으로 전사하기 위해 실드 마스크가 사용된다.
일 예에서, 리소그래피 프로세스 및 에칭 프로세스가 실드 마스크로부터 초기 층들의 제1 적층 스택(142-I)으로 실드 구조물의 패턴을 전사하기 위해 사용될 수 있다.
도 4b는 초기 층들의 제1 적층 스택(142-I)에 개구(131)를 생성하는 에칭 프로세스 후의 반도체 디바이스(100)의 단면도를 도시한다. 개구(131)의 패턴은 형성하고자 하는 실드 구조물을 위한 패턴에 대응한다.
또한, 예에서, 실드 재료는 실드 구조물(130)을 형성하기 위해 개구(131)에 채워진다. 일 예에서, 개구(131)는 실드 재료로 과충전된다. 도 4c는 개구가 실드 재료(132)로 과충전된 후의 반도체 디바이스(100)의 단면도를 도시한다.
또한 CMP(Chemical Mechanical Polishing) 프로세스를 사용하여 상부 퇴적된(overburden) 실드 재료를 제거한다. 버퍼층(149)은 초기 층들의 제1 적층 스택(142)이 CMP 프로세스로 인해 손상되는 것을 방지할 수 있다. 버퍼층(149)은 CMP 프로세스 이후 및 초기 층들의 제2 적층 스택의 형성 전에 제거될 수 있다.
다시 도 3을 참조하면, S330에서, 초기 층들의 제1 적층 스택 상에 초기 층들의 제2 적층 스택이 적층된다. 초기 층들의 제2 적층 스택은 메모리 셀 트랜지스터를 형성하는 데 사용되는 게이트 희생층 및 절연층을 포함한다. 게이트 희생층이 게이트층으로 교체될 때, 초기 층들의 제2 적층 스택은 반도체 디바이스(100)에서 제2 적층 스택이 된다. 도 4d는 초기 층들의 제2 적층 스택(150-I)이 초기 층들의 제1 적층 스택(142-I) 상에 적층된 후의 반도체 디바이스(100)의 단면도를 보여준다.
다시 도 3을 참조하면, S340에서, 채널 구조물이 초기 층들의 제1 적층 스택(142-I) 및 초기 층들의 제2 적층 스택(150-I)에 형성된다.
일부 실시예에서, 계단(staircase)이 계단 영역에 형성되고 비교적 평평한 표면을 얻기 위해 적절하게 평탄화 프로세스가 수행된다. 그런 다음, 포토 리소그래피 기술을 사용하여 포토레지스트 및/또는 하드 마스크 층에서 채널 구멍 및 더미 채널 구멍의 패턴을 형성하고, 에칭 기술을 사용하여 패턴을 초기 층들의 제2 적층 스택(150-I) 및 초기 층들의 제1 적층 스택142-I)으로 전사한다. 따라서 코어 영역에 채널 구멍이 형성되고 계단 영역에 더미 채널 구멍이 형성된다.
도 4e는 채널 구멍 및 더미 채널 구멍을 형성한 후의 반도체 디바이스(100)의 단면도를 도시한다. 도 4e의 예에서, 2개의 더미 채널 구멍(118)은 실드 구조물(130)에 의해 둘러싸인 영역(140)에 형성된다.
다음으로, 채널 구멍에 채널 구조물을 형성하고, 더미 채널 구멍에 더미 채널 구조물을 형성한다. 일부 실시예에서, 더미 채널 구조물은 채널 구조물과 함께 형성될 수 있으며, 따라서 더미 채널 구조물은 채널 구조물과 동일한 재료로 형성된다. 일부 실시예에서, 더미 채널 구조물은 채널 구조물과 상이하게 형성된다. 일 예에서, 채널 구멍 및 더미 채널 구멍의 측벽에 차단 절연층이 형성된다. 그런 다음, 그 측벽으로부터 전하 저장층, 터널링 절연층, 반도체층, 절연층이 차례로 적층된다. 일부 실시예에서, 더미 채널 구조물은 지지 재료에 의해 형성된다.
도 4f는, 채널 구조물, 및 더미 채널 구조물(110B, 110C)와 같은 더미 채널 구조물을 형성한 후의 반도체 디바이스의 단면도를 도시한다.
다시 도 3을 참조하면, S350에서, 게이트 라인 컷 트렌치(일부 예에서는 게이트 라인 슬릿이라고도 함)가 형성된다. 일부 실시예에서, 게이트 라인 컷 트렌치는 초기 층들의 제1 적층 스택(142-I)에서 소스 희생층까지 에칭된다. 일 예에서, 소스 희생층(141)은 하부로부터 실리콘 산화물 층, 실리콘 질화물 층, 폴리실리콘 층, 실리콘 질화물 층 및 실리콘 산화물 층을 포함한다. 폴리실리콘 층은 두 개의 실리콘 질화물 층 사이에 끼워지고, 다시 두 개의 실리콘 산화물 층 사이에 끼워진다. 그런 다음, 게이트 라인 컷 트렌치의 에칭은 폴리실리콘 층에서 멈춘다.
도 4g는 게이트 라인 컷 트렌치(129)를 형성한 후의 반도체 디바이스의 단면도를 도시한다. 게이트 라인 컷 트렌치의 에칭은 폴리실리콘 층과 같은 소스 희생층 중 하나에서 멈춘다.
다시 도 3을 참조하면, S360에서 게이트 라인 컷 트렌치를 통해 소스 희생층을 제거한다. 소스 희생층을 제거함으로써 소스 연결 개구가 형성된다. 일 예에서, 폴리실리콘 층이 2개의 실리콘 질화물 층 사이에 끼워진 뒤 다시 2개의 실리콘 산화물 층 사이에 끼워지는 경우, 폴리실리콘 층을 제거하기 위해 제1 에천트(etchant)가 적용된다. 실리콘 질화물 층은 제1 에천트로 인해 손상되지 않도록 다른 층을 보호할 수 있다. 그런 다음, 제2 에천트를 적용하여 2개의 실리콘 질화물 층을 제거한다. 실리콘 산화물 층은 제2 에천트로 인해 손상되지 않도록 다른 층을 보호할 수 있다. 그런 다음, 2개의 실리콘 산화물 층을 제거하기 위해 제3 에천트가 적용된다.
도 4h는 게이트 라인 컷 트렌치를 통해 소스 희생층을 제거한 후의 반도체 디바이스의 단면도를 도시한다. 소스 희생층을 제거함으로써 소스 연결 개구(159)가 형성된다. 실드 구조물(130)의 보호로 인해, 영역(140) 내의 소스 희생층은 제거되지 않았다는 점에 유의한다. 또한, 더미 채널 구조물(110B, 110C)이 영역(140)에 있기 때문에, 더미 채널 구조물(110B, 110C)의 단부는 온전하다. 영역(140) 내의 제1 적층 스택은 소스 희생층의 제거 후에 반도체 디바이스에 남아 있어, 이웃하는 영역을 지지할 수 있고 붕괴의 위험을 감소시킬 수 있다.
채널 구조물들을 형성하는 층들, 예컨대 차단 절연층, 전하 저장층, 터널링 절연층 중, ONO(Oxide-Nitride-Oxide) 구조를 가진 일부는 제거될 수 있고, 채널 구조물의 하부에서 반도체층이 소스 연결 개구에 노출된다.
또한, 일 예에서, 소스 희생층의 제거 동안, 게이트 라인 컷 트렌치의 측벽은 희생 게이트층의 에칭을 피하기 위해 보호층으로 덮일 수 있다는 점에 유의한다.
다시 도 3을 참조하면, S370에서, 에피택셜층을 성장시키고 소스 연결 개구를 소스 연결 재료, 예컨대 도핑된 실리콘, 도핑된 폴리실리콘, 도핑된 비정질 등으로 채우기 위해 측변 SEG가 수행된다. 소스 연결 재료는 채널 구조물의 바닥에서 반도체층(메모리 셀 및 선택 트랜지스터의 채널을 형성하기 위해)과 접촉하고 소스 연결을 형성한다.
S380에서, 추가 프로세스가 수행될 수 있다. 일 예에서 실제 게이트가 형성된다. 일부 실시예에서, 게이트 라인 컷 트렌치를 사용하여, 게이트 희생층은 게이트층으로 교체될 수 있다. 일 예에서, 게이트 희생층에 대한 에천트는 게이트 희생층을 제거하기 위해 게이트 라인 컷 트렌치를 통해 적용된다. 일 예에서, 게이트 희생층은 실리콘 질화물로 만들어지고, 게이트 희생층을 제거하기 위해 게이트 라인 컷 트렌치를 통해 뜨거운 황산(H2SO4)이 적용된다. 또한, 게이트 라인 컷 트렌치를 통해 어레이 영역의 트랜지스터에 게이트 스택이 형성된다. 일 예에서, 게이트 스택은 고 유전상수 유전층(high-k dielectric layer), 글루층(glue layer) 및 금속층(metal layer)으로 형성된다. 고 유전상수 유전층은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO4), 하프늄 실리콘 산질화물(HfSiON), 알루미늄 산화물(Al2O3), 란탄 산화물(La2O3), 탄탈륨 산화물(Ta2O5), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 스트론튬 티타네이트 산화물(SrTiO3), 지르코늄 실리콘 산화물(ZrSiO4), 하프늄 지르코늄 산화물(HfZrO4) 등을 포함할 수 있다. 글루층은 티타늄(Ti), 탄탈륨(Ta)과 같은 내화성 금속 및 TiN, TaN, W2N, TiSiN, TaSiN 등과 같은 이들의 질화물을 포함할 수 있다. 금속층은 텅스텐(W), 구리(Cu) 등과 같이 전도성이 높은 금속을 포함한다.
또한, 일부 예들에서, 제조 프로세스는 예를 들어 게이트 라인 컷 구조를 형성하기 위해 스페이서 재료(예를 들어, 실리콘 산화물) 및 공통 소스 재료(예를 들어, 텅스텐)로 게이트 라인 컷 트렌치를 계속 채우고 있다. 또한, 접촉 구조가 형성될 수 있고 금속 트레이스가 형성될 수 있다.
도 5는 본 개시내용의 일부 실시예에 따른 반도체 디바이스(100-D)와 같은 반도체 디바이스를 제조하기 위한 프로세스 예를 개략적으로 도시한 흐름도를 도시한다. 프로세스는 S501에서 시작하여 S510으로 진행한다.
S510에서, 초기 층들의 전체 스택이 기판 상에 형성된다. 초기 층들의 전체 스택은, 더미 하부 선택 트랜지스터, 하부 선택 트랜지스터, 메모리 셀 트랜지스터, 상부 선택 트랜지스터 등과 같은 트랜지스터를 형성하기 위해 사용되는 희생 게이트층 및 절연층과 같은, 셀 스트링에 트랜지스터를 형성하기 위한 층들 및 소스 희생층을 포함한다. 추가적으로, 일부 예에서, 버퍼층이 초기 층들의 제1 적층 스택 상에 형성될 수 있다.
S520에서, 초기 층들의 전체 스택에 실드 구조물(130-D)이 형성된다. 일부 예에서, 실드 마스크는 실드 구조물의 패턴을 초기 층들의 전체 스택으로 전사하는 데 사용된다.
예에서, 리소그래피 프로세스 및 에칭 프로세스를 사용하여 실드 구조물의 패턴을 실드 마스크로부터 초기 층들의 전체 스택으로 전사할 수 있고, 실드 마스크의 실드 패턴에 대응하는 개구가 초기 층들의 전체 스택에 생성될 수 있다.
또한, 일 예에서, 실드 재료가 실드 구조물(130-D)을 형성하기 위해 개구 내로 채워진다. 일 예에서, 개구가 실드 재료로 과충전된 다음 CMP(Chemical Mechanical Polishing) 프로세스를 사용하여 상부 퇴적된(overburden) 실드 재료를 제거한다. 일 예에서, 버퍼층은 CMP 프로세스 후에 제거될 수 있다.
S530에서, 초기 층의 전체 스택에 채널 구조물이 형성된다.
일부 실시예에서, 계단이 계단 영역에 형성되고 비교적 평평한 표면을 얻기 위해 적절하게 평탄화 프로세스가 수행된다. 그런 다음 포토 리소그래피 기술을 사용하여 포토레지스트 및/또는 하드 마스크 층에서 채널 구멍 및 더미 채널 구멍의 패턴을 형성하고 에칭 기술을 사용하여 패턴을 초기 층들의 전체 스택으로 전사한다. 따라서 코어 영역에 채널 구멍이 형성되고 계단 영역에 더미 채널 구멍이 형성된다. 실드 구조물로 둘러싸인 영역에 하나 이상의 더미 채널 구멍이 있다.
다음으로, 채널 구멍에 채널 구조물을 형성하고, 더미 채널 구멍에 더미 채널 구조물을 형성한다. 일부 실시예에서, 더미 채널 구조물은 채널 구조물로 형성될 수 있으며, 따라서 더미 채널 구조물은 채널 구조물과 동일한 재료로 형성된다. 일부 실시예에서, 더미 채널 구조물은 채널 구조물과 상이하게 형성된다. 일 예로, 채널 구멍 및 더미 채널 구멍의 측벽에 블로킹 절연막을 형성한다. 그 다음, 측벽부터 전하 저장층, 터널링 절연층, 반도체층, 절연층을 차례로 적층한다. 일부 실시예에서, 더미 채널 구조물은 지지 재료에 의해 형성된다. 따라서, 하나 이상의 더미 채널 구조물이 실드 구조물에 의해 둘러싸인 영역에 있다.
S540에서, 게이트 라인 컷 트렌치(일부 예에서는 게이트 라인 슬릿이라고도 함)가 형성된다. 일부 실시예에서, 게이트 라인 컷 트렌치는 소스 희생층까지 에칭된다. 일 예에서, 소스 희생층은 바닥에서부터 실리콘 산화물 층, 실리콘 질화물 층, 폴리실리콘 층, 실리콘 질화물 층 및 실리콘 산화물 층을 포함한다. 폴리실리콘 층은 두 개의 실리콘 질화물 층 사이에 끼워진 후 다시 두 개의 실리콘 산화물 층 사이에 끼워진다. 그런 다음 게이트 라인 컷 트렌치의 에칭은 폴리실리콘 층에서 멈춘다.
S550에서, 소스 희생층은 게이트 라인 컷 트렌치를 통해 제거된다. 소스 희생층의 제거로 소스 연결 개구가 형성된다. 일 예에서, 폴리실리콘 층이 2개의 실리콘 질화물 층과 2개의 실리콘 산화물 층 사이에 끼워진 경우, 폴리실리콘 층을 제거하기 위해 제1 에천트가 적용된다. 실리콘 질화물 층은 제1 에천트로 인한 손상으로부터 다른 층을 보호할 수 있다. 그런 다음, 제2 에천트를 적용하여 두 개의 실리콘 질화물 층을 제거한다. 실리콘 산화물 층은 제2 에천트로 인한 손상으로부터 다른 층을 보호할 수 있다. 그런 다음, 두 개의 실리콘 산화물 층을 제거하기 위해 제3 에천트가 적용된다.
소스 희생층의 제거로 소스 연결 개구가 형성된다. 실드 구조물의 보호로 인해 실드 구조물에 의해 둘러싸인 영역의 소스 희생층은 제거되지 않았다. 또한, 실드 구조물로 둘러싸인 영역에 있는 하나 이상의 더미 채널 구조물도 실드 구조물에 의해 보호되어 더미 채널 구조물의 단부는 손상되지 않고 온전하다. 실드 구조물로 둘러싸인 영역의 초기 층들의 전체 스택은, 실드 구조물에 의해 보호되지 않는 소스 희생층의 제거 프로세스 후에도 반도체 디바이스에 남아서 이웃하는 영역을 지지할 수 있어 붕괴 위험을 줄인다.
차단 절연층, 전하 저장층, 터널링 절연층과 같은 채널 구조물을 형성하는 층 중 ONO(Oxide-Nitride-Oxide) 구조를 갖는 일부 층은 제거될 수 있으며, 채널 구조물의 바닥에 있는 반도체층이 소승 연결 개구에 노출된다.
또한, 일 예에서, 소스 희생층의 제거 동안, 게이트 라인 컷 트렌치의 측벽은 희생 게이트층의 에칭을 피하기 위해 보호 층으로 덮일 수 있다는 점에 유의한다.
S560에서, 에피택셜층을 성장시키고 소스 연결 개구를 도핑된 실리콘, 도핑된 폴리실리콘, 도핑된 비정질 등과 같은 소스 연결 재료로 채우기 위해 측벽 SEG가 수행된다. 소스 연결 재료는 채널 구조물의 바닥에 있는 (메모리 셀 및 선택 트랜지스터의 채널을 형성하기 위한) 반도체층과 접촉하여 소스 연결을 형성한다.
S570에서, 추가 프로세스가 수행될 수 있다. 일 예에서 실제 게이트가 형성된다. 일부 실시예에서, 게이트 라인 컷 트렌치를 사용하여, 게이트 희생층은 게이트층으로 교체될 수 있다. 일 예에서, 게이트 희생층에 대한 에천트는 게이트 희생층을 제거하기 위해 게이트 라인 컷 트렌치를 통해 적용된다. 일 예에서, 게이트 희생층은 실리콘 질화물로 만들어지고, 게이트 희생층을 제거하기 위해 게이트 라인 컷 트렌치를 통해 뜨거운 황산(H2SO4)이 적용된다. 또한, 게이트 라인 컷 트렌치를 통해 어레이 영역의 트랜지스터에 대한 게이트 스택이 형성된다. 일 예에서, 게이트 스택은 고-유전상수 유전층(high-k dielectric layer), 글루층(glue layer) 및 금속층(metal layer)으로 형성된다. 고-유전상수 유전층은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO4), 하프늄 실리콘 산질화물(HfSiON), 알루미늄 산화물(Al2O3), 란탄 산화물(La2O3), 탄탈륨 산화물(Ta2O5), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 스트론튬 티타네이트 산화물(SrTiO3), 지르코늄 규소 산화물(ZrSiO4), 하프늄 지르코늄 산화물(HfZrO4) 등을 포함할 수 있다. 글루층은 티타늄(Ti), 탄탈륨(Ta)과 같은 내화성(refractory) 금속 및 TiN, TaN, W2N, TiSiN, TaSiN 등과 같은 이들의 질화물을 포함할 수 있다. 금속층은 텅스텐(W), 구리(Cu) 등과 같이 전도성이 높은 금속을 포함한다.
또한, 일부 예들에서, 제조 프로세스는 계속해서 예를 들어 게이트 라인 컷 구조물을 형성하기 위해 스페이서 재료(예를 들어, 실리콘 산화물) 및 공통 소스 재료(예를 들어, 텅스텐)로 게이트 라인 컷 트렌치를 채운다. 또한, 접촉 구조가 형성될 수 있고 금속 트레이스가 형성될 수 있다.
도 5의 예에서의 단계들의 순서는 변경될 수 있다. 일 예에서, 실드 구조물은 채널 구조물의 형성 후에 형성된다.
전술한 내용은 통상의 기술자가 본 개시의 측면을 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 통상의 기술자는 본 명세서에 도입된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식해야 한다. 또한, 통상의 기술자는 이러한 등가 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 여기에서 다양한 변경, 교체 및 변경을 할 수 있음을 인식해야 한다.

Claims (21)

  1. 반도체 디바이스로서,
    기판;
    소스 연결층을 포함하는 제1 적층 스택 - 상기 제1 적층 스택은 상기 기판의 주 표면에 수직인 제1 방향을 따라 상기 기판 상에 적층됨 -;
    상기 제1 적층 스택 내에서 제1 방향으로 연장하도록 구성되고, 상기 제1 적층 스택에서 소스 연결층과 접촉하는 채널층을 포함하는 채널 구조물; 그리고
    상기 제1 적층 스택에 형성된 실드 구조물로서, 상기 소스 연결층이 없는 적층 스택을 둘러싸는 실드 구조물
    을 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 소스 연결층은 상기 제1 적층 스택과 상기 기판 사이에 형성되는, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 실드 구조물은 상기 제1 적층 스택과 상기 기판 사이에 형성되는, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제1 적층 스택 상에 교호로 적층되는 게이트층 및 절연층을 포함하는 제2 적층 스택을 더 포함하고,
    상기 채널 구조물은 상기 제1 적층 스택 및 상기 제2 적층 스택 내에서 제1 방향으로 연장되는,
    반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 적층 스택은 교호로 적층되는 게이트층 및 절연층을 포함하는, 반도체 디바이스.
    .
  6. 제1항에 있어서,
    상기 실드 구조물은 하나 이상의 더미 채널 구조물을 둘러싸도록 구성되는, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 실드 구조물은 두 개의 이웃하는 게이트 라인 컷 구조물 사이에 배치되는, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 실드 구조물은 상기 채널 구조물이 배치되는 코어 영역에 비포위부(non-enclosed)를 포함하는, 반도체 디바이스.
  9. 제8항에 있어서,
    상기 실드 구조물의 비포위부는 계단 영역에서 상기 실드 구조물의 포위부(enclosed portion)와 동일한 높이를 가지는, 반도체 디바이스.
  10. 제1항에 있어서,
    상기 채널 구조물은 상기 제1 방향으로 연장하는 전하 저장층, 터널링 절연층, 및 반도체층을 적어도 포함하는, 반도체 디바이스.
  11. 반도체 디바이스를 제조하는 방법으로서,
    기판의 주 표면에 수직인 제1 방향을 따라 상기 기판 상에 하나 이상의 소스 희생층을 포함하는 제1 층을 적층하는 단계;
    상기 소스 희생층의 일부를 둘러싸는 실드 구조물을 형성하는 단계;
    상기 제1 방향으로 상기 제1 층 내로 연장되는 채널 구조물을 형성하는 단계 - 상기 채널 구조물은 하나 이상의 절연층으로 둘러싸인 채널층을 포함함 -;
    상기 제1 층 내에서 아래로 희생층까지 게이트 라인 컷 트렌치를 형성하는 단계; 및
    상기 게이트 라인 컷 트렌치를 통해, 상기 소스 희생층을 적어도 소스 연결층으로 교체하는 단계 - 상기 실드 구조물에 의해 둘러싸인 소스 희생층의 일부는 기판 상에 남아 있음 -
    를 포함하는 방법.
  12. 제11항에 있어서,
    마스크를 기반으로 상기 실드 구조물을 형성하는 단계를 더 포함하는 방법.
  13. 제11항에 있어서,
    상기 실드 구조물을 위한 개구를 형성하기 위해 상기 제1 층을 에칭하는 단계; 및
    상기 개구를 실드 재료로 채우는 단계
    를 더 포함하는 방법.
  14. 제11항에 있어서,
    상기 개구를 실드 재료로 채우는 단계는,
    상기 개구 내에 상기 실드 재료를 과충전하는 단계; 및
    상기 실드 재료의 상부 퇴적된(overburden) 부분을 제거하기 위해 연마하는 단계
    를 포함하는 방법.
  15. 제11항에 있어서,
    상기 게이트 라인 컷 트렌치를 통해, 소스 연결 개구를 형성하는 하나 이상의 소스 희생층을 에칭하는 단계; 및
    상기 게이트 라인 컷 트렌치를 통해, 상기 채널 구조물의 절연층을 에칭하여 상기 채널층을 노출시키는 단계
    를 포함하는 방법.
  16. 제15항에 있어서,
    소스 연결층으로 상기 소스 연결 개구를 채우는 단계를 포함하는 방법.
  17. 제11항에 있어서,
    상기 실드 구조물을 형성한 후, 게이트 희생층과 절연층을 포함하는 제2 층을 제1 층 위에 적층하는 단계; 및
    상기 게이트 라인 컷 트렌치를 통해 게이트 희생층을 게이트층으로 교체하는 단계
    를 더 포함하는 방법.
  18. 제11항에 있어서,
    상기 실드 구조물은 계단 영역에서 하나 이상의 더미 채널 구조물을 둘러싸는 포위부를 포함하는, 방법.
  19. 제11항에 있어서,
    상기 실드 구조물은 코어 영역에 비포위부를 포함하는, 방법.
  20. 제11항에 있어서,
    상기 제1 층은 게이트 희생층 및 절연층을 포함하고, 상기 방법은,
    상기 게이트 라인 컷 트렌치를 통해, 상기 게이트 희생층을 게이트층으로 교체하는 단계를 더 포함하는, 방법.
  21. 반도체 디바이스를 제조하는 방법으로서,
    기판의 주 표면에 수직인 제1 방향을 따라 기판 상에 하나 이상의 소스 희생층, 희생 게이트층 및 절연층을 포함하는 층들을 적층하는 단계 - 상기 희생층과 상기 절연층은 교호로 적층됨 -;
    상기 소스 희생층, 상기 희생 게이트층 및 상기 절연층을 포함하는 상기 적층된 층들의 일부를 둘러싸는 실드 구조물을 형성하는 단계;
    상기 적층된 층들 내로 상기 제1 방향으로 연장되는 채널 구조물을 형성하는 단계 - 상기 채널 구조물은 하나 이상의 절연층으로 둘러싸인 채널층을 포함함 -;
    상기 적층된 층들 내에서 아래로 희생층까지 게이트 라인 컷 트렌치를 형성하는 단계; 및
    상기 게이트 라인 컷 트렌치를 통해, 상기 소스 희생층들을 적어도 소스 연결층으로 교체하는 단계 - 상기 실드 구조물에 의해 둘러싸인 부분의 소스 희생층은 상기 기판 상에 남아 있음 -
    를 포함하는 방법.
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