CN112234068A - 半导体存储器装置及其制造方法 - Google Patents

半导体存储器装置及其制造方法 Download PDF

Info

Publication number
CN112234068A
CN112234068A CN202010062763.4A CN202010062763A CN112234068A CN 112234068 A CN112234068 A CN 112234068A CN 202010062763 A CN202010062763 A CN 202010062763A CN 112234068 A CN112234068 A CN 112234068A
Authority
CN
China
Prior art keywords
region
dielectric layer
memory device
connection region
cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010062763.4A
Other languages
English (en)
Other versions
CN112234068B (zh
Inventor
吴星来
金东赫
朴泰成
丁寿男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=74111675&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN112234068(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN112234068A publication Critical patent/CN112234068A/zh
Application granted granted Critical
Publication of CN112234068B publication Critical patent/CN112234068B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本公开涉及一种半导体存储器装置，该半导体存储器装置包括：层叠件，设置在由单元区域和连接区域限定的衬底上方；沟道结构，穿过单元区域中的层叠件；以及狭缝，限定在层叠件中。该层叠件包括：第一介电层，在单元区域和连接区域中分隔地堆叠；电极层，在单元区域中以及与狭缝相邻的连接区域的外围中与第一介电层交替设置；以及第二介电层，在远离狭缝的连接区域的中央部分中与第一介电层交替设置。连接区域中狭缝之间的距离大于单元区域中狭缝之间的距离，并且在连接区域的外围和中央部分之间的边界处，设置在相同层上的电极层和第二介电层彼此接触。

Description

半导体存储器装置及其制造方法
相关申请的交叉引用
本申请要求于2019年7月15日向韩国知识产权局提交的申请号为10-2019-0085409的韩国专利申请的优先权，该韩国专利申请的全部内容通过引用并入本文。
技术领域
各个实施例总体涉及一种半导体存储器装置，并且更特别地，涉及一种具有三维结构的半导体存储器装置及其制造方法。
背景技术
为了满足消费者需求的优异性能和低价格，必须增加半导体装置的集成度。在二维(2D)或平面半导体存储器装置的情况下，因为其集成度主要由单位存储器单元所占据的面积来决定，所以集成度受到精细图案形成技术的复杂性的很大影响。然而，形成精细图案需要非常昂贵的设备，因此虽然2D半导体存储器装置的集成度正在增加，但仍然受到限制。作为克服这种限制的可选方案，一种具有三维结构的半导体存储器装置已被提出，该具有三维结构的半导体存储器装置包括三维布置的存储器单元。
发明内容
在实施例中，一种半导体存储器装置可包括：层叠件，设置在衬底上方并具有单元区域和连接区域；多个沟道结构，穿过单元区域中的层叠件；以及多个狭缝。层叠件可包括：多个第一介电层；多个电极层，在单元区域中和连接区域的外围中与多个第一介电层交替堆叠；以及多个第二介电层，在连接区域的中央与多个第一介电层交替堆叠。连接区域中狭缝之间的距离可大于单元区域中狭缝之间的距离。在连接区域的外围与中央之间的交叉处，多个电极层中的一个电极层和多个第二介电层中的一个第二介电层可彼此接触。
在实施例中，一种半导体存储器装置可包括：存储器结构，设置在第一衬底上方；以及逻辑结构，设置在第二衬底上方。该存储器结构可包括：层叠件，设置在第一衬底上方并具有单元区域和连接区域；多个沟道结构，穿过单元区域中的层叠件；以及多个狭缝。层叠件可包括：多个第一介电层；多个电极层，在单元区域中和连接区域的外围中与多个第一介电层交替堆叠；以及多个第二介电层，在连接区域的中央与多个第一介电层交替堆叠。连接区域中狭缝之间的距离可大于单元区域中狭缝之间的距离。在连接区域的外围与中央之间的交叉处，多个电极层中的一个电极层和多个第二介电层中的一个第二介电层可彼此接触。
在实施例中，一种制造半导体存储器装置的方法可包括：通过在具有单元区域和连接区域的衬底上方交替堆叠多个第一介电层和多个第二介电层来形成预制层叠件；形成穿过预制层叠件的多个狭缝，使得连接区域中狭缝之间的距离大于单元区域中狭缝之间的距离；通过经由狭缝注入用于去除第二介电层的蚀刻溶液，去除单元区域中的第二介电层以及与狭缝相邻的连接区域的外围中的第二介电层，同时保留连接区域的中央的第二介电层；并且在去除了第二介电层的空间中形成电极层。
附图说明
图1是示出根据本公开的实施例的半导体存储器装置的示例的框图。
图2是示出根据本公开的实施例的图1所示的存储块的示例的等效电路图。
图3是示出根据本公开的实施例的半导体存储器装置的一部分的示例的俯视图。
图4是根据本公开的实施例的沿图3的线A-A'截取的截面图。
图5是根据本公开的实施例的沿图3的线B-B'截取的截面图。
图6是根据本公开的实施例的沿图3的线C-C'截取的截面图。
图7A是示出根据本公开的实施例的半导体存储器装置的示例的俯视图。
图7B是根据本公开的实施例的沿图7A的线D-D'截取的截面图。
图8A是示出根据本公开的实施例的半导体存储器装置的示例的俯视图。
图8B是根据本公开的实施例的沿图8A的线E-E'截取的截面图。
图9和图10是示出根据本公开的实施例的半导体存储器装置的示例的俯视图。
图11是示出根据本公开的实施例的半导体存储器装置的示例的截面图。
图12是示出根据本公开的实施例的半导体存储器装置的示例的俯视图。
图13是根据本公开的实施例的沿图12的线F-F'截取的截面图。
图14是示出根据本公开的实施例的半导体存储器装置的示例的俯视图。
图15是根据本公开的实施例的沿图14的线G-G'截取的截面图。
图16A至图16C是帮助说明根据本公开的实施例的半导体存储器装置的截面图的示图。
图17A至图20A是帮助说明根据本公开的实施例的制造半导体存储器装置的方法的俯视图的示例。
图17B至图20B是根据本公开的实施例的沿图17A至图20A的线H-H'截取的截面图。
图17C至图20C是根据本公开的实施例的沿图17A至图20A的线I-I'截取的截面图。
图21A至图25A是帮助说明与本公开有关的制造半导体存储器装置的方法的俯视图的示例。
图21B至图25B是根据本公开的实施例的沿图21A至图25A的线J-J'截取的截面图。
图26是示意性地示出根据本公开的实施例的包括半导体存储器装置的存储器系统的示图。
图27是示意性地示出根据本公开的实施例的包括半导体存储器装置的计算系统的示例的代表的框图。
具体实施方式
通过本文中下面参照附图描述的示例性实施例的说明，本公开的优点和特征以及实现优点和特征的方法将变得显而易见。然而，本公开不限于在本文中所公开的示例性实施例，而是可以各种不同的方式来实施。本公开的示例性实施例向本领域技术人员传达本公开的范围。
描述本公开的实施例的附图中给出的元件的图形、尺寸、比率、角度、数量仅仅是说明性的，而非限制性的。在整个说明书中，相同的附图标记指代相同的元件。在描述本公开时，当确定公知的相关技术的详细描述可能使本公开的主旨或清晰性变得模糊时，将省略该公知的相关技术的详细描述。将理解的是，除非另有特别说明，否则说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后列出的方式。除非另有特别说明，否则在提及单数名词时使用不定冠词或定冠词(例如，“一”、“一个”、“该”)的情况下，该冠词可包括该名词的复数形式。
即使在没有明确说明的情况下，本公开的实施例也应被解释为包括误差容限。
而且，在描述本公开的组件时，可使用如第一、第二、A、B、(a)和(b)的术语。这些只是为了将一个组件与另一组件区分开的目的，并且不意指或暗示这些组件的本质、顺序、序列或数量。而且，本公开的实施例中的元件不受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，如在本文中所使用的，在本公开的技术构思内，第一元件可以是第二元件。
如果组件被描述为“连接”、“联接”或“链接”到另一组件，这表示组件不仅可以直接“连接”、“联接”或“链接”，而且还可以经由第三组件间接“连接”、“联接”或“链接”。在描述诸如“元件B上的元件A”、“元件B上方的元件A”、“元件B下方的元件A”和“元件B附近的元件A”的位置关系时，除非明确使用术语“直接地”或“紧接地”，否则另一元件C可设置在元件A与元件B之间。
而且，本公开的实施例中的元件不受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，如在本文中所使用的，在本公开的技术构思内，第一元件可以是第二元件。
本公开的各个示例性实施例的特征可部分或全部联接、组合或分离。在技术上，可以进行各种交互和操作。各个示例性实施例可单独或组合实施。
在下文中，下面将通过本公开的实施例的各种示例，参照附图详细描述半导体存储器装置及其制造方法。
图1是示出根据本公开的实施例的半导体存储器装置的示例的框图。
参照图1，根据本公开的实施例的半导体存储器装置100可包括存储器单元阵列110、行解码器(X-DEC)121、页面缓冲器电路122和外围电路(PERI电路)123。
存储器单元阵列110可包括多个存储块BLK。虽然未示出，但存储块BLK中的每个存储块可包括多个单元串。每个单元串可包括全部一起串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。每个存储器单元可以是易失性存储器单元或者可以是非易失性存储器单元。虽然下面的描述使用垂直NAND闪存装置作为半导体存储器装置100的示例，但将理解的是，本公开的技术精神不限于此。
存储器单元阵列110可通过行线RL联接到行解码器121。行线RL可包括至少一条漏极选择线、多条字线和至少一条源极选择线。存储器单元阵列110可通过位线BL联接到页面缓冲器电路122。
行解码器121可响应于从外围电路123提供的行地址X_A，从存储器单元阵列110中包括的存储块BLK之中选择任意一个存储块。行解码器121可将从外围电路123提供的操作电压X_V传送到与从存储器单元阵列110中包括的存储块BLK之中选择的存储块BLK联接的行线RL。
页面缓冲器电路122可包括分别联接到位线BL的多个页面缓冲器PB。页面缓冲器电路122可从外围电路123接收页面缓冲器控制信号PB_C，并且可向外围电路123传送数据信号DATA和从外围电路123接收数据信号DATA。页面缓冲器电路122可响应于页面缓冲器控制信号PB_C来控制布置在存储器单元阵列110中的位线BL。例如，页面缓冲器电路122可响应于页面缓冲器控制信号PB_C，通过感测存储器单元阵列110的位线BL的信号来检测存储器单元阵列110的存储器单元中存储的数据，并且可根据检测到的数据将数据信号DATA传送到外围电路123。页面缓冲器电路122可响应于页面缓冲器控制信号PB_C，基于从外围电路123接收的数据信号DATA向位线BL施加信号，从而可将数据写入存储器单元阵列110的存储器单元中。页面缓冲器电路122可将数据写入联接到由行解码器121激活的字线的存储器单元中或从该存储器单元读取数据。
外围电路123可从半导体存储器装置100外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可向半导体存储器装置100外部的例如存储器控制器的装置传送数据DATA和从该装置接收数据DATA。外围电路123可基于命令信号CMD、地址信号ADD和控制信号CTRL，输出用于将数据写入存储器单元阵列110中或从存储器单元阵列110读取数据的信号，例如，行地址X_A、页面缓冲器控制信号PB_C等。外围电路123可生成半导体存储器装置100中所需的包括操作电压X_V的各种电压。
在下文中，在附图中，将平行于衬底的顶面并且彼此交叉的两个方向分别定义为第一方向FD和第二方向SD，并且将从衬底的顶面垂直伸出的方向定义为第三方向TD。例如，第一方向FD可对应于字线的延伸方向，第二方向SD可对应于位线的延伸方向。第一方向FD和第二方向SD可基本上彼此垂直交叉。第三方向TD可对应于垂直于第一方向FD和第二方向SD的方向。在下面的描述中，术语“垂直”或“垂直方向”将被用作与第三方向TD基本相同的含义。在附图中，由箭头所指示的方向和与之相反的方向代表相同的方向。
图2是示出根据本公开的实施例的图1所示的存储块BLK中的一个存储块的示例的等效电路图。
参照图2，存储块BLK可包括联接在多条位线BL和共源线CSL之间的多个单元串CSTR。
位线BL可在第二方向SD上延伸，并且可布置在第一方向FD上。多个单元串CSTR可并联联接到位线BL中的每条位线。单元串CSTR可共同联接到共源线CSL。多个单元串CSTR可设置在多条位线BL和一条共源线CSL之间。
单元串CSTR中的每个单元串可包括联接到位线BL的漏极选择晶体管DST、联接到共源线CSL的源极选择晶体管SST以及联接在漏极选择晶体管DST与源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC以及源极选择晶体管SST可在第三方向TD上串联联接。
漏极选择线DSL、多条字线WL以及源极选择线SSL可在第三方向TD上设置在位线BL和共源线CSL之间。漏极选择线DSL可分别联接到相应漏极选择晶体管DST的栅极。字线WL可分别联接到相应存储器单元MC的栅极。源极选择线SSL可联接到源极选择晶体管SST的栅极。共同联接到一条字线WL的存储器单元MC可构成一个页面。
图3是示出根据本公开的实施例的半导体存储器装置的一部分的示例的俯视图。图4是沿图3的线A-A'截取的截面图。图5是沿图3的线B-B'截取的截面图。图6是沿图3的线C-C'截取的截面图
参照图3，半导体存储器装置可包括单元区域CAR和连接区域CNR。单元区域CAR可包括在第一方向FD上设置并间隔开的第一单元区域CAR1和第二单元区域CAR2。连接区域CNR可设置在第一单元区域CAR1和第二单元区域CAR2之间。存储块BLK在第二方向SD上间隔开，并且每个存储块BLK可跨越第一单元区域CAR1、第二单元区域CAR2和连接区域CNR。
存储块可包括设置在衬底(未示出)上或上方的层叠件10，该层叠件跨越第一单元区域CAR1和第二单元区域CAR2以及连接区域CNR。可在第一单元区域CAR1和第二单元区域CAR2中的层叠件10中限定或设置在垂直方向上(即，在第三方向上)穿过或穿透层叠件10的多个沟道结构CH。沟道结构CH可布置在第一方向FD和/或第二方向SD上并彼此间隔开。作为示例，如图3所示，沟道结构CH可在行(第一方向)和列(第二方向)上间隔开。
存储块BLK的层叠件10由第一狭缝S1隔开。第一狭缝S1是基本平行于由第一方向和第三方向限定的平面的间隙或空间。第一狭缝S1在层叠件10中在第一方向FD和第三方向上延伸穿过第一单元区域CAR1和第二单元区域CAR2以及连接区域CNR。存储块BLK可在第一方向FD上延伸，类似于第一狭缝S1的延伸方向，并且可布置在第二方向SD上。虽然本实施例示出第一狭缝S1以存储块BLK来划分层叠件10和其中的沟道结构CH，但将注意的是，第一狭缝S1可以小于存储块BLK的单位来划分层叠件10和沟道结构CH。
在存储块BLK的第一单元区域CAR1和第二单元区域CAR2内，层叠件10可由第二狭缝S2划分成一个或多个区段。第二狭缝S2可基本上平行于第一狭缝S1，并且可在第一方向FD上从存储块BLK的外边缘延伸穿过层叠件10到达连接区域CNR。在第一单元区域CAR1和第二单元区域CAR2中，可在相邻的第一狭缝S1之间限定至少一个第二狭缝S2。第二狭缝S2可具有在第一方向FD上延伸的线形。第二狭缝S2仅设置在第一单元区域CAR1和第二单元区域CAR2中，而不设置在连接区域CNR中。第二狭缝S2可在第一单元区域CAR1和第二单元区域CAR2中以小于存储块BLK的单位来划分层叠件10和沟道结构CH。例如，第二狭缝S2可在第一单元区域CAR1中将层叠件10划分成多行沟道结构CH并在第二单元区域CAR2中将层叠件10划分成多行沟道结构CH。
相邻的第二狭缝S2之间的距离可以是第一距离D1。相邻的第一狭缝S1和第二狭缝S2之间的距离可以是第一距离D1。第一狭缝S1之间的距离可以是第二距离D2。在本实施例中，第二距离D2可与每个存储块BLK在第二方向SD上的宽度基本相同。因为至少一个第二狭缝S2设置在第一单元区域CAR1和第二单元区域CAR2中的每个单元区域中的相邻的第一狭缝S1之间，所以第一单元区域CAR1和第二单元区域CAR2中相邻的狭缝S1和S2之间的第一距离D1小于第二距离D2。
层叠件10可包括在连接区域CNR的中央部分或区域中的绝缘区域IS，该绝缘区域不与第一狭缝S1和第二狭缝S2相邻并且与第一狭缝S1和第二狭缝S2隔开。绝缘区域IS可位于层叠件10中，与第一狭缝S1和第二狭缝S2相距预定距离。与绝缘区域IS外部使用的材料相比，在绝缘区域IS内部构成层叠件10的材料可不同。
参照图3至图6，在绝缘区域IS内部，层叠件10可具有第一介电层12和第二介电层14交替堆叠在衬底1上或上方的结构。第一介电层12和第二介电层14可包括不同的材料或由不同的材料形成。例如，第一介电层12可包括用于层间绝缘的介电材料，第二介电层14可包括相对于第一介电层12具有蚀刻选择性的介电材料。例如，第一介电层12可以是氧化硅层，第二介电层14可以是氮化硅层。
在绝缘区域IS外部，层叠件10可具有第一介电层12和电极层16交替堆叠在衬底1上或上方的结构。电极层16可包括导电材料。例如，电极层16可包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)以及过渡金属(例如，钛或钽)中的至少一种。
电极层16可对应于上面参照图1描述的行线RL。源极选择线SSL可包括电极层16中在第三方向上最靠近衬底的至少一层。漏极选择线DSL可包括电极层16中在第三方向上离衬底最远的至少一层。源极选择线SSL和漏极选择线DSL之间的剩余电极层16可构成字线WL。
在实施例中，可从存储块BLK的连接区域CNR中省略漏极选择线DSL。作为示例，可去除或可切除连接区域CNR中的漏极选择线DSL，使得第一单元区域CAR1的漏极选择线DSL和第二单元区域CAR2的漏极选择线DSL彼此分开，并且不直接和物理地连接。然而，设置在相同层的第一单元区域CAR1的源极选择线SSL和字线WL与第二单元区域CAR2的相应源极选择线SSL和字线WL(即，层叠件10中相同层中的源极选择线SSL和字线WL)可彼此连接。
在第一单元区域CAR1和第二单元区域CAR2中以及在连接区域CNR中，第一介电层12可在第三方向上垂直堆叠并彼此隔开。在绝缘区域IS内部，第二介电层14可设置或布置在第一介电层12之间。在绝缘区域IS外部，电极层16可设置或布置在第一介电层12之间。在绝缘区域IS的边界处，第二介电层14的边缘和电极层16的边缘可在设置在相同垂直位置的层中(即，在第三方向上从衬底开始计数的相同层中)彼此接触。
可在层叠件10上或上方形成第一层间介电层20。沟道结构CH可垂直穿过或穿透第一单元区域CAR1和第二单元区域CAR2中的第一层间介电层20和层叠件10。
每个沟道结构CH可包括沟道层30和栅极介电层32。沟道层30可包括多晶硅或单晶硅，并且在沟道层的一些区域中可包括诸如硼(B)的P型杂质。在一些实施例中，沟道层30可具有实心柱或中央被完全填充的柱体的形状。在本文未示出的其它实施例中，沟道层30可具有中央区域开放的中空管状形状。在这种情况下，可在沟道层30的开放中央区域中形成掩埋介电层。
栅极介电层32可具有围绕沟道层30的外壁的管、管状体或柱形壳的形状。虽然未示出，但栅极介电层32可包括以同心方式在从沟道层30的外壁向外方向上顺序堆叠或层叠的隧道介电层、电荷存储层和阻挡层。隧道介电层可包括氧化硅、氧化铪、氧化铝、氧化锆或氧化钽。电荷存储层可包括氮化硅、氮化硼、硅氮化硼或掺杂有杂质的多晶硅。阻挡层可包括单层或者叠层或多层，包括氧化硅、氮化硅、氧化铪、氧化铝、氧化锆或氧化钽或其组合。在一些实施例中，栅极介电层32可具有ONO(氧化物-氮化物-氧化物)堆叠结构，其中氧化物层、氮化物层和氧化物层顺序堆叠或层叠。源极选择晶体管、存储器单元和漏极选择晶体管可形成在电极层16围绕沟道结构CH的区域或面域中。
第一狭缝S1可垂直穿过或穿透第一单元区域CAR1和第二单元区域CAR2中以及连接区域CNR中的第一层间介电层20和层叠件10。
第二狭缝S2可垂直穿过或穿透第一单元区域CAR1和第二单元区域CAR2中的第一层间介电层20和层叠件10。在第一单元区域CAR1和第二单元区域CAR2中，可在相邻的第一狭缝S1之间设置至少一个第二狭缝S2。在连接区域CNR中未设置第二狭缝S2。在第一单元区域CAR1和第二单元区域CAR2中限定的相邻狭缝S1和S2之间的距离可以是第一距离D1。在连接区域CNR中限定的相邻狭缝S1之间的距离可以是第二距离D2，该第二距离D2大于第一距离D1。
如后面将参照图17A至图20C描述的，在衬底1上交替堆叠第一介电层12和第二介电层14并形成第一狭缝S1和第二狭缝S2之后，可通过使用湿法蚀刻工艺来选择性地去除第二介电层14的部分。例如，湿法蚀刻工艺可包括通过第一狭缝S1和第二狭缝S2注入能够去除第二介电层14的蚀刻溶液。随着第二介电层14被去除，可在第一介电层12之间形成空间。可通过利用导电材料填充该空间来形成电极层16。
因为在湿法蚀刻工艺中通过狭缝S1和S2注入蚀刻溶液，所以去除了第二介电层14中最靠近狭缝S1和S2的部分，但第二介电层14中更远离狭缝S1和S2的其它部分可能并未被蚀刻掉，因此可能不会被去除。因此，因为连接区域CNR中相邻狭缝S1之间的距离D2大于单元区域CAR中相邻狭缝S1和S2之间的距离D1，所以可通过从单元区域CAR选择性地蚀刻来去除第二介电层14，并且可去除第二介电层14在连接区域CNR中靠近狭缝S1和S2的外围或在狭缝S1和S2的外围的部分。然而，第二介电层14在连接区域CNR的中央部分或区域中的更远离狭缝S1和狭缝S2的其它部分可被保留并不被去除。
第二介电层14保留的部分可在第一方向和第二方向上限定绝缘区域IS的边界。因此，绝缘区域IS包括第二介电层14的剩余部分以及在第三方向上堆叠在绝缘区域的边界内的第一介电层12。换言之，绝缘区域IS可与狭缝S1和S2隔开在去除单元区域CAR的第二介电层14的湿法蚀刻工艺中被去除的第二介电层14的宽度。
在绝缘区域IS所位于的连接区域CNR的中央部分中，可限定或设置垂直穿过或穿透第一层间介电层20和层叠件10的一个或多个接触插塞CP。接触插塞CP可在绝缘区域IS中垂直穿过第一介电层12和第二介电层14。
图7A是示出根据本公开的实施例的半导体存储器装置的示例的俯视图，图7B是沿图7A的线D-D'截取的截面图。
参照图7B，第二层间介电层22可被限定或设置在第一层间介电层20上或上方，并且可覆盖沟道结构CH和接触插塞CP的顶面。第二层间介电层22可由氧化硅形成。
参照图7A和图7B，位线BL、第一布线W1和第二布线W2可设置在第二层间介电层22上。为了简化，未在图7A中示出第一布线W1。
位线BL可在单元区域CAR中在第二方向SD上延伸，并且可被布置成在第一方向FD上间隔开。虽然为了简化说明，图7A中仅示出一条位线BL，但将理解的是，多条位线BL被设置在第一方向FD上。如图7A所示，每条位线BL可连接到多个存储块BLK中的一列沟道结构CH。
穿过或穿透第二层间介电层22的位线接触部BLC可在位线BL下方设置在与沟道结构CH共有的区域中，并因此可电连接位线BL和沟道结构CH的沟道层30。
穿过或穿透第二层间介电层22的第一接触部C1可被限定或设置在与接触插塞CP共有的区域中，并因此可电连接第一布线W1和接触插塞CP。
第二布线W2可提供连接第一单元区域CAR1的漏极选择线DSL和第二单元区域CAR2的漏极选择线DSL的电气路径。例如，在图7A中，第二布线W2的一端可通过第一单元区域CAR1的第二接触部C2连接到第一单元区域CAR1的漏极选择线DSL，同时第二布线W2的另一端可通过第二单元区域CAR2的第二接触部C2连接到第二单元区域CAR2的漏极选择线DSL。因此，第一单元区域CAR1的漏极选择线DSL和第二单元区域CAR2的漏极选择线DSL可以是第一方向FD上相同线的一部分。第一单元区域CAR1的漏极选择线DSL和第二单元区域CAR2的漏极选择线DSL可通过第二布线W2彼此连接。
图8A是示出根据本公开的实施例的半导体存储器装置的示例的俯视图，图8B是沿图8A的线E-E'截取的截面图。
参照图8B，漏极选择线DSL可包括电极层16中在第三方向上离衬底最远的至少一层。因为在连接区域CNR中去除了漏极选择线DSL或从连接区域CNR中省略了漏极选择线DSL，所以第一单元区域CAR1的漏极选择线DSL和第二单元区域CAR2的漏极选择线DSL可在物理上彼此分开。
第一单元区域CAR1和第二单元区域CAR2中的漏极选择线DSL中的每条漏极选择线可具有由位于其上的漏极选择线DSL造成的焊盘区域。层叠件10可具有由交错的漏极选择线和第一介电层的对形成的台阶结构ST，并且提供漏极选择线DSL的焊盘区域。第二接触部C2可连接到漏极选择线DSL的焊盘区域。台阶结构ST可设置在第一单元区域CAR1和第二单元区域CAR2的与连接区域CNR相邻的端部。为了简化，未在图8A中示出布线和位线。
图9和图10是示出根据本公开的实施例的半导体存储器装置的示例的俯视图。
参照图9，电极层16中多于一个最上层被用作第一单元区域CAR1和第二单元区域CAR2中的漏极选择线DSL。多条漏极选择线DSL中的每条漏极选择线与各自第一介电层12一起从第一单元区域CAR1和第二单元区域CAR2相对于彼此交错进入连接区域CNR。因此，层叠件10可具有由交错的漏极选择线DSL和第一介电层的对形成的台阶结构ST，并且在连接区域CNR中提供漏极选择线DSL的焊盘区域。第二接触部C2可连接到连接区域CNR中的漏极选择线DSL的焊盘区域。漏极选择线DSL可从第一单元区域CAR1和第二单元区域CAR2延伸超过与连接区域CNR的边界。漏极选择线DSL可延伸不同的长度，因此，在连接区域CNR中，漏极选择线DSL中的每条漏极选择线可具有被位于其上的另一漏极选择线DSL暴露的焊盘区域。层叠件10可具有在连接区域CNR的与第一单元区域CAR1和第二单元区域CAR2相邻的端部处由漏极选择线DSL的焊盘区域提供的台阶结构ST。
在本公开的实施例中，因为台阶结构ST未设置在单元区域CAR中，而是设置在连接区域CNR中，所以这种存储器装置避免了由于台阶结构ST的存在而导致的单元区域CAR的损失。因此，这种存储器装置具有能够用于在单元区域CAR中设置存储器单元的附加区域，并且存储器单元的数量增加可有助于提高集成度。
参照图10，在实施例中，仅在与绝缘区域IS共有的区域中省略漏极选择线DSL的部分。漏极选择线DSL的未设置在绝缘区域IS中的部分不被去除。由于这个事实，一些漏极选择线DSL可在连接区域CNR中不被切除，并且在物理上从第一单元区域CAR1延伸穿过连接区域CNR到第二单元区域CAR2。
一些漏极选择线DSL可从第一单元区域CAR1延伸穿过连接区域CNR到第二单元区域CAR2。在一些实施例中，漏极选择线DSL不利用第二布线W2和第二接触部C2。
因此，因为可减少或限制第二布线W2和第二接触部C2的数量，所以本公开的存储器装置避免了可能导致工艺失败的在有限区域内形成大量布线和接触部。在本公开考虑的实施例中，可提高形成第二布线W2和第二接触部C2的工艺裕量，从而抑制或防止工艺失败。
图11是示出根据本公开的实施例的半导体存储器装置的示例的截面图。
参照图11，半导体存储器装置可具有PUC(外围在单元下方)结构。可在存储器结构C下方设置包括图1的行解码器121、页面缓冲器电路122和外围电路123的逻辑结构P。
存储器结构C的结构可与上面参照图3至图7B描述的结构基本相同。
逻辑结构P可包括设置在第二衬底2上的逻辑电路40。第二衬底2可包括从包括以下的组中选择的至少一个：单晶硅层、SOI(绝缘硅)、硅锗(SiGe)层上形成的硅层、介电层上形成的单晶硅层以及介电层上形成的多晶硅层。
逻辑电路40可包括设置在由隔离层2A限定的有源区域上的晶体管TR。虽然未示出，但逻辑电路40可进一步包括电容器、电感器等。逻辑电路40可构成图1的行解码器121、页面缓冲器电路122和外围电路123。
可在第二衬底2上限定层间介电层51A至51D，从而层间介电层51A至51D可覆盖逻辑电路40。层间介电层51A至51D可包括顺序地堆叠或层叠的第三至第六层间介电层51A至51D。第三至第六层间介电层51A至51D可包括氧化硅，例如HDP氧化物或TEOS氧化物。
可分别在第三至第五层间介电层51A至51C上设置布线52A至52C。布线52A至52C可包括设置在第三层间介电层51A上的第三布线52A、设置在第四层间介电层51B上的第四布线52B以及设置在第五层间介电层51C上的第五布线52C。接触部53可穿过或穿透第三、第四和第五层间介电层51A至51C，从而可电连接逻辑电路40和第三布线52A，并且可电连接设置在不同层上的布线52A、52B和52C。
接触插塞CP可穿过或穿透第一层间介电层20、绝缘区域IS的第一介电层12和第二介电层14以及第一衬底1，从而可连接到逻辑结构P。接触插塞CP可穿过或穿透逻辑结构P的第六层间介电层51D，从而可连接到第五布线52C。可在接触插塞CP和第一衬底1之间形成侧壁介电层1A，从而可将接触插塞CP与第一衬底1电隔离。侧壁介电层1A可具有在接触插塞CP和第一衬底1之间围绕接触插塞CP的管、管状体或柱形壳的形状。侧壁介电层1A可由氧化硅形成。
图12是示出根据本公开的实施例的半导体存储器装置的示例的俯视图，图13是沿图12的线F-F'截取的截面图。
参照图12，半导体存储器装置可包括单元区域CAR和连接区域CNR。单元区域CAR可包括被设置成在第二方向SD上间隔开的第一单元区域CAR1和第二单元区域CAR2。连接区域CNR可设置在第一单元区域CAR1和第二单元区域CAR2之间。
可在第一单元区域CAR1和第二单元区域CAR2以及连接区域CNR中设置层叠件10。可在第一单元区域CAR1和第二单元区域CAR2中限定或设置垂直穿过层叠件10(即，在第三方向上延伸)的多个沟道结构CH。
在第一方向FD上延伸的狭缝S可将层叠件10划分成多个部分。狭缝S可以是第一单元区域CAR1、第二单元区域CAR2和连接区域CNR内间隔的间隙或区域，或者是连接区域CNR和第一单元区域CAR1之间或连接区域CNR和第二单元区域CAR2之间间隔的间隙或区域。第一单元区域CAR1和第二单元区域CAR2中的狭缝S之间的距离可以是第一距离D1。连接区域CNR中的狭缝S之间的距离可以是第二距离D2，并且第二距离D2可大于第一距离D1。层叠件10可在连接区域CNR的不与狭缝S相邻并与狭缝S隔开的中央部分或区域处具有绝缘区域IS。绝缘区域IS在第一方向和第二方向上的边界在第一方向和第二方向上从连接区域CNR的边缘向内嵌入。换言之，绝缘区域IS在第一方向和第二方向上的边界和连接区域CNR在第一方向和第二方向上的边界彼此偏移，绝缘区域IS的边界在连接区域CNR的边界内。
可在层叠件10上或上方设置位线BL。位线BL可在第二方向SD上延伸，并且可被布置成在第一方向FD上间隔开。位线BL可通过位线接触部BLC连接到沟道结构CH(参见图13)。在第二方向SD上以行或列设置的沟道结构CH可共同连接到一条位线BL。可在绝缘区域IS中限定或设置垂直穿过或穿透层叠件10的接触插塞CP。
在绝缘区域IS内部构成层叠件10的材料可不同于在绝缘区域IS外部层叠件10中使用的材料。
参照图12和图13，在绝缘区域IS内部，层叠件10可具有第一介电层12和第二介电层14交替堆叠在衬底1上或上方的结构。第一介电层12和第二介电层14可包括不同的材料或由不同的材料形成。例如，第一介电层12可包括用于层间绝缘的介电材料，第二介电层14可包括相对于第一介电层12具有蚀刻选择性的介电材料。例如，第一介电层12可以是氧化硅层，第二介电层14可以是氮化硅层。
在绝缘区域IS外部，层叠件10可具有第一介电层12和电极层16交替堆叠的结构。电极层16可包括导电材料。例如，电极层16可包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)以及过渡金属(例如，钛或钽)中的至少一种。
可在层叠件10上或上方形成第一层间介电层20。沟道结构CH可垂直穿过或穿透第一层间介电层20和层叠件10。
第二层间介电层22可被限定或设置在第一层间介电层20上或上方，并且可覆盖沟道结构CH和接触插塞CP的顶面并填充狭缝S。
位线BL可设置在第二层间介电层22上。位线BL可通过位线接触部BLC连接到沟道结构CH的沟道层30，该位线接触部BLC在与沟道结构CH共有的区域中穿过或穿透位线BL下方的第二层间介电层22。位线BL可通过第一接触部C1连接到接触插塞CP，该第一接触部C1在与接触插塞CP共有的区域中穿过位线BL下方的第二层间介电层22。
半导体存储器装置可具有PUC结构。可在存储器结构C下方设置包括图1的行解码器121、页面缓冲器电路122和外围电路123的逻辑结构P。
逻辑结构P可包括设置在第二衬底2上的逻辑电路40。逻辑电路40可包括设置在由隔离层2A限定的有源区域上的晶体管TRPB。设置在连接区域CNR中的晶体管TRPB可构成页面缓冲器电路122。
虽然未详细示出，但构成页面缓冲器电路122的晶体管TRPB可类似于连接区域CNR中位线BL的布置而在第一方向FD上设置并间隔开。构成页面缓冲器电路122的晶体管TRPB中的至少一些晶体管可与连接区域CNR中的绝缘区域IS垂直重叠(即，晶体管TRPB中的一些晶体管在绝缘区域IS下方)。
接触插塞CP可穿过或穿透第一层间介电层20、绝缘区域IS的第一介电层12和第二介电层14、第一衬底1和第六层间介电层51D，从而可穿过第一衬底1而连接到电连接到晶体管TRPB的第五布线52C。接触插塞CP可提供连接位线BL和页面缓冲器电路122的电气路径。
图14是示出根据本公开的实施例的半导体存储器装置的示例的俯视图，图15是沿图14的线G-G'截取的截面图。
参照图14，半导体存储器装置可包括单元区域CAR、连接区域CNR和细长区域SR。连接区域CNR和细长区域SR可被设置成在第二方向SD上间隔开。单元区域CAR可被设置成在第一方向FD上与连接区域CNR和细长区域SR相邻。单元区域CAR在第二方向SD上的宽度可大于连接区域CNR在第二方向SD上的宽度和细长区域SR在第二方向SD上的宽度两者。
可在跨越单元区域CAR、连接区域CNR和细长区域SR的衬底(未示出)上或上方设置层叠件10。可在单元区域CAR中的层叠件10中限定或设置在垂直方向上(即，在第三方向上)穿过或穿透层叠件10的多个沟道结构CH。
狭缝S可将层叠件10划分成多个部分，即，单元区域CAR中的层叠件10、连接区域CNR中的层叠件10以及细长区域SR中的层叠件10。附加狭缝S可在单元区域CAR中在第一方向上分隔沟道结构CH的行。
单元区域CAR中狭缝S之间的距离可以是第一距离D1。连接区域CNR中狭缝S之间的距离可以是第二距离D2。细长区域SR中狭缝S之间的距离可以是第三距离D3。第二距离D2大于第一距离D1并且大于第三距离D3。
层叠件10可在连接区域CNR的与狭缝S隔开的中央部分或区域处具有绝缘区域IS。绝缘区域IS在第一方向和第二方向上的边界在第一方向和第二方向上从连接区域CNR的边缘向内嵌入。换言之，绝缘区域IS在第一方向和第二方向上的边界和连接区域CNR在第一方向和第二方向上的边界彼此偏移，绝缘区域IS的边界在连接区域CNR的边界内。在绝缘区域IS内部构成层叠件10的材料可不同于在绝缘区域IS外部层叠件10中使用的材料。
参照图14和图15，在绝缘区域IS内部，层叠件10可具有第一介电层12和第二介电层14交替堆叠在衬底1上或上方的结构。第一介电层12和第二介电层14可包括不同的材料或由不同的材料形成。例如，第一介电层12可包括用于层间绝缘的介电材料，第二介电层14可包括相对于第一介电层12具有蚀刻选择性的介电材料。例如，第一介电层12可以是氧化硅层，并且第二介电层14可以是氮化硅层。
在绝缘区域IS外部，层叠件10可具有第一介电层12和电极层16交替堆叠的结构。电极层16可包括导电材料。例如，电极层16可包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)以及过渡金属(例如，钛或钽)中的至少一种。
源极选择线SSL可包括电极层16中在第三方向上最靠近衬底的至少一层。漏极选择线DSL可包括电极层16中在第三方向上离衬底最远的至少一层。源极选择线SSL和漏极选择线DSL之间的剩余电极层16可构成字线WL。
电极层16和各自第一介电层12的对可从单元区域CAR向细长区域SR延伸不同的长度。换言之，电极层16和各自第一介电层12的对的端部或边缘可在第一方向上从细长区域SR向单元区域CAR交错。在细长区域SR中，电极层16中的每个电极层可具有由位于其上的另一电极层16形成的焊盘区域。因此，在细长区域SR中，层叠件10可具有由电极层16的台阶焊盘区域限定的台阶结构ST'。
可在电极层16的焊盘区域上设置第三接触部C3。该第三接触部C3可在垂直方向上穿过焊盘区域上的第二层间介电层22和第一层间介电层20以及第一介电层12，并且可连接到电极层16。第三布线W3可被限定或设置在第二层间介电层22上，并且可连接到第三接触部C3。
半导体存储器装置可具有PUC结构。可在包括存储器单元阵列110的存储器结构C下方设置包括图1的行解码器121、页面缓冲器电路122和外围电路123的逻辑结构P。
逻辑结构P可包括设置在第二衬底2上的逻辑电路40。逻辑电路40可包括设置在由隔离层2A限定的有源区域上的多个晶体管。晶体管可包括构成行解码器121的传输晶体管TRXDEC。传输晶体管TRXDEC中的至少一些晶体管可与连接区域CNR中的绝缘区域IS垂直重叠(即，传输晶体管TRXDEC中的一些晶体管在绝缘区域IS下方)。
接触插塞CP可穿过或穿透第一层间介电层20、绝缘区域IS的第一介电层12和第二介电层14、第一衬底1和第六层间介电层51D，从而可连接到第五布线52C，该第五布线52C又连接到传输晶体管TRXDEC。接触插塞CP可提供连接电极层16和传输晶体管TRXDEC的电气路径。
图16A至图16C是帮助说明根据本公开的实施例的半导体存储器装置的截面图的示图。
参照图16A，介电层24可被限定或设置在第二层间介电层22上，并且可覆盖位线BL和布线W1。虽然图16A仅示出位线BL和连接到接触插塞CP的布线W1，但将注意的是，包括连接到电极层16的布线的多个布线可被限定或设置在第二层间介电层22上。可在介电层24上限定或设置通过垂直通孔Vd连接到位线BL和布线W1的第一焊盘PAD1。可在介电层24上形成介电层26，并且介电层26可暴露第一焊盘PAD1的顶面，同时覆盖第一焊盘PAD1的侧面。
参照图16A和图16B，可在逻辑结构P的第六层间介电层51D上限定第二焊盘PAD2。该第二焊盘PAD2可对应于存储器结构C的第一焊盘PAD1。可在第二焊盘PAD2下方形成穿过或穿透第六层间介电层51D的垂直通孔Ve，从而可连接第二焊盘PAD2和第五布线52C。可在第六层间介电层51D上限定介电层51E，从而介电层51E可暴露第二焊盘PAD2的顶面，同时覆盖第二焊盘PAD2的侧面。
重新参照图16A，可在第一衬底1的底面上设置连接到接触插塞CP的第三焊盘PAD3。虽然未示出，但可限定或设置与第一衬底1的底面共有的介电层，并且该介电层可隔离第三焊盘PAD3和第一衬底1。可在第一衬底1的底面上形成保护层60，从而保护层60可暴露第三焊盘PAD3的顶面，并且覆盖第三焊盘PAD3的侧面。
参照图16C，可颠倒图16B所示的结构，使得第二焊盘PAD2面向第一焊盘PAD1，然后可堆叠在图16A所示的结构上。由于第二焊盘PAD2和与其对应的第一焊盘PAD1彼此连接，所以可形成连接存储器结构C中包括的存储器单元和逻辑结构P的逻辑电路的电气路径。
根据本公开的实施例，逻辑结构P可设置在存储器结构C上方。可将具有这种结构的半导体装置定义为POC(外围在单元上方)结构。
图17A至图20C是帮助说明根据本公开的实施例的制造半导体存储器装置的方法的视图的示例。详细地，图17A至图20A示出帮助说明根据本公开的实施例的制造半导体存储器装置的方法的俯视图。图17B至图20B分别是沿图17A至图20A的线H-H'截取的截面图，图17C至图20C分别是沿图17A至图20A的线I-I'截取的截面图。
参照图17A至图17C，可在衬底1上或上方交替地堆叠第一介电层12和第二介电层14，从而可形成预制层叠件10A，该衬底1由单元区域CAR和连接区域CNR限定或者被划分成单元区域CAR和连接区域CNR。
衬底1可包括从包括以下的组中选择的至少一个：单晶硅层、SOI(绝缘硅)、硅锗(SiGe)层上形成的硅层、介电层上形成的单晶硅层以及介电层上形成的多晶硅层。第一介电层12和第二介电层14可由不同的材料形成。例如，第一介电层12可由用于层间绝缘的介电材料形成，第二介电层14可由用作牺牲层并且相对于第一介电层12具有蚀刻选择性的介电材料形成。例如，第一介电层12可被形成为氧化硅层，第二介电层14可被形成为氮化硅层。
连接区域CNR的最上面的第一介电层12和最上面的第二介电层14可通过光刻工艺去除。随后，剩余的最上面的第二介电层14可利用导电材料替换，并且可用作或构成漏极选择线。虽然本实施例示出仅蚀刻最上面的第二介电层14，但将注意的是，在其它实施例中，可从预制层叠件10A的顶部蚀刻至少两个第二介电层14。
可在衬底1上或上方形成覆盖预制层叠件10A的第一层间介电层20。第一层间介电层20可被形成为氧化硅层。可形成垂直穿过或穿透第一层间介电层20和预制层叠件10A的沟道结构CH。
参照图18A至图18C，可在第一层间介电层20和沟道结构CH上形成具有狭缝状开口的掩模图案PR。单元区域CAR中掩模图案PR的开口之间的距离可以是第一距离D1。连接区域CNR中掩模图案PR的开口之间的距离可以是第二距离D2，并且第二距离D2可大于第一距离D1。
通过使用掩模图案PR作为蚀刻掩模来蚀刻预制层叠件10A，可形成第一狭缝S1和第二狭缝S2。
第一狭缝S1可以存储块BLK为单位来划分预制层叠件10A。第二狭缝S2可进一步在存储块BLK内划分预制层叠件10A。第一狭缝S1可穿过连接区域CNR和单元区域CAR形成，第二狭缝S2可仅在单元区域CAR中形成。单元区域CAR中狭缝S1和S2之间的距离可与第一距离D1基本相同。连接区域CNR中狭缝S1之间的距离可与第二距离D2基本相同。掩模图案PR可由光致抗蚀剂形成，并且可在狭缝S1和S2形成之后去除。
参照图19A至图19C，可执行去除单元区域CAR的第二介电层14的湿法蚀刻工艺。在执行湿法蚀刻工艺时，可通过狭缝S1和S2注入能够去除第二介电层14的蚀刻溶液。因为通过狭缝S1和S2注入了蚀刻溶液，所以可去除第二介电层14的与狭缝S1和S2相邻的材料。因为连接区域CNR中狭缝S1之间的距离D2大于单元区域CAR中狭缝S1和S2之间的距离D1，所以可去除单元区域CAR的第二介电层14，并且也可去除第二介电层14的在连接区域CNR的边缘或边界处靠近狭缝S1和S2的一些材料。然而，可保留第二介电层14的在连接区域CNR的中央部分的一些材料。剩余的第二介电层14可与上面和下面的第一介电层12一起限定绝缘区域IS。
参照图20A至图20C，通过利用导电材料来填充去除了第二介电层14的空间，可形成电极层16。例如，用作电极层16的导电材料可包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)以及过渡金属(例如，钛或钽)中的至少一种。因此，可利用电极层16替换单元区域CAR中和连接区域CNR的外围中已被选择性地蚀刻掉的第二介电层14。
可形成垂直穿过或穿透第一层间介电层20以及绝缘区域IS的第一介电层12和第二介电层14的接触插塞CP。绝缘区域IS的第一介电层12和第二介电层14可提供设置接触插塞CP的空间。
图21A至图25B是帮助说明与本公开有关的制造半导体存储器装置的方法的视图的示例。详细地，图21A至图25A示出帮助说明与本公开有关的制造半导体存储器装置的方法的俯视图。图21B至25B分别是沿图21A至25A的线J-J'截取的截面图。
参照图21A和图21B，可在衬底1上或上方交替地堆叠第一介电层12和第二介电层14，从而可形成预制层叠件10A，该衬底1由单元区域CAR和连接区域CNR限定或者被划分成单元区域CAR和连接区域CNR。可在衬底1上形成覆盖预制层叠件10A的第一层间介电层20，并且可在单元区域CAR中形成穿过或穿透第一层间介电层20和预制层叠件10A的沟道结构CH。
可在第一层间介电层20和沟道结构CH上形成第一掩模图案PR1，并且通过使用该第一掩模图案PR1作为蚀刻掩模来蚀刻预制层叠件10A，可形成第三狭缝S3和第四狭缝S4。
第三狭缝S3可设置在连接区域CNR中，并且当在俯视图中观察时可具有闭环形状。第四狭缝S4可在单元区域CAR和连接区域CNR中在第一方向FD上延伸，并且可将预制层叠件10A和沟道结构CH划分成多个部分。连接区域CNR中狭缝S3之间的距离可类似于或小于单元区域CAR中所限定的狭缝S4之间的距离，即d1大于d21。在形成狭缝S3和S4之后，可去除第一掩模图案PR1。
参照图22A和图22B，可形成填充狭缝S3和S4的蚀刻阻挡层EB。蚀刻阻挡层EB可由对用于去除第二介电层14的蚀刻溶液具有抗蚀刻性的介电材料形成。例如，如果第二介电层14由氮化物形成，则蚀刻阻挡层EB可由氧化硅形成。
参照图23A和图23B，可形成第二掩模图案PR2，第二掩模图案PR2覆盖连接区域CNR的第一层间介电层20和填充在第三狭缝S3中的蚀刻阻挡层EB，并且暴露单元区域CAR和填充在连接区域CNR的第四狭缝S4中的蚀刻阻挡层EB。
可通过使用第二掩模图案PR2作为蚀刻掩模的蚀刻工艺来去除蚀刻阻挡层EB。由于这个事实，可去除填充在第四狭缝S4中的蚀刻阻挡层EB，并且可保留填充在连接区域CNR的第三狭缝S3中的蚀刻阻挡层EB。在从第四狭缝S4去除蚀刻阻挡层EB之后，可去除第二掩模图案PR2。
参照图24A和图24B，可执行去除第二介电层14的湿法蚀刻工艺。当执行湿法蚀刻工艺时，可通过第四狭缝S4注入能够去除第二介电层14的蚀刻溶液。
因为蚀刻阻挡层EB由对蚀刻溶液具有抗蚀刻性的材料形成，所以可保留而不去除第二介电层14被蚀刻阻挡层EB包围的部分。剩余的第二介电层14可与上面和下面的第一介电层12一起限定绝缘区域IS。可将该绝缘区域IS限定为被蚀刻阻挡层EB包围的区域。
参照图25A和图25B，可通过利用导电材料填充去除了第二介电层14的空间来形成电极层16。可形成垂直穿过或穿透绝缘区域IS的第一介电层12和第二介电层14以及第一层间介电层20的接触插塞CP。
如上参照图21A至图25B所描述的，如果使用蚀刻阻挡层EB来限定绝缘区域IS，则需要执行上述工艺：形成用作蚀刻阻挡层EB的材料、形成第二掩模图案PR2、去除由第二掩模图案PR2暴露的蚀刻阻挡层EB、在去除蚀刻阻挡层EB之后去除剩余的第二掩模图案PR2等。
由于市场因素，购买者对半导体存储器装置的价格非常敏感。减少制造过程中制造步骤的数量是减少制造时间和制造成本的非常重要的因素。进一步地，通过减少制造步骤的数量来简化过程，可以减少制造过程中发生的故障。
根据本公开的实施例，通过将连接区域CNR的狭缝S1之间的距离D2配置成大于单元区域CAR的狭缝S1和S2之间的距离D1，在去除单元区域CAR的第二介电层14的湿法蚀刻工艺中，可防止去除连接区域CNR的远离狭缝S1和S2的中央部分中的第二介电层14，从而可配置用于设置接触插塞CP的绝缘区域IS。也就是说，根据本公开的实施例，即使在不形成蚀刻阻挡层的情况下，也可配置绝缘区域IS。因此，可省略形成蚀刻阻挡层所需的制造步骤，例如，形成用作蚀刻阻挡层的材料的步骤、形成覆盖待设置接触插塞的区域的掩模图案的步骤、去除由掩模图案暴露的蚀刻阻挡层的步骤以及在去除蚀刻阻挡层之后去除剩余的掩模图案的步骤。因此，可减少制造时间和制造成本，并且可减少制造过程中发生的故障，从而有助于提高产量。
图26是示意性地示出根据本公开的实施例的包括半导体存储器装置的存储器系统的简化框图。
参照图26，存储器系统600可包括非易失性存储器装置610和存储器控制器620。
非易失性存储器装置610可包括如上所述的根据本公开的实施例的非易失性存储器装置，并且可以如上所述的方式进行操作。
存储器控制器620可控制非易失性存储器装置610。例如，非易失性存储器装置610和存储器控制器620的组合可被配置成存储卡或固态硬盘(SSD)。存储器控制器620可包括SRAM 621、中央处理单元(CPU)622、主机接口623、ECC块624、存储器接口625。
SRAM 621可用作CPU 622的工作存储器。主机接口623可包括可与存储器系统600联接的主机的数据交换协议。
ECC块624可检测并校正从非易失性存储器装置610中读出的数据中的错误。
存储器接口625可与非易失性存储器装置610接口连接。CPU 622可执行针对存储器控制器620的数据交换的一般控制操作。
虽然未示出，但对于本领域技术人员应变得显而易见的是，存储器系统600可进一步被设置有ROM，该ROM存储用于与主机接口连接的代码数据。非易失性存储器装置610可被设置为由多个闪速存储器芯片构成的多芯片封装。
存储器系统600可用作具有低错误发生可能性的高可靠性的存储介质。可针对诸如固态硬盘(SSD)的存储器系统提供前述的非易失性存储器装置。存储器控制器620可通过诸如以下的各种接口协议中的一种接口协议与外部装置(例如，主机)通信：USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(高速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小型磁盘接口)协议和IDE(集成电路设备)协议等。
图27是示意性地示出根据本公开的实施例的包括半导体存储器装置的计算系统的简化框图。
参照图27，根据实施例的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器(或CPU)720、RAM 730、用户接口740、诸如基带芯片组(baseband chipset)的调制解调器750。在实施例中，计算系统700可以是移动装置，在这种情况下，可另外提供电池(未示出)以供应计算系统700的操作电压。虽然未在附图中示出，但对于本领域技术人员将变得显而易见的是，计算系统700可进一步包括应用芯片组(application chipset)、COMS图像传感器(CIS)、移动DRAM等。例如，存储器系统710可被配置成使用非易失性存储器来存储数据的SSD(固态驱动器/固态硬盘)。同样，作为示例，存储器系统710可被设置为融合闪速存储器(例如，NAND或NOR闪速存储器)。
尽管上面已经描述了各个实施例，但是本领域技术人员将理解的是，所描述的实施例仅作为示例。因此，本文所描述的半导体存储器装置不应基于所描述的实施例而受到限制。

Claims (20)

1.一种半导体存储器装置，包括：
层叠件，设置在衬底上方并具有单元区域和连接区域；
多个沟道结构，穿过所述单元区域中的所述层叠件；以及
多个狭缝，
所述层叠件包括：
多个第一介电层；
多个电极层，在所述单元区域中和所述连接区域的外围中与所述多个第一介电层交替堆叠；以及
多个第二介电层，在所述连接区域的中央与所述多个第一介电层交替堆叠，
其中所述连接区域中狭缝之间的距离大于所述单元区域中狭缝之间的距离，并且
其中在所述连接区域的外围与中央的交叉处，所述多个电极层中的一个电极层和所述多个第二介电层中的一个第二介电层彼此接触。
2.根据权利要求1所述的半导体存储器装置，进一步包括：
多个接触插塞，穿过所述连接区域的中央的第一介电层和第二介电层。
3.根据权利要求1所述的半导体存储器装置，进一步包括：
多条位线，设置在所述层叠件上方并通过多个位线接触部连接到所述多个沟道结构，
其中所述多条位线在第二方向上延伸并且在第一方向上间隔开，所述第一方向与所述第二方向交叉。
4.根据权利要求3所述的半导体存储器装置，
其中所述单元区域包括在所述第一方向上彼此间隔开的第一单元区域和第二单元区域，
其中所述连接区域设置在所述第一单元区域和所述第二单元区域之间，并且
其中所述狭缝包括：
多个第一狭缝，在所述第一单元区域和所述第二单元区域以及所述连接区域中在所述第一方向上延伸，并且在所述第二方向上间隔开；以及
多个第二狭缝，在所述第一单元区域和所述第二单元区域中在所述第一方向上延伸，
其中所述多个第二狭缝中的至少一个第二狭缝位于所述第一单元区域和所述第二单元区域中相邻的第一狭缝之间。
5.根据权利要求4所述的半导体存储器装置，其中所述第一狭缝以存储块为单位来划分所述层叠件和沟道结构。
6.根据权利要求4所述的半导体存储器装置，其中第二狭缝在所述第一单元区域和所述第二单元区域中以小于存储块的单位来划分所述层叠件和沟道结构。
7.根据权利要求1所述的半导体存储器装置，
其中电极层包括多条漏极选择线、多条源极选择线以及设置在所述漏极选择线和所述源极选择线之间的多条字线，并且
其中所述漏极选择线中的至少一条漏极选择线从所述连接区域中被切除。
8.根据权利要求7所述的半导体存储器装置，其中所述层叠件具有台阶结构，所述台阶结构在第一单元区域和第二单元区域的与所述连接区域相邻的端部具有所述漏极选择线的多个焊盘区域。
9.根据权利要求7所述的半导体存储器装置，其中所述层叠件具有台阶结构，所述台阶结构在所述连接区域的与第一单元区域和第二单元区域相邻的端部具有所述漏极选择线的多个焊盘区域。
10.根据权利要求3所述的半导体存储器装置，
其中所述单元区域包括在所述第二方向上彼此间隔开的第一单元区域和第二单元区域，
其中所述连接区域设置在所述第一单元区域和所述第二单元区域之间，并且
其中所述狭缝在所述第一方向上延伸并且在所述第二方向上间隔开。
11.根据权利要求3所述的半导体存储器装置，进一步包括：
细长区域，在所述第二方向上与所述连接区域相邻，
其中所述单元区域在所述第一方向上与所述连接区域相邻，并且在所述第一方向上与所述细长区域相邻，
其中电极层在所述第一方向上以不同的长度从所述单元区域向所述细长区域延伸，并且
其中电极层中的每个电极层具有与位于电极层上的另一电极层交错的暴露的焊盘区域。
12.根据权利要求11所述的半导体存储器装置，其中所述细长区域中狭缝之间的距离小于所述连接区域中狭缝之间的距离。
13.一种半导体存储器装置，包括：
存储器结构，设置在第一衬底上方；以及
逻辑结构，设置在第二衬底上方，
所述存储器结构包括：
层叠件，设置在所述第一衬底上方并具有单元区域和连接区域；
多个沟道结构，穿过所述单元区域中的所述层叠件；以及
多个狭缝，
所述层叠件包括：
多个第一介电层；
多个电极层，在所述单元区域中和所述连接区域的外围中与所述多个第一介电层交替堆叠；以及
多个第二介电层，在所述连接区域的中央与所述多个第一介电层交替堆叠，
其中所述连接区域中狭缝之间的距离大于所述单元区域中狭缝之间的距离，并且
其中在所述连接区域的外围与中央的交叉处，所述多个电极层中的一个电极层和所述多个第二介电层中的一个第二介电层彼此接触。
14.根据权利要求13所述的半导体存储器装置，
其中所述第一衬底设置在所述逻辑结构上方，并且
其中所述半导体存储器装置进一步包括多个接触插塞，所述多个接触插塞穿过所述连接区域的中央的所述层叠件和所述第一衬底，并且连接到所述逻辑结构。
15.根据权利要求14所述的半导体存储器装置，
其中所述逻辑结构包括：
逻辑电路，设置在所述第二衬底上方；
多个层间介电层，覆盖所述逻辑电路；以及
多个布线，设置在所述层间介电层上方，
其中所述多个接触插塞中的每个接触插塞连接到所述布线中的任意一个布线。
16.根据权利要求13所述的半导体存储器装置，
其中所述存储器结构包括设置在所述层叠件上方的多个第一焊盘，
其中所述逻辑结构包括设置在所述第二衬底上方的逻辑电路和设置在所述逻辑电路上方并连接到所述逻辑电路的多个第二焊盘，并且
其中所述第一焊盘和所述第二焊盘彼此结合。
17.根据权利要求16所述的半导体存储器装置，进一步包括：
多个接触插塞，连接到所述第一焊盘，并且穿过所述连接区域的中央的所述层叠件和所述第一衬底；以及
多个第三焊盘，设置在所述第一衬底下方，并且连接到所述接触插塞。
18.一种制造半导体存储器装置的方法，包括：
通过在具有单元区域和连接区域的衬底上方交替堆叠多个第一介电层和多个第二介电层来形成预制层叠件；
形成穿过所述预制层叠件的多个狭缝，使得所述连接区域中所述狭缝之间的距离大于所述单元区域中所述狭缝之间的距离；
通过经由所述狭缝注入用于去除所述第二介电层的蚀刻溶液，去除所述单元区域中的所述第二介电层以及与所述狭缝相邻的所述连接区域的外围中的所述第二介电层，同时保留所述连接区域的中央的所述第二介电层；并且
在去除了所述第二介电层的空间中形成电极层。
19.根据权利要求18所述的方法，进一步包括：
在形成所述电极层之后，形成穿过所述连接区域的中央的所述第一介电层和所述第二介电层的接触插塞。
20.根据权利要求18所述的方法，其中所述第二介电层由相对于所述第一介电层具有蚀刻选择性的介电材料形成。
CN202010062763.4A 2019-07-15 2020-01-20 半导体存储器装置及其制造方法 Active CN112234068B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190085409A KR20210013671A (ko) 2019-07-15 2019-07-15 반도체 메모리 장치 및 그 제조방법
KR10-2019-0085409 2019-07-15

Publications (2)

Publication Number Publication Date
CN112234068A true CN112234068A (zh) 2021-01-15
CN112234068B CN112234068B (zh) 2024-06-04

Family

ID=

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102299137A (zh) * 2010-06-28 2011-12-28 三星电子株式会社 半导体器件和制造该器件的方法
US20120178234A1 (en) * 2011-01-11 2012-07-12 Samsung Electronics Co., Ltd. Method of manufacturing an integrated circuit device
US20130307028A1 (en) * 2012-05-15 2013-11-21 Nam-Jae Lee Nonvolatile memory device and method for fabricating the same
CN106684086A (zh) * 2015-11-06 2017-05-17 爱思开海力士有限公司 半导体器件及其操作方法
US20180019256A1 (en) * 2016-07-13 2018-01-18 Sandisk Technologies Llc Selective tungsten growth for word lines of a three-dimensional memory device
WO2018161836A1 (en) * 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Through array contact structure of three-dimensional memory device
US20190057974A1 (en) * 2017-03-08 2019-02-21 Yangtze Memory Technologies Co., Ltd. Hybrid bonding contact structure of three-dimensional memory device
US20190115357A1 (en) * 2017-10-16 2019-04-18 SK Hynix Inc. Semiconductor memory device of three-dimensional structure

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102299137A (zh) * 2010-06-28 2011-12-28 三星电子株式会社 半导体器件和制造该器件的方法
US20120178234A1 (en) * 2011-01-11 2012-07-12 Samsung Electronics Co., Ltd. Method of manufacturing an integrated circuit device
US20130307028A1 (en) * 2012-05-15 2013-11-21 Nam-Jae Lee Nonvolatile memory device and method for fabricating the same
CN106684086A (zh) * 2015-11-06 2017-05-17 爱思开海力士有限公司 半导体器件及其操作方法
US20180019256A1 (en) * 2016-07-13 2018-01-18 Sandisk Technologies Llc Selective tungsten growth for word lines of a three-dimensional memory device
WO2018161836A1 (en) * 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Through array contact structure of three-dimensional memory device
US20190057974A1 (en) * 2017-03-08 2019-02-21 Yangtze Memory Technologies Co., Ltd. Hybrid bonding contact structure of three-dimensional memory device
US20190115357A1 (en) * 2017-10-16 2019-04-18 SK Hynix Inc. Semiconductor memory device of three-dimensional structure

Also Published As

Publication number Publication date
US20210020654A1 (en) 2021-01-21
US11488976B2 (en) 2022-11-01
US10896918B1 (en) 2021-01-19
US20210143173A1 (en) 2021-05-13
KR20210013671A (ko) 2021-02-05

Similar Documents

Publication Publication Date Title
US10573659B2 (en) Semiconductor memory device of three-dimensional structure
US11563030B2 (en) Semiconductor memory device and manufacturing method thereof
US20190237472A1 (en) Semiconductor memory device of three-dimensional structure
US20200152573A1 (en) Semiconductor memory device of three-dimensional structure
US10446565B2 (en) Semiconductor memory device of three-dimensional structure including a dummy block
US10896918B1 (en) Semiconductor memory device and manufacturing method thereof
CN111755459B (zh) 具有布线结构的半导体存储器装置
CN110767657B (zh) 半导体装置及半导体装置的制造方法
CN110718241B (zh) 半导体存储器装置
US10665601B2 (en) Semiconductor device and method of manufacturing the same
CN111446257B (zh) 半导体存储器装置
US11233063B2 (en) Semiconductor device and manufacturing method of the semiconductor device
CN113964130A (zh) 三维存储器装置及其制造方法
KR20210145417A (ko) 3차원 메모리 장치 및 그 제조방법
CN112447740B (zh) 具有三维结构的半导体存储器装置及其制造方法
CN112310087B (zh) 半导体存储器装置
CN113497055A (zh) 半导体存储器装置及其制造方法
CN112234068B (zh) 半导体存储器装置及其制造方法
US20210036007A1 (en) Semiconductor memory device having three-dimensional structure and method for manufacturing the same
KR20220073357A (ko) 3차원 메모리 장치 및 그 제조방법
CN112185975B (zh) 具有传输晶体管的半导体存储器装置
CN113130499A (zh) 半导体存储器装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant