KR20190042310A - 3차원 구조의 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 기판 상에 형성된 주변 회로 소자, 상기 주변 회로 소자를 덮는 하부 절연막, 상기 하부 절연막 내에 배치되며 상기 주변 회로 소자에 연결되는 하부 배선을 포함하는 로직 구조체와, 상기 로직 구조체 상에 상기 기판의 상부면과 수직한 제1 방향으로 적층되는 메모리 구조체와, 상기 메모리 구조체를 덮는 제1 상부 절연막 상에 배치되고 상기 기판의 상부면과 평행한 제2 방향으로 연장되며 제1 비트 라인 단락 및 제2 비트 라인 단락으로 분리된 비트 라인과, 상기 제1 비트 라인 단락과 상기 제2 비트 라인 단락 사이에서 상기 제1 상부 절연막 상에 배치되며 상기 메모리 구조체를 관통하는 파워 연결 컨택을 통해 상기 하부 배선에 연결되는 파워 패드를 포함할 수 있다.

Description

3차원 구조의 반도체 메모리 장치{THREE DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 3차원 구조의 메모리 셀 어레이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 억세스하기 위해 전원 전압, 접지 전압, 소스 전압 등과 같은 동작 전압을 필요로 한다.
본 발명의 실시예들은 안정적으로 동작 전압을 제공할 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판상에 형성된 주변 회로 소자, 상기 주변 회로 소자를 덮는 하부 절연막, 상기 하부 절연막 내에 배치되며 상기 주변 회로 소자에 연결되는 하부 배선을 포함하는 로직 구조체와, 상기 로직 구조체 상에 상기 기판의 상부면과 수직한 제1 방향으로 적층되는 메모리 구조체와, 상기 메모리 구조체를 덮는 제1 상부 절연막 상에 배치되고 상기 기판의 상부면과 평행한 제2 방향으로 연장되며 제1 비트 라인 단락 및 제2 비트 라인 단락으로 분리된 비트 라인과, 상기 제1 비트 라인 단락과 상기 제2 비트 라인 단락 사이에서 상기 제1 상부 절연막 상에 배치되며 상기 메모리 구조체를 관통하는 파워 연결 컨택을 통해 상기 하부 배선에 연결되는 파워 패드를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판상에 형성된 주변 회로 소자, 상기 주변 회로 소자를 덮는 하부 절연막, 상기 하부 절연막 내에 배치되며 상기 주변 회로 소자에 연결되는 하부 배선을 포함하는 로직 구조체와, 상기 로직 구조체 상에 상기 기판의 상부면과 수직한 제1 방향으로 적층되며 상기 기판의 상부면에 평행한 제2 방향으로 배열되는 메모리 블록들 및 더미 블록을 포함하는 메모리 구조체와, 상기 메모리 구조체를 덮는 제1 상부 절연막 상에 배치되고 각각 상기 더미 블록의 양단부로부터 상기 제2 방향을 따라서 서로 반대 방향으로 연장되는 제1 비트 라인 단락 및 제2 비트 라인 단락을 포함하는 복수의 비트 라인들과, 상기 비트 라인들의 제1 비트 라인 단락들 및 제2 비트 라인 단락들 사이에서 상기 제1 상부 절연막 상에 배치되며 상기 더미 블록을 관통하는 파워 연결 컨택을 통해 상기 하부 배선에 연결되는 파워 패드를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판상에 형성된 주변 회로 소자, 상기 주변 회로 소자를 덮는 하부 절연막, 상기 하부 절연막 내에 배치되며 상기 주변 회로 소자에 연결되는 하부 배선을 포함하는 로직 구조체와, 상기 로직 구조체 상에 배치된 반도체층과, 상기 반도체층 상에 배치되고 상기 기판의 상부면과 수직한 제1 방향을 따라서 교대로 적층되는 복수의 게이트 전극층들 및 제1 층간절연막들을 각각 포함하며 상기 기판의 상부면과 평행한 제2 방향을 따라서 배열되는 복수의 메모리 블록들과, 상기 반도체층 상에 상기 메모리 블록들과 상기 제2 방향으로 이웃하여 배치되며 상기 제1 방향을 따라서 교대로 적층되는 복수의 더미 게이트 전극층들 및 제2 층간절연막을 각각 포함하는 복수의 더미 블록과, 상기 메모리 블록들 및 상기 더미 블록들을 덮는 제1 상부 절연막 상에 배치되고 상기 제2 방향으로 연장되며 각각 상기 더미 블록들 중 대응하는 더미 블록 상에서 제1 비트 라인 단락 및 제2 비트 라인 단락으로 분리되는 복수의 비트 라인들과, 상기 비트 라인들의 제1 비트 라인 단락들과 제2 비트 라인 단락들 사이에서 상기 제1 상부 절연막 상에 배치되며 상기 더미 블록들을 관통하는 파워 연결 컨택들을 통해서 상기 하부 배선에 연결되는 파워 패드들을 포함할 수 있다.
본 발명의 실시예들에 의하면, 메모리 구조체 상부의 비트 라인을 컷팅하고 컷팅된 비트 라인에 의해 마련되는 공간을 통해서 비트 라인 상부의 파워 라인과 메모리 구조체 하부 로직 구조체에 포함된 주변 회로 소자간을 연결하는 파워 전달 경로를 구성할 수 있다. 따라서, 로직 구조체의 하부 배선층에 배치되는 연결 패드들로 인한 공간적 제약에서 벗어나 파워 전달 경로의 개수를 충분히 확보할 수 있으므로 주변 회로 소자에 안정적으로 동작 전압을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이를 나타내는 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치관계를 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이다.
도 5는 도 4의 A-A' 선에 따른 단면도이다.
도 6은 본 발명과 관련된 반도체 메모리 장치를 도시한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 평면도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치관계를 나타내는 평면도들이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 메모리 셀 어레이(100) 및 주변 회로(200)를 포함할 수 있다. 주변 회로(200)는 로우 디코더(210) 및 페이지 버퍼 회로(220)를 포함할 수 있다. 도시하지 않았지만, 주변 회로(200)는 제어 로직, 전압 발생기, 칼럼 디코더, 입출력 버퍼를 더 포함할 수 있다.
일 실시예에서, 메모리 셀 어레이(100)는 제1 메모리 뱅크(B1) 및 제2 메모리 뱅크(B2)을 포함할 수 있다. 제1,제2 메모리 뱅크(B1,B2)로 구성된 메모리 셀 어레이(100)를 하나의 플레인(Plane)으로 정의할 수 있다.
제1,제2 메모리 뱅크(B1,B2) 각각은 복수의 메모리 블록들(미도시)을 포함할 수 있다. 메모리 블록들은 로우 라인들(RL)을 통해 로우 디코더(210)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인을 포함할 수 있다. 메모리 블록들은 비트 라인들(BL)을 통해 페이지 버퍼 회로(220)에 연결될 수 있다.
메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 대응하는 비트 라인과 공통 소스 라인 사이에 직렬 연결되는 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 소스 선택 트랜지스터들을 포함할 수 있다. 일 실시예로서, 메모리 셀들은 비휘발성 메모리 셀들일 수 있다.
로우 디코더(210)는 전압 발생기에서 생성된 동작 전압을 외부에서 입력되는 로우 어드레스에 따라 선택된 메모리 셀들에 전송하도록 구성될 수 있다.
페이지 버퍼 회로(220)는 비트 라인들(BL)을 통해 메모리 셀 어레이(100)에 연결될 수 있다. 일 실시예에서, 페이지 버퍼 회로(220)는 제1 메모리 뱅크(B1)에 대응하는 제1 페이지 버퍼부(221) 및 제2 메모리 뱅크(B2)에 대응하는 제2 페이지 버퍼부(222)를 포함할 수 있다. 제1 페이지 버퍼부(221) 및 제2 페이지 버퍼부(222) 각각은 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 비트 라인들(BL)에 각각 대응할 수 있다. 페이지 버퍼들 각각은 대응하는 비트 라인을 통해 메모리 셀 어레이(100)에 연결될 수 있다. 페이지 버퍼들은 동작 모드에 따라 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지하도록 구성될 수 있다. 페이지 버퍼들은 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하고, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작하도록 구성될 수 있다.
제어 로직은 입출력 버퍼를 통해 수신되는 어드레스 중 로우 어드레스를 로우 디코더(210)로 출력하고, 칼럼 어드레스를 칼럼 디코더로 출력하도록 구성될 수 있다. 제어 로직은 입출력 버퍼를 통해 수신되는 커멘드에 응답하여 선택된 메모리 셀들을 액세스하도록 페이지 버퍼 회로(220) 및 전압 발생기를 제어하도록 구성될 수 있다.
전압 발생기는 메모리 장치에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기는 프로그램 전압, 패스 전압, 선택 읽기 전압 및 비선택 읽기 전압을 생성하도록 구성될 수 있다.
칼럼 디코더는 제어 로직의 칼럼 어드레스에 응답하여 페이지 버퍼 회로(220)에 프로그램 데이터를 입력하도록 구성될 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이를 나타내는 등가 회로도이다.
본 발명의 일 실시예에 따른 반도체 메모리 소자는 수직형 낸드 플래시 소자일 수 있다. 도 2를 참조하면, 메모리 셀 어레이(100)는 복수의 비트 라인들(BL)과 복수의 공통 소스 라인들(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소스 라인들(CSL)과 비트 라인들(BL) 사이에는 소스 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 드레인 선택 라인들(DSL)이 적층될 수 있다. 각각의 비트 라인들(BL)에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다.
셀 스트링들(CSTR) 각각은 대응하는 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 직렬로 연결되는 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)를 포함할 수 있다. 소스 선택 트랜지스터(SST)의 게이트 단자는 소스 선택 라인(SSL)에 연결될 수 있다. 메모리 셀들(MC)의 게이트 단자들은 각각 대응하는 워드 라인들(WL)에 연결될 수 있다. 드레인 선택 트랜지스터(DST)의 게이트 단자는 드레인 선택 라인(DS)에 연결될 수 있다.
소스 선택 트랜지스터(SST)의 소스 단자는 대응하는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 드레인 선택 트랜지스터(DST)의 소스 단자는 최상부 메모리 셀(MC)의 드레인 단자에 연결될 수 있다. 드레인 선택 트랜지스터(DST)의 드레인 단자는 대응하는 비트 라인(BL)에 연결될 수 있다.
도 2에서는 각 셀 스트링들(CSTR)에 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 하나씩 포함되는 구조를 도시하였으나, 본 발명은 이에 한정되는 것은 아니며, 각 셀 스트링들(CSTR)은 복수의 드레인 선택 트랜지스터들(DST) 또는/및 복수의 소스 선택 트랜지스터들(SST)을 포함할 수 있다.
드레인 선택 트랜지스터(DST)의 게이트 단자에 드레인 선택 라인(DSL)을 통해 신호가 인가되면 비트 라인(BL)을 통해 인가되는 신호가 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 수행될 수 있다. 소스 선택 트랜지스터(SST)의 게이트 단자에 소스 선택 라인(SSL)을 통해 신호가 인가되면 메모리 셀들(MC)에 저장된 데이터를 모두 제거하는 소거 동작이 수행될 수 있다.
이하, 첨부된 도면들에서 기판의 상면으로부터 수직하게 돌출되는 방향을 제1 방향(FD)으로 정의하고, 기판의 상면에 평행하면서 서로 교차되는 두 방향을 각각 제2 방향(SD) 및 제3 방향(TD)으로 정의할 것이다. 제2 방향(SD)은 비트 라인들의 연장 방향에 해당할 수 있고, 제3 방향(TD)은 로우 라인들의 연장 방향에 해당할 수 있다. 제2 방향(SD)과 제3 방향(TD)은 실질적으로 서로 수직하게 교차할 수 있다. 도면상에서 화살표로 표시된 방향과 이의 반대 방향은 동일 방향을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치관계를 나타내는 단면도이다.
도 3을 참조하면, 기판(10) 상에 로직 구조체(20)가 배치될 수 있고, 로직 구조체(20) 상에 메모리 구조체(30)가 배치될 수 있다. 로직 구조체(20)는 도 1의 주변 회로(200)에 대응할 수 있고, 메모리 구조체(30)는 도 1의 메모리 셀 어레이(100)에 대응할 수 있다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다.
기판(10)은 회로 영역(CR), 연결 영역들(PR) 및 에지 영역들(ER)을 포함할 수 있다. 연결 영역들(PR)은 제2 방향(SD)으로 회로 영역(CR)의 양측 가장자리에 인접하여 배치될 수 있다. 에지 영역들(ER)은 기판(10)의 주변부에 연결 영역들(PR)과 제2 방향(SD)으로 인접하여 배치될 수 있다.
회로 영역(CR) 상에 로직 구조체(20)와 메모리 구조체(30)가 적층되어 배치될 수 있다. 로직 구조체(20)는 연결 영역들(CR)로 연장될 수 있다. 즉, 로직 구조체(20)를 구성하는 주변 회로 소자 중 일부는 회로 영역(CR) 상에 배치되고, 다른 일부는 연결 영역들(CR)에 배치될 수 있다.
연결 영역들(PR)에서 로직 구조체(30) 상에 연결 구조체들(40)가 배치될 수 있다. 다른 실시예에 따르면, 도 3에 도시된 바와 달리 회로 영역(CR)에 연결 구조체(40)가 배치될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이고, 도 5는 도 4의 A-A' 선에 대응하는 단면도이다.
도 4 및 도 5를 참조하면, 회로 영역(CR), 연결 영역들(PR) 및 에지 영역들(ER)을 포함하는 기판(10)이 제공될 수 있다. 연결 영역들(PR)은 제2 방향(SD)으로 회로 영역(CR)의 양측 가장자리에 인접하여 배치될 수 있다. 에지 영역들(ER)은 기판(10)의 주변부에 연결 영역들(PR)과 제2 방향(SD)으로 인접하여 배치될 수 있다.
기판(10)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 실리콘 단결정막 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 기판(10) 상에 로직 구조체(20) 및 메모리 구조체(30)가 차례로 적층되어 배치될 수 있다.
로직 구조체(20)는 주변 회로(도 1의 200)를 포함할 수 있다. 주변 회로는 로직 트랜지스터(TR), 저항, 캐패시터 및 퓨즈 등의 주변 회로 소자로 이루어질 수 있다. 주변 회로 소자는 기판(10)의 회로 영역(CR) 상에 집적될 수 있다.
로직 트랜지스터(TR)는 소자분리막(11)에 의해 정의된 기판(10)의 활성 영역에 배치될 수 있다. 일 실시예에서, 로직 트랜지스터(TR)는 페이지 버퍼 회로(도 1의 220)를 구성할 수 있다. 다른 실시예에서, 로직 트랜지스터(TR)는 소스 픽업 트랜지스터일 수도 있다.
로직 구조체(20)는 페이지 버퍼 회로를 구성하는 로직 트랜지스터(TR)와 전기적으로 연결되고, 연결 영역들(PR)에 배치되는 연결 패드들(21D)을 더 포함할 수 있다. 이에 더하여, 로직 구조체(20)는 로직 트랜지스터(TR)와 전기적으로 연결되는 하부 배선들(21A,21B,21C) 및 하부 콘택들(22A,22B,22C), 그리고 이들을 덮는 하부 절연막을 포함할 수 있다. 하부 절연막은 제1 내지 제4 하부 절연막(23A,23B,23C,23D)을 포함할 수 있으나, 본 발명의 실시예는 이에 한정되는 것은 아니다. 제1 내지 제4 하부 절연막(23A,23B,23C,23D)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
연결 패드들(21D)은 제3 하부절연막(23C) 상에 배치될 수 있다. 하부 배선들(21A,21B,21C)은 제1 하부 절연막(23A) 상에 배치되는 제1 하부 배선(21A), 제2 하부절연막(23B) 상에 배치되는 제2 하부 배선(21B), 제3 하부절연막(23C) 상에 배치되는 제3 하부 배선(21C)을 포함할 수 있다.
연결 패드(21D)은 제2,제1 하부 배선(21B,21B) 및 제3,제2,제1 하부 컨택(22C,22B,22A)을 통해 페이지 버퍼 회로를 구성하는 로직 트랜지스터(TR)에 전기적으로 연결될 수 있다.
제3 하부 배선(21C)은 연결 패드들(21D)와 동일한 층에 배치될 수 있다. 제3 하부 배선(21C)은 회로 영역(CR)에 배치되며 제2,제1 하부 배선(21B,21A) 및 하부 콘택들(22C,22B,22A)을 통해서 로직 트랜지스터(TR)에 전기적으로 연결될 수 있다.
메모리 구조체(30)는 반도체층(31), 반도체층(31) 상에 배치된 메모리 블록들(MB) 및 더미 블록(DB)을 포함할 수 있다.
반도체층(31)은 제4 하부 절연막(23D) 상에 형성될 수 있다. 반도체층(31)은 단결정 실리콘막 또는 폴리실리콘막을 포함할 수 있다. 반도체층(31)에는 웰 영역(미도시)이 형성될 수 있다. 웰 영역은 p형 불순물이 도핑된 P형 웰일 수 있다. 웰 영역은 N형 웰일 수도 있다. 웰 영역은 P형 웰과 N형 웰이 제1 방향(FD)으로 오버랩되어 구현될 수도 있다.
반도체층(31)은 회로 영역(CR) 상에 배치될 수 있다. 반도체층(31)은 연결 영역들(PR) 및 에지 영역들(ER)에는 배치되지 않을 수 있다. 즉, 반도체층(31)은 연결 영역들(PR) 및 에지 영역들(ER) 상의 제4 하부 절연막(23D)을 노출할 수 있다. 반도체층(31)은 더미 블록(DB)과 제1 방향(FD)으로 중첩되는 개구부(OP)를 가질 수 있다. 개구부(OP)는 반도체층(31)의 상부면 및 하부면을 관통할 수 있다. 개구부(OP) 내에는 분리 절연막(IS)이 배치될 수 있다. 이에 따라, 더미 블록(DB)은 분리 절연막(IS)과 제1 방향(FD)으로 중첩될 수 있다.
메모리 블록들(MB) 및 더미 블록(DB)은 제2 방향(SD)을 따라서 배열되며 서로 소정 간격을 갖고 이격하여 배치될 수 있다.
메모리 블록들(MB) 각각은 반도체층(31)의 상면으로부터 제1 방향(FD)으로 연장되는 복수의 채널 구조체들(CH), 채널 구조체들(CH)에 인접하도록 반도체층(31) 상에 교대로 적층되는 복수의 게이트 전극층들(32A) 및 제1 층간절연막들(32B)을 포함할 수 있다.
채널 구조체들(CH)은 채널막(33), 채널막(33)과 게이트 전극층들(32A) 사이에 배치되는 게이트 절연막(34)을 포함할 수 있다. 채널막(33)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널막(33)은 중심 영역이 오픈된 튜브 형태를 가질 수 있다. 채널막(33)의 오픈된 중심 영역에는 매립 절연막(35)이 형성될 수 있다. 채널막(33)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수도 있다. 이러한 경우, 매립 절연막(35)은 생략될 수 있다.
게이트 절연막(34)은 채널막(33)의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트 절연막(34)은, 도시하지 않았지만 채널막(33)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예에서, 게이트 절연막(34)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
게이트 전극층들(32A) 중 최하부로부터 적어도 한 층은 소스 선택 라인으로 이용될 수 있고, 최상부으로부터 적어도 한 층은 드레인 선택 라인들으로 이용될 수 있고, 소스 선택 라인과 드레인 선택 라인들 사이의 게이트 전극층들(32A)은 워드 라인들로 이용될 수 있다. 소스 선택 라인이 채널 구조체들(CH)을 감싸는 부분에서는 소스 선택 트랜지스터가 형성되고, 워드 라인들이 채널 구조체들(CH)을 감싸는 부분에서는 메모리 셀들이 형성되고, 드레인 선택 라인이 채널 구조체들(CH)을 감싸는 부분에서는 드레인 선택 트랜지스터가 형성될 수 있다. 상기 구조에 의하여, 각각의 채널 구조체들(CH)을 따라서 배치된 소스 선택 트랜지스터, 메모리 셀들, 드레인 선택 트랜지스터를 각각 포함하는 복수의 셀 스트링들이 구성될 수 있다.
채널 구조체들(CH) 상에는 도전 패드들(36)이 각각 배치될 수 있다. 도전 패드들(36)은 불순물이 도핑된 실리콘 물질을 포함할 수 있다. 예컨대, 도전 패드들(36)은 N 타입의 실리콘을 포함할 수 있다.
더미 블록(DB)은 제2 방향(SD)으로 회로 영역(CR)의 중심부에 배치될 수 있다. 도 4 및 도 5에 도시된 실시예에서는, 하나의 더미 블록(DB)이 회로 영역(CR)의 중심부에 배치되는 경우를 나타내었으나, 본 발명은 이에 한정되는 것은 아니다. 예컨대, 더미 블록(DB)은 회로 영역(CR)의 가장자리에 배치될 수도 있고, 회로 영역(CR)에 제2 방향(SD)을 따라서 복수의 더미 블록들이 제공될 수도 있다.
더미 블록(DB)은 제1 방향(FD)을 따라서 교대로 적층되는 복수의 더미 게이트 전극층들(37A) 및 복수의 제2 층간절연막들(37B)을 포함할 수 있다. 더미 블록(DB)에 포함된 더미 게이트 전극층들(37A)의 개수는 메모리 블록들(MB) 각각에 포함된 게이트 전극층들(32A)의 개수와 실질적으로 동일할 수 있다. 더미 게이트 전극층들(37A)은 게이트 전극층들(32A)과 각각 동일층에 배치될 수 있다. 동일한 층에 위치하는 게이트 전극층(32A) 및 더미 게이트 전극층(37A)은 같은 공정 단계에서 생성될 수 있다. 이에 따라, 동일한 층에 위치하는 게이트 전극층(32A) 및 더미 게이트 전극층(37A)의 두께 및 물질은 서로 동일할 수 있다.
더미 블록(DB)에 포함된 제2 층간절연막들(37B)의 개수는 메모리 블록들(MB) 각각에 포함된 제1 층간절연막들(32B)의 개수와 실질적으로 동일할 수 있다. 제2 층간절연막들(37B)은 제1 층간절연막들(32B)과 각각 동일층에 배치될 수 있다. 동일한 층에 위치하는 제1 층간절연막(32B) 및 제2 층간절연막(37B)은 같은 공정 단계에서 생성될 수 있다. 이에 따라, 동일한 층에 위치하는 제1 층간절연막(32B) 및 제2 층간절연막(37B)의 두께 및 물질은 서로 동일할 수 있다.
제4 하부 절연막(23D) 상에 제1 상부 절연막(38A)이 배치되어 반도체층(31), 메모리 블록들(MB), 더미 블록(DB) 및 도전 패드들(36)의 측면과 상면을 덮을 수 있다.
제1 상부 절연막(38A) 상에는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)의 하부에는 제1 상부 절연막(38A)을 관통하여 도전 패드들(36)에 접속되는 비트 라인 콘택들(BLC)이 배치될 수 있다. 비트 라인들(BL)은 비트 라인 콘택들(BLC) 및 도전 패드들(36)을 통해 채널 구조체들(CH)에 연결될 수 있다.
비트 라인들(BL)은 제2 방향(SD)으로 연장되며 제3 방향(TD)을 따라서 배열될 수 있다. 제2 방향(SD)을 따라서 일렬로 배치되는 채널 구조체들(CH)은 단일 비트 라인에 공통으로 연결될 수 있다. 비트 라인들(BL)은 실질적으로 동일한 폭을 가질 수 있고, 실질적으로 동일한 거리로 서로 이격될 수 있다. 일 예로, 비트 라인들(BL) 각각은 제1 폭(W1)을 가질 수 있고, 인접한 비트 라인들(BL)은 제1 이격 거리(D1)만큼 이격될 수 있다. 즉, 비트 라인들(BL)은 제1 폭(W1) 및 제1 이격 거리(D1)의 합으로 정의되는 제1 피치를 가질 수 있다.
비트 라인들(BL)은 제2 방향(SD)으로 회로 영역(CR)을 가로지르며 연결 영역들(PR) 상부로 연장될 수 있다. 비트 라인들(BL)의 단부들은 연결 영역들(PR) 상에 배치될 수 있다. 비트 라인들(BL)이 에지 영역(ER) 상에 배치되지 않는다.
비트 라인들(BL) 각각은 연결 영역들(PR) 상에서 제1 연결 컨택(41) 및 연결 패드(21D)를 통하여 페이지 버퍼 회로를 구성하는 로직 트랜지스터(TR)와 전기적으로 연결될 수 있다.
연결 영역(PR) 상에서 연결 패드들(21D) 각각은 대응하는 비트 라인과 제1 방향(FD)으로 중첩하여 배치될 수 있다.
제1 연결 컨택(41)은 도 3에 도시된 연결 구조체(40)에 대응할 수 있다. 제1 연결 컨택(41)은 연결 영역(PR) 상에 배치되고, 제1 상부 절연막(38A) 및 제4 하부 절연막(23D)을 관통할 수 있다. 제1 연결 컨택(41)의 일단은 대응하는 비트 라인(BL)과 접하고, 타단은 대응하는 연결 패드(21D)와 접할 수 있다.
제3 방향(TD)을 따라서 일정한 피치로 반복하여 배열되는 비트 라인들(BL)의 배열 구조에 대응하여, 연결 패드들(21D)은 연결 영역들(PR) 상에서 제3 방향(TD)을 따라서 일정한 피치로 반복하여 배열될 수 있다. 일 실시예에서, 연결 패드들(21D)은 연결 영역들(PR) 상에서 제3 방향(TD)을 따라서 지그재그 형태로 배열될 수 있다.
비트 라인들(BL)은 더미 블록(DB) 상부에서 제3 방향(TD)을 따라서 컷팅될 수 있다. 컷팅된 비트 라인들(BL) 각각은 더미 블록(DB)을 중심으로 제2 방향(SD)을 따라서 서로 반대 방향으로 연장되는 제1 비트 라인 단락(BLa) 및 제2 비트 라인 단락(BLb)으로 구성될 수 있다. 제1 비트 라인 단락(BLa)의 일단부는 더미 블록(DB)의 일단부와 중첩되고, 제2 비트 라인 단락(BLb)의 일단부는 더미 블록(DB)의 타단부와 중첩될 수 있다.
컷팅된 비트 라인들(BL) 중에서 중심부에 위치하는 비트 라인들의 제1 비트 라인 단락들(BLa)과 제2 비트 라인 단락들(BLb) 사이에서 제1 상부 절연막(38A) 상에 파워 패드(50)가 배치될 수 있다. 일 실시예에서, 컷팅된 8개의 비트 라인들(BL) 중에서 중심부에 위치하는 4개의 비트 라인들의 제1 비트 라인 단락들(BLa)과 제2 비트 라인 단락들(BLb) 사이에 파워 패드(50)가 배치될 수 있다.
파워 패드(50)의 제3 방향(TD) 폭은 비트 라인(BL)의 제3 방향(TD) 폭보다 클 수 있다. 일 실시예에서, 파워 패드(50)는 상기 제1 폭(W1)의 4배 및 상기 제1 이격 거리(D1)의 3배의 합으로 정의되는 폭을 가질 수 있다. 도 5에 도시된 실시에에서는 도면의 간소화를 위하여 파워 패드(50)를 하나만 도시하였으나, 제3 방향(TD)을 따라서 복수의 파워 패드들이 제공될 수 있다.
컷팅된 비트 라인들(BL) 중에서 양측 주변부에 위치하는 비트 라인들 각각의 제1 비트 라인 단락(BLa)과 제2 비트 라인 단락(BLb) 사이에서 제1 상부 절연막(38A) 상에 더미 라인(51)이 배치될 수 있다. 예컨대, 컷팅된 8개의 비트 라인들(BL) 중 양측 주변부에 위치하는 4개의 비트 라인들 각각의 제1 비트 라인 단락(BLa)과 제2 비트 라인 단락(BLb) 사이에 더미 라인(51)이 배치될 수 있다. 더미 라인(51)의 폭은 비트 라인들(BL)의 폭과 실질적으로 동일할 수 있고, 더미 라인(51)과 비트 라인(BL)간 간격 및 더미 라인들(51)간 간격은 비트 라인들(BL)간 간격과 실질적으로 동일할 수 있다. 예컨대, 더미 라인(51)의 폭은 상기 제1 폭(W1)과 실질적으로 동일할 수 있고, 더미 라인(51)과 비트 라인(BL)간 간격 및 더미 라인들(51)간 간격은 상기 제1 이격 거리(D1)와 실질적으로 동일할 수 있다.
더미 블록(DB)의 최상부 제2 층간절연막(37A) 상에 컷팅된 비트 라인들(BL)에 각각 대응하는 연결 라인들(60)이 배치될 수 있다. 연결 라인들(60)은 제2 방향(SD)으로 연장될 수 있다. 연결 라인들(60) 각각의 일단은 대응하는 비트 라인(BL)의 제1 비트 라인 단락(BLa)과 제1 방향(FD)으로 중첩될 수 있고, 타단은 대응하는 비트 라인(BL)의 제2 비트 라인 단락(BLb)과 제1 방향(FD)으로 중첩될 수 있다.
연결 라인들(60)의 제3 방향(TD) 폭은 비트 라인들(BL)의 제3 방향(TD) 폭과 실질적으로 동일할 수 있다. 연결 라인들(60)간 간격은 비트 라인들(BL)간 간격과 동일할 수 있다. 이러한 경우, 연결 라인들(60)의 피치는 비트 라인들(BL)의 피치와 실질적으로 동일할 수 있다. 연결 라인들(60)의 상부면 및 측면은 제1 상부 절연막(38A)에 의해 덮어질 수 있다.
파워 패드(50)는 제1 상부 컨택(81) 및 파워 연결 컨택(70)을 통해 로직 구조체(20)의 제3 하부 배선(21C)에 연결될 수 있다.
파워 연결 컨택(70)은 제1 방향(FD)으로 연결 라인들(60), 더미 블록(DB), 분리 절연막(IS) 및 제4 하부 절연막(23D)을 관통하여 제3 하부 배선(21C)에 연결될 수 있다. 일 실시예에서, 파워 연결 컨택(70)은 연결 라인들(60) 사이에 배치될 수 있다. 이러한 경우, 파워 연결 컨택(70)은 연결 라인들(60)을 관통하지 않을 수 있다.
파워 연결 컨택(70)과 더미 블록(DB) 사이에는 측벽 절연막(72)이 배치될 수 있다. 측벽 절연막(72)은 파워 연결 컨택(70)의 외벽를 감싸는 스트로우 또는 실린더 쉘 형상을 가질 수 있다. 파워 연결 컨택(70)은 측벽 절연막(72)에 의해 연결 라인들(60) 및 더미 블록(DB)의 더미 게이트 전극층들(37A)과 전기적으로 분리될 수 있다. 제1 상부 컨택(81)은 제1 상부 절연막(38A)을 관통하여 파워 패드(50)와 파워 연결 컨택(70)간을 연결할 수 잇다.
제1 비트 라인 단락(BLa)과 연결 라인(60)의 일단은 제1 상부 절연막(38A)을 관통하는 제2 상부 컨택(82)을 통해 서로 연결될 수 있다. 제2 비트 라인 단락(BLb)과 연결 라인(60)의 타단은 제1 상부 절연막(38A)을 관통하는 제3 상부 컨택(83)을 통해 서로 연결될 수 있다. 즉, 컷팅된 각 비트 라인들(BL)의 제1 비트 라인 단락(BLa) 및 제2 비트 라인 단락(BLb)은 제2 상부 컨택(82), 연결 라인(60) 및 제3 상부 컨택(83)을 통해 서로 연결될 수 있다.
제1 상부 절연막(38A) 상에 제2 상부 절연막(38B)이 배치되어 비트 라인들(BL), 파워 패드(50) 및 더미 라인들(51)의 측면과 상면을 덮을 수 있다. 제2 상부 절연막(38B) 상에는 파워 라인(90)이 배치될 수 있다.
파워 라인(90)은 제2 방향(SD)으로 연장될 수 있다. 파워 라인(90)은 제2 상부 절연막(38B)을 관통하는 제4 상부 컨택(84)을 통해 파워 패드(50)와 연결될 수 있다. 도 4에서는 도면의 간소화를 위하여 파워 라인(90) 및 제4 상부 컨택(84)의 도시를 생략하였다. 제2 상부 절연막(38B) 상에 제3 상부 절연막(38C)이 배치되어 파워 라인(90)의 측면과 상면을 덮을 수 있다.
파워 라인(90)은 제4 상부 컨택(84), 파워 패드(50), 제1 상부 컨택(81), 파워 연결 컨택(70)을 통해 로직 구조체(20)의 제3 하부 배선(21C)에 연결될 수 있다. 파워 라인(90)에 제공되는 동작 전압은 제4 상부 컨택(84), 파워 패드(50), 제1 상부 컨택(81), 파워 연결 컨택(70), 제3 하부 배선(21C), 제3 하부 컨택(22C), 제2 하부 배선(21B), 제2 하부 컨택(22B), 제1 하부 배선(21A) 및 제1 하부 컨택(22A)을 통해 주변 회로 소자, 예컨대 로직 트랜지스터들(TR)에 전달될 수 있다. 상기 동작 전압은 전원 전압, 접지 전압, 소스 전압 중 어느 하나를 포함할 수 있다.
도 6은 본 발명과 관련된 반도체 메모리 장치를 도시한 단면도이다.
도 6을 참조하면, 회로 영역(CR) 상에서 비트 라인(BL)이 컷팅되지 않을 수 있다. 이러한 경우, 비트 라인들(BL)이 반복적으로 배치되어 있는 회로 영역(CR) 및 연결 영역(PR) 상에서는 파워 라인(90)과 주변 회로 소자 사이를 연결하는 전기적 경로를 구성할 수 없으므로, 비트 라인들(BL)이 배치되지 않은 에지 영역(ER)을 통해 파워 라인(90)과 로직 트랜지스터(TR) 간을 연결하는 전기적 경로를 구성해야 할 것이다.
이를 위하여, 파워 라인(90)을 에지 영역(ER)까지 연장하고, 에지 영역(ER)의 제3 하부 절연막(23C) 상에 제4 하부 배선(21E)을 배치하고, 제2,제1 상부 절연막(38B,38A) 및 제4 하부 절연막(23D)을 관통하는 제2 연결 컨택(42)을 통해 파워 라인(90)과 제4 하부 배선(21E)간을 전기적으로 연결해야 할 것이다. 그록, 제3 하부 절연막(23C) 상에 제4 하부 배선(21E)과 제3 하부 배선(21C)간을 연결하는 배선(미도시)을 설치해야 할 것이다. 따라서, 배선은 제4 하부 배선(21E)이 위치하는 에지 영역(ER) 및 제3 하부 배선(21C)이 위치하는 회로 영역(CR) 사이에 배치되는 연결 영역(PR)을 가로지러야 할 것이다. 그런데, 연결 영역(PR)에는 연결 패드들(21D)이 반복적으로 배열되어 있으므로 연결 패드들(21D)을 피해서 배선을 설치하는 것이 용이하지 못하며, 이러한 이유로 설치 가능한 배선의 개수가 제한될 것이다.
주변 회로 소자에 안정적으로 동작 전압을 제공하기 위해서는 파워 전달 경로가 충분히 확보되어야 하는데, 전술한 바와 같이 배선의 개수가 제한되면 파워 전달 경로의 개수가 확보되지 못하여 주변 회로 소자에 안정적으로 동작 전압을 제공할 수 없을 것이다.
본 실시예에 의하면, 회로 영역(CR) 상에서 비트 라인(BL)을 컷팅하고, 컷팅된 비트 라인(BL)에 의해 제공되는 공간을 통해서 주변 회로 소자에 동작 전압을 전달하기 위한 파워 전달 경로를 구성할 수 있다. 따라서, 연결 패드들(21D)로 인한 공간적 제약에서 벗어나 파워 전달 경로의 개수를 충분히 확보할 수 있으므로 주변 회로 소자에 안정적으로 동작 전압을 제공할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 7을 참조하면, 연결 패드(21D) 및 제1 연결 컨택(41)이 연결 영역(PR)상에 배치되지 않고 회로 영역(CR) 상에 배치될 수 있다.
연결 패드(21D) 각각은 회로 영역(CR) 상에서 대응하는 비트 라인과 제1 방향(FD)으로 중첩하여 배치될 수 있다. 제1 연결 컨택(41)은 회로 영역(CR) 상에서 메모리 블록들(MB) 사이에 배치되고, 제1 상부 절연막(38A), 반도체층(31) 및 제4 하부 절연막(23D)을 관통할 수 있다. 제1 연결 컨택(41)과 반도체층(31) 사이에는 절연막(92)이 형성되어 제1 연결 컨택(41)과 반도체층(31)간을 전기적으로 분리할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 평면도이다.
도 8을 참조하면, 연결 패드들(21D) 및 제1 연결 컨택들(41)이 연결 영역들(PR) 뿐만 아니라 회로 영역(CR) 상에도 배치될 수 있다.
메모리 구조체는 복수의 메모리 블록들(MB) 및 복수의 더미 블록들(DB1,BD2)을 포함할 수 있다. 메모리 블록들(MB) 및 더미 블록들(DB1,BD2)은 제2 방향(SD)을 따라서 배열될 수 있다. 일 실시예에서, 더미 블록들(DB1,DB2)은 제1 더미 블록(DB1) 및 제2 더미 블록(DB2)을 포함할 수 있다. 제1 더미 블록(DB1)과 제2 더미 블록(DB2) 사이에는 적어도 하나의 메모리 블록(MB) 및 연결 패드들(21D)이 배치될 수 있다.
비트 라인들(BL) 각각은 제1,제2 더미 블록들(DB1,DB2) 중 대응하는 하나의 더미 블록 상에서 컷팅될 수 있다. 일 실시예에서, 비트 라인들(BL)의 일부는 제1 더미 블록(DB1) 상에서 컷팅될 수 있고, 나머지는 제2 더미 블록(DB2) 상에서 컷팅될 수 있다. 제1 더미 블록(DB1) 상에서 컷팅되는 비트 라인들(BL)은 제2 더미 블록(DB1) 상에서 컷팅되지 않을 수 있다. 또한, 제2 더미 블록(DB2) 상에서 컷팅되는 비트 라인들(BL)은 제1 더미 블록(DB2) 상에서 컷팅되지 않을 수 있다. 제1 더미 블록(DB1) 상에서 컷팅되는 비트 라인들(BL)에 의해 제공되는 공간에 파워 패드(50)가 배치될 수 있다. 제2 더미 블록(DB1) 상에서 컷팅되는 비트 라인들(BL)에 의해 제공되는 공간에 파워 패드(50)가 배치될 수 있다. 제1 더미 블록(DB1) 상에서 컷팅되는 비트 라인들(BL)과 제2 더미 블록(DB2) 상에서 컷팅되는 비트 라인들(BL)이 상이함에 기인하여, 제1 더미 블록(DB1) 상에 배치되는 파워 패드(50)와 제2 더미 블록(DB2) 상에 배치되는 파워 패드(50)는 제2 방향(SD)으로 일렬로 배치되지 않고, 제2 방향(SD)을 따라서 지그재그 형태로 배치될 수 있다.
앞서 설명한 바와 같이, 컷팅된 비트 라인들(BL) 각각은 제1 비트 라인 단락(BLa) 및 제2 비트 라인 단락(BLb)을 포함할 수 있다. 컷팅된 각 비트 라인들(BL)의 제1 비트 라인 단락(BLa)과 제2 비트 라인 단락(BLb)은 연결 라인(60) 및 제2,제3 상부 컨택(82,83)을 통해 서로 연결될 수 있다.
각 비트 라인들(BL)의 컷팅 부위가 연결 라인(60) 및 제2,제3 상부 컨택(82,83)을 통해 연결됨에 기인하여, 비트 라인들(BL) 중 일부만 컷팅되는 경우에 컷팅된 비트 라인과 컷팅되지 않은 비트 라인간에 저항값 및 캐패시턴스값에 차이가 발생할 것이다. 이러한 비트 라인들(BL)간 저항값 및 캐패시턴스값의 차이로 인하여 비트 라인들(BL)간 RC 지연 시간의 편차를 증가되어 반도체 메모리 장치의 전기적 특성이 저하될 것이다.
본 실시예에 의하면, 모든 비트 라인들(BL)이 각각 대응하는 더미 블록 상에서 컷팅되고, 각 비트 라인들(BL)의 컷팅된 부위가 연결 라인(60) 및 제2,제3 상부 컨택(82,83)을 통해 연결되므로 비트 라인들(BL)은 실질적으로 서로 동일한 저항값 및 동일한 캐패시턴스값을 갖게 될 것이다. 따라서, 비트 라인들(BL)간 RC 지연 시간의 편차가 발생되지 않게 되어 반도체 메모리 장치의 전기적 특성이 향상될 것이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치관계를 나타내는 평면도들이다.
도 9를 참조하면, 메모리 셀 어레이는 제1 메모리 뱅크(B1) 및 제2 메모리 뱅크(B2)을 포함할 수 있다. 제1,제2 메모리 뱅크(B1,B2)로 구성되는 메모리 셀 어레이를 하나의 플레인(Plane)으로 정의할 수 있다.
메모리 셀 어레이 하부에 주변 회로가 배치될 수 있다. 주변 회로는 페이지 버퍼 회로를 포할 수 있다. 페이지 버퍼 회로는 제1 메모리 뱅크(B1)에 대응하는 제1 페이지 버퍼부(221) 및 제2 메모리 뱅크(B2)에 대응하는 제2 페이지 버퍼부(222)를 포함할 수 있다. 제1 페이지 버퍼부(221) 및 제2 페이지 버퍼부(222)는 각각 대응하는 메모리 뱅크와 제1 방향(FD)으로 중첩하여 배치될 수 있다.
제1,제2 메모리 뱅크(B1,B2) 상부에는 제2 방향(SD)으로 연장되는 파워 라인들(90)이 배치될 수 있다. 제2 방향(SD)으로 제1,제2 메모리 뱅크(B1,B2) 각각의 중심부에는 더미 블록(DB)이 배치될 수 있다. 파워 라인들(90)은 더미 블록(DB)을 관통하는 파워 연결 컨택(70)을 통해서 제3 하부 배선(21C)에 연결될 수 있다. 제3 하부 배선(21C)은 제2 방향(SD)으로 연장될 수 있다. 제3 하부 배선(21C)은 제3 하부 컨택(22C)을 통해 제2 하부 배선(21B)에 연결될 수 있다. 제2 하부 배선(21B)은 제3 방향(TD)으로 연장될 수 있다. 앞서, 도 5를 참조로 하여 설명한 바와 같이, 제2 하부 배선(21B)은 제2 하부 컨택(도 5의 22B), 제1 하부 배선(도 5의 21A) 및 제1 하부 컨택(도 5의 22A)을 통하여 제1 페이지 버퍼부(221) 또는 제2 페이지 버퍼부(222)를 구성하는 로직 트랜지스터(도 5의 TR)와 전기적으로 연결될 수 있다. 이와 같은 구조에 의하여, 파워 라인들(90)에 제공되는 동작 전압이 제1,제2 메모리 뱅크(B1,B2) 하부에 배치된 제1,제2 페이지 버퍼부(221, 222)에 전달될 수 있다.
도 10을 참조하면, 주변 회로는 페이지 버퍼 회로 및 소스 픽업 트랜지스터들(TR')을 포함할 수 있다.
페이지 버퍼 회로는 제1 메모리 뱅크(B1)에 대응하는 제1 페이지 버퍼부(221) 및 제2 메모리 뱅크(B2)에 대응하는 제2 페이지 버퍼부(222)를 포함할 수 있다. 제1 페이지 버퍼부(221) 및 제2 페이지 버퍼부(222)는 각각 대응하는 메모리 뱅크와 제1 방향(FD)으로 중첩하여 배치될 수 있다.
소스 픽업 트랜지스터들(TR')은 제2 방향(SD)으로 제1,제2 페이지 버퍼부(221,222) 각각의 중심부에는 배치될 수 있다. 소스 픽업 트랜지스터들(TR')는 소스 단자가 반도체층(도 5의 31)에 전기적으로 연결되고 드레인 단자가 파워 라인(90)에 전기적으로 연결되며 게이트 단자에 입력되는 제어 신호에 응답하여 파워 라인(90)을 통해 제공되는 전압을 반도체층(도 5의 31)에 전달할 수 있다.
제1,제2 메모리 뱅크(B1,B2) 상부에는 제2 방향(SD)으로 연장되는 파워 라인들(90)이 배치될 수 있다. 제2 방향(SD)으로 제1,제2 메모리 뱅크(B1,B2) 각각의 중심부에는 더미 블록(DB)이 배치될 수 있다. 파워 라인(90)은 더미 블록(DB)을 관통하는 파워 연결 컨택(70)을 통해서 로직 구조체(도 5의 20)의 제3 하부 배선(21C)에 연결될 수 있다. 제3 하부 배선(21C)은 제3 하부 컨택(22C)을 통해 제2 하부 배선(21B)에 연결될 수 있다. 제2 하부 배선(21B)은 제3 방향(TD)으로 연장될 수 있다. 앞서, 도 5를 참조로 하여 설명한 바와 유사하게 제2 하부 배선(21B)은 제2 하부 컨택(도 5의 22B), 제1 하부 배선(도 5의 21A) 및 제1 하부 컨택(도 5의 22A)을 통하여 소스 픽업 트랜지스터들(TR')의 드레인 단자에 전기적으로 연결될 수 있다. 이러한 구조에 의하여, 파워 라인들(90)에 제공되는 동작 전압이 제1,제2 메모리 뱅크(B1,B2) 하부에 배치된 소스 픽억 트랜지스터들(TR')으로 전달될 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 반도체 메모리 장치(610)와 메모리 컨트롤러(620)를 포함할 수 있다.
반도체 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 반도체 메모리 장치(610)를 제어하도록 구성될 것이다. 반도체 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 그룹(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 반도체 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 반도체 메모리 장치(610)와 인터페이싱한다. 프로세싱 그룹(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 반도체 메모리 장치(610)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 반도체 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 12를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 기판 20: 로직 구조체
30: 메모리 구조체 MB: 메모리 블록
DB: 더미 블록 BL: 비트 라인
BLa,BLb: 제1,제2 비트 라인 단락
50: 파워 패드 60: 연결 라인
70: 파워 연결 컨택 81,82,83,84: 제1,제 상부 컨택
90: 파워 라인

Claims (16)

  1. 기판상에 형성된 주변 회로 소자, 상기 주변 회로 소자를 덮는 하부 절연막, 상기 하부 절연막 내에 배치되며 상기 주변 회로 소자에 연결되는 하부 배선을 포함하는 로직 구조체;
    상기 로직 구조체 상에 상기 기판의 상부면과 수직한 제1 방향으로 적층되는 메모리 구조체;
    상기 메모리 구조체를 덮는 제1 상부 절연막 상에 배치되고 상기 기판의 상부면과 평행한 제2 방향으로 연장되며 제1 비트 라인 단락 및 제2 비트 라인 단락으로 분리된 비트 라인;및
    상기 제1 비트 라인 단락과 상기 제2 비트 라인 단락 사이에서 상기 제1 상부 절연막 상에 배치되며 상기 메모리 구조체를 관통하는 파워 연결 컨택을 통해 상기 하부 배선에 연결되는 파워 패드;를 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 메모리 구조체는 상기 하부 절연막 상에 배치되는 반도체층;
    상기 반도체층 상에 배치되며 상기 제1 방향으로 연장되는 채널 구조체들 및 상기 채널 구조체들에 인접하도록 상기 반도체층 상에 교대로 적층되는 복수의 게이트 전극층들 및 제1 층간절연막들을 포함하는 메모리 블록;및
    상기 반도체층 상에 교대로 적층되는 복수의 더미 게이트 전극층들 및 제2 층간절연막들을 포함하며 상기 파워 패드와 상기 제1 방향으로 중첩하여 배치되고 상기 파워 연결 컨택이 관통하는 더미 블록;을 포함하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 제1 상부 절연막을 관통하고 일단부가 상기 파워 패드에 접촉되고 타단부가 상기 파워 연결 컨택에 연결되는 제1 컨택을 더 포함하는 반도체 메모리 장치.
  4. 제2 항에 있어서, 상기 더미 블록 상에 배치되고 상기 제2 방향으로 연장되며 상기 제1 상부 절연막으로 덮어진 연결 라인;
    상기 제1 상부 절연막을 관통하여 상기 제1 비트 라인 단락과 상기 연결 라인의 일단부을 연결하는 제2 컨택;및
    상기 제1 상부 절연막을 관통하여 상기 제2 비트 라인 단락과 상기 연결 라인의 타단부를 연결하는 제3 컨택;을 더 포함하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 연결 라인은 상기 비트 라인과 동일한 폭을 갖는 반도체 메모리 장치.
  6. 제2 항에 있어서, 상기 반도체층은 상기 더미 블록과 상기 제1 방향으로 중첩되는 위치에서 상기 반도체층의 상부면 및 하부면을 관통하는 개구부를 구비하고,
    상기 개구부 내에 배치되며 상기 파워 연결 컨택이 관통하는 분리 절연막을 더 포함하는 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 제1 상부 절연막 상에 상기 비트 라인들 및 상기 파워 패드를 덮도록 형성된 제2 상부 절연막;및
    상기 제2 상부 절연막 상에 배치되며 상기 제2 상부 절연막을 관통하는 제4 컨택을 통해 상기 파워 패드에 연결되는 파워 라인;을 더 포함하는 반도체 메모리 장치.
  8. 기판상에 형성된 주변 회로 소자, 상기 주변 회로 소자를 덮는 하부 절연막, 상기 하부 절연막 내에 배치되며 상기 주변 회로 소자에 연결되는 하부 배선을 포함하는 로직 구조체;
    상기 로직 구조체 상에 상기 기판의 상부면과 수직한 제1 방향으로 적층되며 상기 기판의 상부면에 평행한 제2 방향으로 배열되는 메모리 블록들 및 더미 블록을 포함하는 메모리 구조체;
    상기 메모리 구조체를 덮는 제1 상부 절연막 상에 배치되고 각각 상기 더미 블록의 양단부로부터 상기 제2 방향을 따라서 서로 반대 방향으로 연장되는 제1 비트 라인 단락 및 제2 비트 라인 단락을 포함하는 복수의 비트 라인들;및
    상기 비트 라인들의 제1 비트 라인 단락들 및 제2 비트 라인 단락들 사이에서 상기 제1 상부 절연막 상에 배치되며 상기 더미 블록을 관통하는 파워 연결 컨택을 통해 상기 하부 배선에 연결되는 파워 패드;를 포함하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 파워 패드는 상기 비트 라인들 중 중심부에 위치하는 비트 라인들의 제1 비트 라인 단락들과 상기 제2 비트 라인 단락들 사이에 배치되는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 기판의 상부면에 평행하고 상기 제2 방향과 교차되는 제3 방향으로 상기 파워 패드의 폭이 상기 비트 라인의 폭보다 큰 반도체 메모리 장치.
  11. 제9 항에 있어서, 상기 비트 라인들 중 상기 중심부에 배치된 비트 라인들의 양측에 위치하는 비트 라인들 각각의 제1 비트 라인 단락과 제2 비트 라인 단락 사이에 배치되는 더미 라인을 더 포함하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 기판의 상부면에 평행하고 상기 제2 방향과 교차되는 제3 방향으로 상기 더미 라인의 폭이 상기 비트 라인의 폭과 동일한 반도체 메모리 장치.
  13. 기판상에 형성된 주변 회로 소자, 상기 주변 회로 소자를 덮는 하부 절연막, 상기 하부 절연막 내에 배치되며 상기 주변 회로 소자에 연결되는 하부 배선을 포함하는 로직 구조체;
    상기 로직 구조체 상에 배치된 반도체층;
    상기 반도체층 상에 배치되고 상기 기판의 상부면과 수직한 제1 방향을 따라서 교대로 적층되는 복수의 게이트 전극층들 및 제1 층간절연막들을 각각 포함하며 상기 기판의 상부면과 평행한 제2 방향을 따라서 배열되는 복수의 메모리 블록들;
    상기 반도체층 상에 상기 메모리 블록들과 상기 제2 방향으로 이웃하여 배치되며 상기 제1 방향을 따라서 교대로 적층되는 복수의 더미 게이트 전극층들 및 제2 층간절연막을 각각 포함하는 복수의 더미 블록;
    상기 메모리 블록들 및 상기 더미 블록들을 덮는 제1 상부 절연막 상에 배치되고 상기 제2 방향으로 연장되며 각각 상기 더미 블록들 중 대응하는 더미 블록 상에서 제1 비트 라인 단락 및 제2 비트 라인 단락으로 분리되는 복수의 비트 라인들;및
    상기 비트 라인들의 제1 비트 라인 단락들과 제2 비트 라인 단락들 사이에서 상기 제1 상부 절연막 상에 배치되며 상기 더미 블록들을 관통하는 파워 연결 컨택들을 통해서 상기 하부 배선에 연결되는 파워 패드들;을 포함하는 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 파워 패드들 각각은 상기 더미 블록들 중 어느 하나와 상기 제1 방향으로 중첩되는 반도체 메모리 장치.
  15. 제14 항에 있어서, 상기 파워 패드들 중 서로 다른 더미 블록과 중첩하여 배치되는 파워 패드는 상기 제2 방향으로 동일 선상에 배치되지 않는 반도체 메모리 장치.
  16. 제13 항에 있어서, 상기 제1 상부 절연막 하부에서 상기 더미 블록들 상에 배치되고 상기 제2 방향으로 연장되는 연결 라인들;
    상기 제1 상부 절연막을 관통하여 상기 비트 라인들의 상기 제1 비트 라인 단락들과 상기 연결 라인들간을 연결하는 제2 컨택들;및
    상기 제1 상부 절연막을 관통하여 상기 비트 라인들의 제2 비트 라인 단락들과 상기 연결 라인들간을 연결하는 제3 컨택들;을 더 포함하는 반도체 메모리 장치.
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