KR20080111391A - 전자 장치의 제조 방법 및 전자 장치 - Google Patents

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KR20080111391A
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laminated
conductive pattern
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다카하루 야마노
다다시 아라이
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신꼬오덴기 고교 가부시키가이샤
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Abstract

반도체 칩(101) 상에 설치된 전극 패드(103) 상에 범프(104)를 형성하는 공정과, 반도체 칩(101) 상에 저탄성 절연층(120)을 형성하고 저탄성 절연층(120)의 탄성률보다 탄성률이 높은 고탄성 절연층(121)을 저탄성 절연층(120) 상에 적층하여서 적층 절연층(105)을 형성하는 공정과, 범프(104)의 일부를 적층 절연층(105)의 상면으로부터 노출시키는 공정과, 범프(104)에 접속된 도전 패턴(106)을 형성하는 공정이 제공된다.
반도체 칩, 전극 패드, 범프, 절연층, 도전 패턴

Description

전자 장치의 제조 방법 및 전자 장치{ELECTRONIC DEVICE MANUFACTURING METHOD AND ELECTRONIC DEVICE}
본 발명은 전자 장치의 제조 방법 및 전자 장치에 관한 것으로, 특히 기판 본체 및 그 상부에 절연층을 통해 형성된 도전 패턴을, 범프를 이용하여 서로 접속하는 구조를 가지는 전자 장치의 제조 방법 및 전자 장치에 관한 것이다.
예를 들면, 반도체 기판 또는 글래스 기판 등의 기판 상에 전극 및 도전 패턴을 형성하는 전자 기기가 다양하게 제공되었다. 타입 중 하나로서는, 칩 사이즈 패키지라 불리는 반도체 장치가 제공되었다(예를 들면, 특허 문헌 1 참조).
칩 사이즈 패키지는 반도체 기판인 웨이퍼를 다이싱하여 얻어진 반도체 칩의 디바이스 형성 면 상에, 절연층(보호층)을 통해 재배선을 형성하는 구조를 가진다.
또한, 특허 문헌 1에 개시된 칩 사이즈 패키지를 제조하기 위해서, 우선 반도체 웨이퍼의 반도체 칩 영역 상에 복수의 전극을 형성하고, 각 전극에 범프를 형성한다. 범프는 본딩 장치를 이용하여서 본딩 와이어를 통해 형성된다.
이어서, 범프가 형성된 반도체 웨이퍼를 절연층이 되는 수지로 덮고, 또한 절연층으로부터 범프의 상면을 노출시킨다. 또한, 이 절연층의 상부에 노출된 각 범프에 전기적으로 접속되는 도전 패턴(재배선이라고도 함)을 형성하고, 또한 그 상부에 솔더레지스트를 형성한다.
이어서, 솔더레지스트에 형성된 개구를 통해서 도전 패턴 상에 솔더 볼을 형성한다. 상기 공정이 종료되면, 반도체 웨이퍼를 각 반도체 칩 영역으로 분할 처리(다이싱 처리)를 개별적으로 수행한다. 결과적으로, 칩사이즈 패키지가 제조된다.
[특허 문헌 1]
일본국 특허 공개 공보 제2002-313985호
상기 칩사이즈 패키지는 범프와 도전 패턴의 접합 위치의 주위가 절연층으로 덮인다. 또한, 종래에는 이 절연층이 단일 재료에 의해 형성된 단층 구조를 가진다.
이 절연층의 재료로서는, 일반적으로 범프와 도전 패턴의 전기적 접합성을 높일 수 있는 고탄성 수지 재료가 선정된다. 절연층을 고탄성 수지 재료로 사용하는 경우에, 범프와 도전 패턴은 경화 수지로 덮이고 고정되어서 보호되기 때문에, 전기적 접속의 신뢰성을 높일 수 있다.
그러나, 일반적으로 고탄성 수지 재료는 형성시의 열경화 후의 수축이 커서, 웨이퍼 또는 분할 후에 얻어지는 칩사이즈 패키지에 휨이 발생되는 문제가 야기된다.
한편, 이 휨의 문제를 해결할 방법으로서, 절연층으로서 저탄성 수지를 이용하는 것이 제안될 수 있다. 일발적으로, 저탄성 수지는 고탄성 수지 재료보다 열 경화 후의 수축이 작다. 따라서, 웨이퍼 또는 분할 후에 얻어진 칩사이즈 패키지에 휨이 발생되는 것을 억제할 수 있다.
그러나, 절연층으로서 저탄성 수지를 이용하면, 범프와 도전 패턴 사이에 응력이 발생한다. 최악의 경우에는, 범프가 도전 패턴으로부터 박리된다. 결과적으로, 전기적 접속의 신뢰성이 크게 저하되는 문제점이 있다.
본 발명은 상기 측면을 고려하여, 휨의 발생을 억제하고 전기적 접속의 신뢰 성을 향상시킬 수 있는 전자 장치의 제조 방법 및 전자 장치를 제공하는 것을 목적으로 한다.
상술한 문제를 해결하기 위해서, 본 발명의 제 1 측면에 따르면, 기판 본체 상에 형성된 전극 패드 상에 범프를 형성하는 제 1 공정과, 상기 기판 본체 상에 제 1 절연층을 형성하고, 상기 제 1 절연층의 탄성률보다도 탄성률이 높은 제 2 절연층을 상기 제 1 절연층 상에 적층 형성하는 제 2 공정과, 상기 범프의 일부를 상기 절연층의 상면으로부터 노출시키는 제 3 공정과, 상기 범프에 접속된 도전 패턴을 형성하는 제 4 공정을 포함하는 전자 장치의 제조 방법이 제공된다.
또한, 본 발명의 제 2 측면에 따르면, 상기 제 1 절연층은 탄성률이 20MPa 이상 1,000MPa 미만이고, 상기 제 2 절연층은 탄성률이 1,000MPa 이상인 제 1 측면에 따른 전자 장치의 제조 방법이 제공된다.
또한, 본 발명의 제 3 측면에 따르면, 상기 제 1 및 제 2 절연층은 비도전 수지로 형성되는 제 1 또는 제 2 측면에 따른 전자 장치의 제조 방법이 제공된다.
또한, 본 발명의 제 4 측면에 따르면, 상기 제 4 공정은 상기 절연층의 상면 및 상기 범프의 노출된 부분에 도전층을 형성하는 공정과, 상기 도전층을 급전층으로 이용하는 전해 도금에 의해 배선층을 형성하는 공정과, 상기 배선층을 패터닝하여서 상기 범프에 접속된 도전 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 제 1 내지 제 3 측면 중 어느 한 측면에 따른 전자 장치의 제조 방법이 제공된다.
또한, 본 발명의 제 5 측면에 따르면, 상기 기판 본체는 반도체 기판인 제 1 내지 제 3 측면 중 어느 한 측면에 따른 전자 장치의 제조 방법이 제공된다.
또한, 본 발명의 제 6 측면에 따르면, 상기 제 1 공정에서는 상기 범프가 본딩 와이어를 통해 형성되는 제 1 내지 제 5 측면 중 어느 한 측면에 따른 전자 장치의 제조 방법이 제공된다.
또한, 본 발명의 제 7 측면에 따르면, 전극 패드가 형성된 기판 본체와, 상기 전극 패드 상에 형성된 범프와, 상기 기판 본체 상에 형성된 제 1 절연층 및 상기 제 1 절연층의 탄성률보다 탄성률이 높고 제 1 절연층 상에 적층 형성된 제 2 절연층에 의해 고성된 적층 절연층과, 상기 적층 절연층 상에 형성되고 상기 범프에 접속된 도전 패턴을 포함하는 전자 장치가 제공된다.
또한, 제 8 측면에 따르면, 상기 제 1 절연층은 탄성률이 20MPa 이상 1,000MPa 미만이고, 상기 제 2 절연층은 탄성률이 1,000MPa 이상인 제 7 측면에 따른 전자 장치가 제공된다.
또한, 제 9 측면에 따르면, 상기 기판 본체는 반도체 칩인 제 7 또는 제 8 측면에 따른 전자 장치가 제공된다.
본 발명에 따르면, 범프 및 도전 패턴의 접속 위치의 주위에는 제 1 절연층의 탄성률보다도 높은 탄성률을 가지는 제 2 절연층이 존재한다. 따라서, 범프와 도전 패턴의 접속 위치에 응력이 작용하여도, 이 응력은 고탄성률을 가지는 제 2 절연층에 의해 흡수, 고정 및 보호된다. 따라서, 범프와 도전 패턴의 전기적인 접 속 신뢰성을 높일 수 있다.
또한, 적층 절연층이 기판 본체에 접속되는 위치에는 제 2 절연층의 탄성률보다 낮은 탄성률을 갖는 제 1 절연층이 존재한다. 따라서, 적층 절연층 전체의 경화 수축 정도는 적층 절연층 전체가 탄성률이 높은 단일 층으로만 형성되는 경우보다 낮게 설정될 수 있다. 따라서, 전자 장치에 발생되는 휨을 줄일 수 있다.
이어서, 본 발명을 실시하기 위한 최선의 형태를 도면을 참조하여 설명한다.
도 1a는 본 발명의 제 1 실시예에 따른 전자 장치를 나타낸다. 본 실시예에서는, 전자 장치로서 칩사이즈로 된 반도체 장치(100A)(CSP)를 예로 들어 설명한다.
본 실시예에 따른 반도체 장치(100A)는 전극 패드(103)가 형성되는 반도체 칩(101)의 보호층(패시베이션층)(102) 상에, 적층 절연층(105)(후술함) 및 도전 패턴(106)이 적층되어 형성된 구조를 가진다. 또한, 전극 패드(103) 상에는, 예를 들면 Au로 구성된 범프(104)가 형성된다. 범프(104)는, 예를 들면 와이어 본딩 장치를 이용하여서, 본딩 와이어를 통해 형성된다.
도전 패턴(106)은 일부 경우에 재배선이라 하며, 반도체 칩(101)의 전극 패드(103)의 위치를 외부 접속 단자로 기능하는 솔더 범프(110)의 위치로부터 다르게 하도록(팬 인(fan in) 및 임의의 위치에 단자 배치를 하도록) 설치된다. 또한, 적층 절연층(105)은, 예를 들면 에폭시계의 수지에 의해 구성되고, 반도체 칩(101)의 회로 형성면(주면(main surface))을 보호하고, 도전 패턴(106)의 형성시에 베이스 재료로 기능한다.
도전 패턴(106)은 제 1 도전 패턴(107) 및 제 2 도전 패턴(108)이 적층되는 구조를 가지고, 또한 제 1 도전 패턴(107)은 도 1b의 확대도에 나타낸 바와 같이, 티타늄막(114) 및 동막(115)이 적층되는 구조를 가진다. 제 1 도전 패턴(107)(티타늄막(114), 동막(115))은 스퍼터링법(PVD법)에 의해 형성된다. 도 1b는 반도체 장치(100A)의 도 1에 부호 A로 나타낸 파선에 의해 둘러싸인 영역(범프(104) 부근)을 나타낸 확대도이다.
상술한 바와 같이, 제 1 도전 패턴(107)이 범프(104)에 접속되어서, 도전 패턴(106)은 범프(104)를 통해 반도체 칩(101)의 전자 회로에 접속된다. 솔더 범프(110)의 주위에는, 적층 절연층(105) 및 도전 패턴(106)의 일부를 덮도록 솔더레지스트층(절연층)(109)이 형성된다.
한편, 범프(104)는, 도 1b에 나타낸 바와 같이, 전극 패드(103)와 접합되는 범프 본체(104A) 및 이 범프 본체(104A)로부터 돌출되는 돌기부(104B)에 의해 구성된다. 범프(104)는 와이어 본딩 장치를 통해, 예를 들면 Au에 의해 구성된 본딩 와이어에 의해 형성된다.
와이어 본딩 장치는 본딩 와이어의 전극 패드(103)로의 접합과 접합 후에 본딩 와이어의 절단을 연속적으로 수행함으로써, 전극 패드(103)에 접합되는 범프 본체(104A) 및 범프 본체(104A)로부터 돌출되는 돌기부(104B)를 형성한다.
여기에서는 적층 절연층(105)에 주목한다. 본 실시예에서, 적층 절연층(105)은 저탄성 절연층(120)(제 1 절연층) 및 고탄성 절연층(121)(제 2 절연층) 을 적층한 구조를 가진다. 반도체 칩(101) 측에 저탄성 절연층(120)이 형성되고, 도전 패턴(106) 측에 고탄성 절연층(121)이 형성된다.
저탄성 절연층(120) 및 고탄성 절연층(121) 모두는 NCF라 하는 필러(filler) 등의 경도 조정 재료가 거의 첨가되지 않은 수지 재료(비도전 필름)에 의해 구성된다. 그러나, 탄성률이 20MPa 이상이고 1,000MPa 미만인 저탄성 절연층(120)이 선정되고, 또한 탄성률이 1,000MPa 이상인 고탄성 절연층(121)이 선정된다.
또한, 저탄성 절연층(120) 및 고탄성 절연층(121)의 재료는 NCF에 한정되는 것은 아니고, 상기 특성을 실현할 수 있는 것이면, 빌드업 수지(필러 함유 에폭시 수지) 및 ACF라 불리는 수지 재료를 이용하는 것도 가능하다.
상기 구성을 가지는 반도체 장치(100A)에 따르면, 범프(104)(돌기부(104B)) 및 도전 패턴(106)(제 1 도전 패턴(107))의 접속 위치 주위에는 저탄성 절연층(120)보다 탄성률이 높은 고탄성 절연층(121)이 존재한다.
따라서, 범프(104) 및 도전 패턴(106)의 접속 위치에 응력이 작용하여도, 접속 위치를 탄성률이 높은 고탄성 절연층(121)으로 덮음으로써, 이들을 견고하게 고정된다. 따라서, 범프(104)가 도전 패턴(106)으로부터 박리되는 것을 방지할 수 있다. 그러므로, 범프(104)와 도전 패턴(106)의 전기적인 접속의 신뢰성을 높게 할 수 있다.
한편, 적층 절연층(105)이 반도체 칩(101)(보호층(102)을 포함)에 접속되는 위치에는, 고탄성 절연층(121)보다 탄성률이 낮은 저탄성 절연층(120)이 존재한다. 따라서, 보호층(102)으로부터의 계면(界面) 박리가 방지될 수 있다. 그러므로, 적 층 절연층(105)의 전체 경화 수축률을, 종래 기술과 같이 절연층을 모두 높은 탄성 재료에 의해 형성한 경우보다 낮게 할 수 있다. 결과적으로, 절연층을 모두 고탄성 재료로 형성한 경우와 비교해서, 반도체 장치(100A)에 발생되는 휨을 저감할 수 있다.
그러므로, 본 실시에 따른 반도체 장치(100A)에 따르면, 범프(104) 및 도전 패턴(106)의 전기적인 접속의 신뢰성을 높이면서, 반도체 장치(100A)에 휨이 발생되는 것을 억제할 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 장치(100B)를 나타낸다. 도 2에서, 도 1에 나타낸 구성과 대응하는 구성은 동일한 참조 부호를 가지며, 그 설명을 생략한다.
제 1 실시예에 따른 반도체 장치(100A)는 적층 절연층(105)이 저탄성 절연층(120) 및 그 위에 적층된 고탄성 절연층(121)을 가지는 구성을 포함한다. 한편, 이 실시예에 따른 반도체 장치(100B)는 적층 절연층(105)을 대신하여 분할 절연층(130)이 설치되는 것을 특징으로 한다.
분할 절연층(130)은 범프(104)의 근방 위치에만 고탄성 절연층(121)을 형성하고, 다른 부분에는 저탄성 절연층(120)을 형성하는 구성을 가진다. 고탄성 절연층(121)은 범프(104)를 둘러싸도록 원통 형상으로 형성된다. 또한, 저탄성 절연층(120) 및 고탄성 절연층(121)은 제 1 실시예와 같이 적층되지 않고, 반도체 칩(101)으로부터 도전 패턴(106)에 이르는 수직 방향의 전체에 형성된다. 저 탄성 절연층(120) 및 고탄성 절연층(121) 각각은 제 1 실시예와 동일하게 설정되는 탄성 률을 가진다.
본 실시예에 따른 구성과 마찬가지로, 고탄성 절연층(121)이 범프(104) 및 도전 패턴(106)의 접합 위치의 주위에 존재하고, 반도체 칩(101) 및 분할 절연층(130)의 접합은 그 대부분이 저탄성 절연층(120)을 통해 이루어진다. 따라서, 범프(104) 및 도전 패턴(106)의 접속 위치에 응력이 작용하여도, 접속 위치는 고탄성률을 가지는 고탄성 절연층(121)으로 덮임으로써 견고하게 고정되고, 또한 저탄성 절연층(120)을 통해 반도체 장치(100A)에 발생되는 휨을 저감할 수 있다. 따라서, 반도체 장치(100B)에 의해서, 범프(104)와 도전 패턴(106)의 전기적인 접속 신뢰성을 높이면서, 반도체 장치(100B)에 휨이 발생되는 것을 억제할 수 있다.
이어서, 도 3a 내지 도 3m을 참조하여, 제 1 실시예에 따른 반도체 장치(100A)의 제조 방법을 설명한다. 도 3a 내지 도 3m에서, 도 1 및 도 2에 나타낸 구성과 대응하는 구성은 동일한 참조 부호를 가지며 그 설명을 생략한다.
반도체 장치(100A)의 제조하기 위해서, 우선 도 3a에 나타낸 공정에서, 공지된 방법을 이용하여서, 전자 회로가 형성되는 복수의 영역(101a)(예를 들면, 격자 형상)을 가지는 반도체 기판(101A)(이하, 단일 기판(101A)이라 하는 웨이퍼)을 제조한다.
영역(101a)은 반도체 칩(101)에 상당한다. 이 영역(101a)의 전자 회로가 형성되는 디바이스 형성면(101b)에는, 전극 패드(103)가 형성된다. 또한, 디바이스 형성면(101b)의 전극 패드(103) 이외의 부분에는, SiN(Si3N4)으로 형성된 보호층(패 시베이션층)(102)이 설치된다. 결과적으로, 디바이스 형성면(101b)이 보호된다.
도 3b는 도 3a에 나타낸 기판(101A)의 확대 영역(101a)을 나타낸다. 도 3b 이하의 도면에서는, 도시 및 설명의 편의상, 영역(101a)을 확대한다.
도 3c에 나타낸 공정에서, 전극 패드(103) 상에는, 예를 들면 와이어 본딩 장치를 이용하여 범프(104)를 형성한다. 범프(104)는 Au로 형성된 본딩 와이어를 통해 형성된다. 와이어 본딩 장치는 본딩 와이어의 전극 패드(103)로의 접합과 접합 후의 본딩 와이어의 절단을 연속적으로 수행함으로써, 전극 패드(103)에 접합되는 범프 본체(104A) 및 범프 본체(104A)로부터 돌출되는 돌기부(104B)를 형성한다.
이어서, 도 3d에 나타낸 공정에서, 적층 절연층(105)을 형성한다. 상술한 바와 같이, 적층 절연층(105)은 저탄성 절연층(120) 및 고탄성 절연층(121)을 적층한 구조를 가진다. 적층 절연층(105)을 제조하는 방법으로서는, 저탄성 절연층(120)으로서 기능하는 저탄성 NCF와, 고탄성 절연층(121)으로 기능하는 고탄성 NCF를 개별적으로 준비하고, 우선 저탄성 NCF를 기판(101A)(보호층(102)) 상에 설치하고, 그 상부에 고탄성 NCF를 배치함으로써, 저탄성 절연층(120) 및 고탄성 절연층(121)이 적층되는 적층 절연층(105)을 형성하는 방법이 제공된다.
또한, 미리 저탄성 NCF 및 고탄성 NCF가 적층된 적층 NCF를 준비하고, 적층 NCF를 기판(101A)(보호층(102)) 상에 설치함으로써, 일괄적으로 적층 절열층(105)을 형성하는 방법을 이용하는 것도 가능하다.
이 때에 사용되는 저탄성 절연층(120) 및 고탄성 절연층(121)에 대해서, 상술한 바와 같이, 저탄성 절연층(120)으로서는 탄성률이 20MPa 이상 1,000MPa 미만 인 재료가 선정되고, 또한 고탄성 절연층(121)으로서는 탄성률이 1,000MPa 이상의 재료가 선정된다.
또한, 저탄성 절연층(120) 및 고탄성 절연층(121)의 재료는 NCF에 한정되는 것은 아니고, 상술한 특성을 실현할 수 있는 빌드업 수지(필러 함유 에폭시 수지)나 ACF라 불리는 수지 재료를 이용하는 것도 가능하다.
이어서, 적층 절연층(105) 상에는, 도 3e에 나타낸 바와 같이, 동박(112)이 설치되고, 압착 처리가 수행된다. 결과적으로, 적층 절연층(105) 역시 압착되어, 범프(104)의 돌기부(104B)의 일부는 적층 절연층(105)의 상면(고탄성 절연층(121)의 상면)으로부터 노출된다.
이 경우에, 적층 절연층(105)이 되는 NCF는 비교적 부드러운 수지 재료이다. 따라서, 적층 절연층(105)으로부터 돌기부(104B)를 확실하기 노출시킬 수 있다. 또한, 적층 절연층(105)의 두께 역시 압착 처리 시에 돌기부(104B)가 확실하게 적층 절연층(105)의 상면으로부터 돌출되도록 선정된다. 또한, 압착 처리에 의해서, 범프(104)의 돌기부(104B)는 동박(112)에 의해 압착되고, 그 선단부의 높이가 균일화(레벨링)된다.
본 실시예에서는 채용하지 않았지만, 저탄성 절연층(120) 및 고탄성 절연층(121)이 적층되는 구성의 수지 필름의 단일 측에 Cu 박이 설치되는 단일 측 동박 코팅 수지 필름을 생성하고, 도 3d의 공정에서의 단일 측 동박 코팅 수지 필름을 반도체 칩(101) 상에 설치하는 방법도 채용 가능하다.
압착 처리가 종료되면, 예를 들면 에칭 처리를 이용함으로써 동박(112)이 제 거된다. 도 3f는 동박(112)이 제거된 상태를 나타낸다. 상술한 바와 같이, 압착 처리 시에 돌기부(104B)는 적층 절연층(105)으로부터 노출되고 레벨링된다. 따라서, 동박(112)이 제거된 상태에서, 돌기부(104B)는 적층 절연층(105)으로부터 노출된다.
이어서, 도 3g에 나타낸 공정에서, 적층 절연층(105) 및 범프 본체(104A)의 상면에 제 1 도전층(107A)을 형성한다. 이 제 1 도전층(107A)은, 예를 들면 증착법의 일종인 스퍼터링법을 이용하여 형성된다.
제 1 도전층(107A)은 티타늄막(114) 및 동막(115)을 적층한 구성을 가진다. 따라서, 적층 절연층(105) 상에 제 1 도전층(107A)을 형성하기 위해서, 우선 Ti를 타겟으로 이용하여 스퍼터링을 수행하여 티타늄막(114)을 형성하고, 이어서 Cu를 타겟으로 이용하여 스퍼터링을 수행하여 동막(115)을 형성한다. 이 티타늄막(114) 및 동막(115)은 동일한 스퍼터링 장치를 이용하여 연속적으로 형성되는 것이 가능하다.
티타늄막(114)의 두께는, 예를 들면 0.1㎛로 설정되고, 또한 동막(115)의 두께는 1.0㎛로 설정된다(도 3g 및 도 3h에서 도시의 편의상, 티타늄막(114) 및 동막(115)을 다른 층보다 두껍게 과장하여 도시함). 또한, 본 실시예에서는 제 1 도전층(107A)은 티타늄막(114) 및 동막(115)이 적층된 구성을 가지지만, 티타늄막(114)을 대신하여 크롬막(예를 들면, 0.035㎛의 두께)을 이용하는 것도 가능하다. 또한, 티타늄막(114) 및 크롬막을 설치하지 않고, 제 1 도전층(107A)을 동막(115)에 의해서만 구성하는 것도 가능하다.
이어서, 도 3h 내지 도 3j에 나타낸 공정에서, 도전층(107A)을 급전층(시드층)으로서 이용하는 전해 도금을 통해, 범프(104)에 접속되는 도전 패턴(106)을 형성한다. 도전 패턴(106)을 형성하는 방법은, 소위 서브트랙티브법과, 세미애디티브법을 포함한다. 본 실시예에서는, 서브트랙티브법을 이용한 예에 대하여 설명한다.
우선, 도 3h에 나타낸 공정에서, 도전층(107A)(티타늄막(114) 및 동막(115))을 급전층으로 이용한 전해 도금을 통해, 도전층(107A) 상에, 예를 들면 Cu로 형성된 도전층(108A)을 적층한다. 이어서, 도 3i에 나타낸 공정에서, 도전층(108A) 상에 개구부(Ra)를 가지는 마스크 패턴(R1)을 형성한다. 마스크 패턴(R1)은 도포 또는 필름의 부착을 통한 레지스트층의 형성과 레지스트층의 포토리소그래피법을 이용한 패터닝에 의해 형성될 수 있다.
이어서, 도 3j에 나타낸 공정에서, 도전층(107A, 108A)은 마스크 패턴(R1)을 마스크로 이용하여 패턴 에칭된다. 결과적으로, 제 1 도전층(107) 및 제 2 도전층(108)이 적층되고, 범프(104)에 접속된 도전 패턴(106)이 형성된다.
예를 들면, 제 1 도전 패턴(107)은 두께가 대략 1㎛ 내지 2㎛로, 제 2 도전 패턴(108)은 두께가 10㎛ 내지 30㎛ 정도로 형성되지만, 이 수치는 예시일 뿐이며, 본 발명은 이러한 수치에 한정되는 것은 아니다.
도전 패턴(106)을 형성하기 위해서, 도전층(107A)을 급전층으로 하는 전해 도금법을 이용하는 것이 용이하다. 예를 들면, 급전층(시드층)을 무전해 도금법에 의해 형성하는 경우에는, 절연층의 표면을 거칠게 하는 처리(이른바, 디스미 어(desmear) 처리)의 수행이 필요하다. 그러므로, 도금층을 형성하기 위한 처리가 복잡해진다.
한편, 본 실시예에 따른 방법에서는, 디스미어 처리가 불필요하다. 결과적으로, 단순한 방법으로 용이하게 급전층(도전층(107A))을 형성하는 것이 가능하다. 따라서, 이 방법에 따르면, 반도체 장치를 제조하는 방법이 단순하게 되어 제조 비용이 절감된다.
그 후, 도 3k에 나타낸 공정에서, 필요에 따라서, 도전 패턴(106)(Cu)의 표면의 조화 처리를 실시한 후, 적층 절연층(105) 상에 개구부(109A)를 가지는 솔더레지스트층(절연층)(109)을 형성한다. 개구부(109A)로부터는, 도전 패턴(106)의 일부가 노출된다.
이어서, 도 3l에 나타낸 공정에서, 기판(101A)에 이면 연삭을 수행하여 기판(101A)을 소정의 두께로 한다. 이 경우에, 본 실시예에서는, 기판(101A)에 가까운 적층 절연층(105)의 위치에 저탄성을 가지는 저탄성 절연층(120)이 설치된다. 따라서, 기판(101A)이 박형이 되어 기계적 강도가 저하되어도, 저탄성 절연층(120)을 통해 기판(101A)에 휨이 발생하는 것을 억제할 수 있다. 따라서, 반도체 장치(100A)를 박형화하여도, 휨의 발생이 유효하게 방지되는 것이 가능하다.
이어서, 도 3m에 나타낸 공정에서, 필요에 따라서 개구부(109A)로부터 노출된 도전 패턴(106) 상에 솔더 범프(110)를 형성한다. 또한, 기판(101A)에 다이싱을 수행하여서 반도체 칩을 개별 조각으로 나눈다. 결과적으로, 도 1a에 나타낸 반도체 장치(100A)를 제조 가능하다.
상술한 제조 방법에서는 도전 패턴(106)을 서브트랙티브법에 의해 형성하지만, 도전 패턴(106)을 세미애디티브법을 이용하여서 형성할 수 있다. 이 경우에, 예를 들면 상술한 제조 방법에서의 도 3a 내지 도 3g에 나타낸 공정을 실시한 후, 도 3h 내지 도 3j에 나타낸 공정을 대신하여 후술하는 공정을 실시하는 것이 바람직하다.
구체적으로, 도 4에 나타낸 바와 같이, 도전층(107A) 상에 개구부(Rb)를 가지는 마스크 패턴(R2)을 형성한다. 이 마스크 패턴(R2)은 도포 또는 필름의 부착을 통한 레지스트층의 형성과, 상기 레지스트층의 포토리소그래피법을 이용한 패턴닝에 의해 형성될 수 있다.
이어서, 도전층(107A)을 급전층(시드층)으로 하는 전해 도금을 실시하고, 개구부(Rb)로부터 노출된 도전층(107A) 상에 제 2 도전 패턴을 형성한다. 그 후, 마스크 패턴(R2)을 박리하고, 또한 마스크 패턴(R2)을 박리하여서 노출되는 잉여 급전층(107A)을 에칭에 의해 제거한다. 도 3j에 나타낸 도전 패턴(106)을 형성할 수 있다.
이어서, 제 2 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다. 도 5a 내지 도 5f는 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸다. 도 5a 내지 도 5f에서, 도 5a 내지 도 5m에 나타낸 것과 대응하는 구성은 동일한 참조 부호를 가지고 그 설명을 생략한다. 도 5a는 상술한 도 3c에 나타낸 상태와 등가이고, 기판(101A) 상에 설치된 전극 패드(103)에 범프(104)가 형성된 상태를 나타낸다.
이어서, 도 5b에 나타낸 공정에서, 적층 절연층(105)이 형성된다. 본 실시예에서도, 적층 절연층(105)은 저탄성 절연층(120) 및 고탄성 절연층(121)을 적층한 구조를 가진다.
또한, 적층 절연층(105)을 제조하는 방법도 제 1 실시예에 따른 제조 방법과 동일하게, 우선 저탄성 NCF를 기판(101A) 상에 설치하고, 그 상부에 고탄성 NCF를 배치하거나, 미리 저탄성 NCF 및 고탄성 NCF가 적층되는 적층 NCF를 준비하고 적층 NCF를 기판(101A) 상에 설치함으로써, 일괄적으로 적층 절연층(105)을 형성할 수 있다. 이 때에 사용되는 저탄성 절연층(120) 및 고탄성 절연층(121)의 재료는 제 1 실시예와 동일한 것이므로, 그 설명을 생략한다.
이어서, 적층 절연층(105) 상에, 도 5c에 나타낸 바와 같이, 동박(112)이 설치되고 압착 처리가 수행된다. 이 경우에 본 실시예에서는, 동박(112)의 두께가 도전 패턴(106)으로서 이용되는 동박의 두께와 동일하거나 약간 두껍게 설정한다.
도 5c에 나타낸 압착 처리에 의해서, 적층 절연층(105)은 압착되고, 범프(104)의 돌기부(104B)의 일부는 적층 절연층(105)의 상면(고탄성 절연층(121)의 상면)으로부터 노출된다. 또한, 적층 절연층(105) 상에는 동박(112)이 존재한다. 따라서, 범프(104)의 돌기부(104B)는 동박(112)에 압착되어 전기적으로 접속된다. 또한, 동박(112)은 수지인 고탄성 절연층(121)의 상면에 압착된다. 이 때문에, 고탄성 절연층(121)이 가지는 압착력에 의해서, 동박(112)은 적층 절연층(105)(고탄성 절연층(121))의 상면에 접합된다.
상술한 바와 같이 동박(112)과 범프(104)가 서로 전기적으로 접속되고, 동 박(112)과 적층 절연층(105)이 서로 접합(접착)되면, 동박(112)의 표면에 대해 세정 처리가 수행된다. 이 세정 처리는, 예를 들면 알카리 세정과 산(酸) 세정을 이용하여 수행된다.
이 세정 처리가 종료되면, 동박(112)을 서브트랙티브법을 이용하여 처리하여서, 도전 패턴(106)을 형성한다. 도전 패턴(106)을 형성하기 위해서, 우선 동박(112) 상에는 도 5e에 나타낸 바와 같이, 개구부(Ra)를 가지는 마스크 패턴(R1)을 형성한다. 마스크 패턴(R1)은 도포 또는 필름의 부착을 통한 레지스트층의 형성과 포토리소그래피법을 이용한 레지스트층의 패터닝에 의해서 형성될 수 있다.
이어서, 도 5f에 나타낸 공정에서, 마스크 패턴(R1)을 마스크로 이용하여, 동박(112)이 패턴 에칭됨으로써, 범프(104)에 접속된 도전 패턴(106)이 형성된다.
본 발명을 바람직한 실시예에 기초하여 설명하였지만, 본 발명은 상기의 특정 실시예에 한정되는 것이 아니라, 특허청구범위에 기재된 요지 내에서 벗어나지 않고 다양하게 변형 및 변경이 가능하다.
구체적으로는 기판(101A)으로서 반도체 기판을 대신하여 글래스 기판이나 다층 배선 기판을 이용하는 것도 가능하다. 따라서, 상기 기판을 이용하는 다양한 전자 장치로의 적용이 가능하다.
도 1a는 본 발명의 제 1 실시예에 따른 반도체 장치를 나타내는 단면도.
도 1b는 도 1a의 범프 근방을 확대하여 나타낸 단면도.
도 2는 본 발명의 제 1 실시예에 따른 반도체 장치를 나타내는 단면도.
도 3a는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 1).
도 3b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 2).
도 3c는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 3).
도 3d는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 4).
도 3e는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 5).
도 3f는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 6).
도 3g는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 7).
도 3h는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 8).
도 3i는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 9).
도 3j는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 10).
도 3k는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 11).
도 3l은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 12).
도 3m은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 13).
도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법의 변형 예를 설명하는 단면도.
도 5a는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 1).
도 5b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 2).
도 5c는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 3).
도 5d는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 4).
도 5e는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도(제 5).
도 5f는 본 발명의 제 2 실시예인 반도체 장치의 제조 방법을 설명하는 단면도(제 6).
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 장치 101 : 반도체 칩
101A : 기판 102 : 보호층
103 : 전극 패드 104 : 범프
104A : 범프 본체 104B : 돌기부
105 : 적층 절연층 106 : 도전 패턴
107 : 제 1 도전 패턴 107A : 도전층
108 : 제 2 도전 패턴 108A :도전층
109 : 솔더레지스트층 110 : 솔더 범프
112 : 동박 120 : 저탄성 절연층
121 : 고탄성 절연층 130 : 분할 절연층

Claims (9)

  1. 기판 본체 상에 설치된 전극 패드 상에 범프를 형성하는 제 1 공정과,
    상기 기판 본체 상에 제 1 절연층을 형성하고, 상기 제 1 절연층의 탄성률보다도 탄성률이 높은 제 2 절연층을 상기 제 1 절연층 상에 적층 형성하는 제 2 공정과,
    상기 범프의 일부를 상기 절연층의 상면으로부터 노출시키는 제 3 공정과,
    상기 범프에 접속된 도전 패턴을 형성하는 제 4 공정을 포함하는 것을 특징으로 하는 전자 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연층은 탄성률이 20MPa 이상 1,000MPa 미만이고,
    상기 제 2 절연층은 탄성률이 1,000MPa 이상인 것을 특징으로 하는 전자 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 절연층은 비도전 수지로 형성되는 것을 특징으로 하는 전자 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 4 공정은,
    상기 절연층의 상면 및 상기 범프의 노출된 부분 상에 도전층을 형성하는 공정과,
    상기 도전층을 급전층으로 이용하는 전해 도금에 의해 배선층을 형성하는 공정과,
    상기 배선층을 패터닝하여서 상기 범프에 접속된 도전 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 전자 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 기판 본체는 반도체 기판인 것을 특징으로 하는 전자 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 공정에서는 상기 범프가 본딩 와이어를 통해 형성되는 것을 특징으로 하는 전자 장치의 제조 방법.
  7. 전극 패드가 형성된 기판 본체와,
    상기 전극 패드 상에 형성된 범프와,
    상기 기판 본체 상에 형성된 제 1 절연층, 및 상기 제 1 절연층의 탄성률보다 탄성률이 높고 상기 제 1 절연층 상에 적층 형성된 제 2 절연층에 의해 구성된 적층 절연층과,
    상기 적층 절연층 상에 형성되고 상기 범프에 접속된 도전 패턴을 포함하는 것을 특징으로 하는 전자 장치.
  8. 제 7 항에 있어서,
    상기 제 1 절연층은 탄성률이 20MPa 이상 1,000MPa 미만이고,
    상기 제 2 절연층은 탄성률이 1,000MPa 이상인 것을 특징으로 하는 전자 장치.
  9. 상기 기판 본체는 반도체 칩인 것을 특징으로 하는 전자 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4121542B1 (ja) * 2007-06-18 2008-07-23 新光電気工業株式会社 電子装置の製造方法
JP5295928B2 (ja) * 2009-10-23 2013-09-18 新光電気工業株式会社 半導体装置及びその製造方法
JP2012134270A (ja) * 2010-12-21 2012-07-12 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US8756546B2 (en) 2012-07-25 2014-06-17 International Business Machines Corporation Elastic modulus mapping of a chip carrier in a flip chip package
US8650512B1 (en) 2012-11-15 2014-02-11 International Business Machines Corporation Elastic modulus mapping of an integrated circuit chip in a chip/device package

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3313547B2 (ja) * 1995-08-30 2002-08-12 沖電気工業株式会社 チップサイズパッケージの製造方法
WO1999023696A1 (fr) 1997-10-30 1999-05-14 Hitachi, Ltd. Dispositif a semi-conducteur et son procede de fabrication
JPH11219984A (ja) * 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
KR100266698B1 (ko) * 1998-06-12 2000-09-15 김영환 반도체 칩 패키지 및 그 제조방법
JP3477375B2 (ja) 1998-08-05 2003-12-10 松下電器産業株式会社 半導体装置及びその製造方法
AU5109900A (en) 1999-06-15 2001-01-02 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
JP4526651B2 (ja) * 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
US6605525B2 (en) * 2001-05-01 2003-08-12 Industrial Technologies Research Institute Method for forming a wafer level package incorporating a multiplicity of elastomeric blocks and package formed
US6953709B2 (en) * 2001-07-31 2005-10-11 Renesas Technology Corp. Semiconductor device and its manufacturing method
JP3614828B2 (ja) 2002-04-05 2005-01-26 沖電気工業株式会社 チップサイズパッケージの製造方法
JP3542350B2 (ja) * 2002-05-31 2004-07-14 沖電気工業株式会社 半導体装置及びその製造方法
JP2004193497A (ja) * 2002-12-13 2004-07-08 Nec Electronics Corp チップサイズパッケージおよびその製造方法
JP3721175B2 (ja) * 2003-06-03 2005-11-30 沖電気工業株式会社 半導体装置の製造方法
DE10345395B4 (de) * 2003-09-30 2006-09-14 Infineon Technologies Ag Halbleitermodul und Verfahren zur Herstellung eines Halbleitermoduls
JP3929966B2 (ja) * 2003-11-25 2007-06-13 新光電気工業株式会社 半導体装置及びその製造方法

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