JP2009117761A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体チップのバンプ電極と実装基板の配線との接続信頼性を向上できる技術を提供する。特に、バンプ電極下の最上層配線層に配線を配置しても、バンプ電極の平坦性を確保してバンプ電極とガラス基板に形成されている配線との接続信頼性を向上できる技術を提供する。
【解決手段】バンプ電極ＢＰ１の非重複領域Ｙ直下にある最上層配線層に電源配線や信号配線からなる配線Ｌ１と、ダミーパターンＤＰを形成する。ダミーパターンＤＰは、配線Ｌ１間のスペースを埋めるように配置され、配線Ｌ１とスペースによって最上層配線層に生じる凹凸を緩和する。さらに、最上層配線層を覆うように形成される表面保護膜に対してＣＭＰ法による平坦化処理を実施する。
【選択図】図５

Description

本発明は、半導体装置およびその製造技術に関し、特に、ＬＣＤ（Liquid Crystal Display：液晶ディスプレイ）用のドライバに使用される半導体装置に適用して有効な技術に関するものである。

特開２００７−１０３８４８号公報（特許文献１）には、半導体チップのサイズを縮小化することのできる技術が記載されている。この技術によれば、まず、絶縁膜上にパッドおよびパッド以外の配線を設ける。このパッドおよび配線上を含む絶縁膜上に表面保護膜を形成し、表面保護膜に開口部を設ける。開口部はパッド上に形成されており、パッドの表面を露出する。この開口部を含む表面保護膜上にバンプ電極を形成する。ここで、バンプ電極の大きさに比べてパッドの大きさを充分小さくなるように構成する。これにより、バンプ電極の直下であって、パッドと同層に配線が配置されるようにする。すなわち、パッドを小さくすることにより形成されたバンプ電極のスペースに配線を配置するとしている。
特開２００７−１０３８４８号公報

近年、液晶を表示素子に用いたＬＣＤが急速に普及しつつある。このＬＣＤは、ＬＣＤを駆動するためのドライバによって制御されている。ＬＣＤドライバは半導体チップから構成されており、例えば、ガラス基板に実装される。ＬＣＤドライバを構成する半導体チップは、半導体基板上に複数のトランジスタと多層配線を形成した構造をしており、表面にバンプ電極が形成されている。そして、表面に形成されたバンプ電極とガラス基板とを異方性導電フィルムを介して接続する。このとき、バンプ電極によって半導体チップとガラス基板が接続されるが、接着力の向上の観点から、バンプ電極の面積を大きくして半導体チップとガラス基板の接着面積を大きくすることが行なわれている。すなわち、ＬＣＤドライバを構成する半導体チップのバンプ電極は、一般用途に用いられる半導体チップのバンプ電極に比べて大きさが遥かに大きくなっている特徴がある。

ＬＣＤドライバにおいて、バンプ電極下には表面保護膜（パッシベーション膜）となる絶縁膜が形成されており、この絶縁膜に設けられた開口部を介して、多層配線の最上層に形成されたパッドと接続されている。通常、開口部およびパッドは、バンプ電極の大きさに合わせて同程度の面積を有するように形成されている。ところが、バンプ電極の大きさに合わせてパッドを形成すると、パッドの占有面積が大きくなり、パッドと同層に配置される電源配線や信号配線の配置スペースがなくなる問題点が生じる。

このため、ＬＣＤドライバにおいては、バンプ電極の大きさに比べてパッドの大きさを小さくすることが行なわれている。つまり、バンプ電極の大きさがパッドの大きさよりも大きくなっており、バンプ電極は、パッドと平面的に重なる重複領域と、パッドと平面的に重ならない非重複領域とを有することになる。したがって、バンプ電極の非重複領域直下にある多層配線層の最上層には、スペースが確保されることになる。このことから、このスペースに電源配線や信号配線を配置することが可能となり、非重複領域直下のスペースを有効に活用することができる。このように、バンプ電極よりもパッドを小さくすることにより、バンプ電極下にパッド以外の配線を配置することができるようになるため、半導体チップ（ＬＣＤドライバ）の小型化を図ることができる。

しかし、バンプ電極下の最上層配線層に配線を配置すると以下に示す問題点が生じる。この問題点について図面を参照しながら説明する。図３６は、ＬＣＤドライバを構成する半導体チップの最上層配線とバンプ電極との接続関係を示す図である。図３６に示すように、層間絶縁膜１００上の最上層には、パッドＰＤと配線Ｌ１、Ｌ２が形成されている。つまり、パッドＰＤと配線Ｌ１、Ｌ２が同層で形成されている。そして、パッドＰＤと配線Ｌ１、Ｌ２が形成されている最上層配線層を覆うように、表面保護膜１０１が形成されている。この表面保護膜１０１は、パッドＰＤおよび配線Ｌ１、Ｌ２の段差を反映して表面に凹凸が生じている。したがって、表面保護膜１０１上に形成されるバンプ電極ＢＰは、表面保護膜１０１による凹凸を反映した形状となる。このバンプ電極ＢＰは、開口部を導電材料で埋め込んだプラグＳＩＬによってパッドＰＤと電気的に接続されている。表面保護膜１０１上に形成されているバンプ電極ＢＰは、パッドＰＤよりも大きく形成されており、パッドＰＤと平面的に重なる重複領域Ｘと、パッドＰＤとは平面的に重ならない非重複領域Ｙを有していることになる。すなわち、図３６に示すバンプ電極ＢＰの非重複領域Ｙ直下の最上層配線層には、パッドＰＤが形成されておらず、スペースが確保されている。このスペースにパッドＰＤとは異なる配線Ｌ１、Ｌ２を配置することにより、最上層配線層に配線を効率良く配置することができ、半導体チップ（ＬＣＤドライバ）の小型化を図ることができる。

しかし、バンプ電極ＢＰの非重複領域Ｙ直下にある最上層配線層に配線Ｌ１、Ｌ２を配置すると、この配線Ｌ１、Ｌ２による段差を反映して表面保護膜１０１に凹凸が生じることになる。すると、表面保護膜１０１上に形成されるバンプ電極ＢＰも、表面保護膜１０１による凹凸を反映して凹凸形状になる。このようにバンプ電極ＢＰの表面に凹凸が生じると半導体チップをガラス基板に実装する場合に不都合が生じることになる。

図３７は、半導体チップをガラス基板に実装する様子を示す断面図である。図３７に示すように、半導体チップをガラス基板１０３に実装するには、半導体チップに形成されているバンプ電極ＢＰとガラス基板１０３に形成されている配線１０３ａとを異方性導電フィルムＡＣＦを介して接続することにより実施される。このとき、バンプ電極ＢＰの表面に凹凸があると、異方性導電フィルムＡＣＦを構成する導電粒子１０２とバンプ電極ＢＰとを良好に接触することができなくなるおそれがある。図３７に示すように、バンプ電極ＢＰの表面に凹凸が形成されているが、バンプ電極ＢＰの凸部では導電粒子１０２とうまく接触する。これに対し、バンプ電極ＢＰの凹部では導電粒子１０２とうまく接触することができなくなる。つまり、バンプ電極ＢＰの凸部ではガラス基板１０３による圧力がかかるため、導電粒子１０２がバンプ電極ＢＰと接触して導電性が確保される。しかし、バンプ電極ＢＰの凹部では、ガラス基板１０３からの圧力がかかりにくくなる。このため、バンプ電極ＢＰと導電粒子１０２の導電性の確保が困難になる。

このことから、異方性導電フィルムＡＣＦを介したガラス基板１０３とバンプ電極ＢＰとの接続を確保するために、バンプ電極ＢＰを大きくしても、バンプ電極ＢＰの表面に凹凸が生じるとバンプ電極ＢＰとガラス基板１０３に形成されている配線１０３ａとの接続信頼性を向上することが困難になる。

本発明の目的は、半導体チップのバンプ電極と実装基板の配線との接続信頼性を向上できる技術を提供することにある。特に、バンプ電極下の最上層配線層に配線を配置しても、バンプ電極の平坦性を確保してバンプ電極とガラス基板に形成されている配線との接続信頼性を向上できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成された半導体素子と、（ｃ）前記半導体素子上に形成された多層配線層と、（ｄ）前記多層配線層の最上層に形成されたパッドとを備える。さらに、（ｅ）前記パッド上に形成され、前記パッドに達する開口部を有する表面保護膜と、（ｆ）前記表面保護膜上に形成され、前記開口部を埋め込むことにより前記パッドと電気的に接続するバンプ電極とを備える。そして、前記バンプ電極は、前記パッドと平面的に重なる重複領域と、前記パッドと平面的に重ならない非重複領域を有するように、前記パッドより大きく形成されている。ここで、前記多層配線層の最上層には、（ｇ）前記パッドの他に電源配線あるいは信号配線よりなる第１配線と、（ｈ）前記第１配線とは異なるダミーパターンが形成されている。そして、前記バンプ電極の前記非重複領域の下層には、前記パッドと同層で形成された前記第１配線が形成されていることを特徴とするものである。

このように多層配線層の最上層に電源配線や信号配線の他にダミーパターンも配置することにより、最上層上に形成される表面保護膜の平坦性を向上することができる。つまり、電源配線や信号配線だけを多層配線層の最上層に形成すると、最上層を密に配線で埋めることができないので、電源配線や信号配線による凹凸が顕著になるが、電源配線や信号配線の他にダミーパターンを敷き詰めることで、最上層の平坦性を向上することができる。このため、最上層に形成される表面保護膜の平坦性も確保され、表面保護膜の表面に形成されるバンプ電極の平坦性も向上できる。

代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板上に半導体素子を形成する工程と、（ｂ）前記半導体素子上に多層配線層を形成する工程と、（ｃ）前記多層配線層の最上層に導体膜を形成する工程とを備える。次に、（ｄ）前記導体膜をパターニングすることにより、パッドと、電源配線あるいは信号配線よりなる第１配線およびダミーパターンを形成する工程と、（ｅ）前記パッド、前記第１配線および前記ダミーパターンを覆うように表面保護膜を形成する工程とを備える。さらに、（ｆ）前記表面保護膜に前記パッドに達する開口部を形成する工程と、（ｇ）前記開口部を含む前記表面保護膜上に前記パッドよりも大きなバンプ電極を形成する工程を備える。ここで、前記（ｇ）工程は、前記バンプ電極を、前記パッドと平面的に重なる重複領域と、前記パッドと平面的に重ならない非重複領域とを有するように形成する。そして、前記（ｇ）工程で形成した前記バンプ電極の前記非重複領域の下層に、前記パッドと同層で形成された前記第１配線を形成し、前記非重複領域の下層に形成されている前記第１配線に隣接する所定範囲に前記ダミーパターンを形成することを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

多層配線層の最上層に電源配線や信号配線の他にダミーパターンも配置することにより、最上層配線層上に形成される表面保護膜の平坦性を向上することができる。つまり、電源配線や信号配線だけを多層配線層の最上層に形成すると、最上層を密に配線で埋めることができないので、電源配線や信号配線による凹凸が顕著になるが、電源配線や信号配線の他にダミーパターンを敷き詰めることで、最上層配線層の平坦性を向上することができる。このため、最上層配線層に形成される表面保護膜の平坦性も確保され、表面保護膜の表面に形成されるバンプ電極の平坦性も向上できる。したがって、半導体チップのバンプ電極と実装基板の配線との接続信頼性を向上できる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

図１は本実施の形態における半導体チップＣＨＰ（半導体装置）の構成を示した平面図である。本実施の形態における半導体チップＣＨＰは、ＬＣＤドライバである。図１において、半導体チップＣＨＰは、例えば細長い長方形状（矩形形状）に形成された半導体基板１Ｓを有しており、その主面には、例えば液晶表示装置を駆動するＬＣＤのドライバが形成されている。このＬＣＤドライバは、ＬＣＤを構成するセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、ゲート駆動回路、ソース駆動回路、液晶駆動回路、グラフィックＲＡＭ（Random Access Memory）および周辺回路などを有している。これらの機能は、半導体基板１Ｓに形成される半導体素子および配線によって実現されている。まず、この半導体チップＣＨＰの表面構成について説明する。

半導体チップＣＨＰは、一対の短辺と一対の長辺を有する長方形形状をしており、一対の長辺のうち１つの長辺（図１では下側の辺）に沿ってバンプ電極ＢＰ１が配置されている。これらのバンプ電極ＢＰ１は、一直線上に配置されている。バンプ電極ＢＰ１は、半導体チップＣＨＰの内部に形成されている半導体素子および配線からなる集積回路（ＬＣＤドライバ）に接続する外部接続端子として機能する。特に、バンプ電極ＢＰ１は、デジタル入力信号用またはアナログ入力信号用のバンプ電極である。

次に、一対の長辺のうちもう１つの長辺（図１では上側の辺）に沿ってバンプ電極ＢＰ２が配置されている。これらのバンプ電極ＢＰ２は、長辺に沿って２列に配置されており、長辺に沿った２列が千鳥状に配置されている。これにより、バンプ電極ＢＰ２を高密度に配置することができる。これらのバンプ電極ＢＰ２も半導体基板１Ｓの内部に形成される集積回路と外部とを接続する外部接続端子として機能する。特に、バンプ電極ＢＰ２は、ＬＣＤドライバからの出力信号用のバンプ電極である。

このように半導体チップＣＨＰの外周を構成する一対の長辺には、バンプ電極ＢＰ１とバンプ電極ＢＰ２が形成されていることになる。このとき、バンプ電極ＢＰ１の数に比べてバンプ電極ＢＰ２の数が多くなっているため、バンプ電極ＢＰ１は長辺に沿って一直線状に形成されているのに対し、バンプ電極ＢＰ２は長辺に沿って千鳥状に配置されている。これは、バンプ電極ＢＰ１がＬＣＤドライバに入力される入力信号用のバンプ電極であるのに対し、バンプ電極ＢＰ２がＬＣＤドライバから出力される出力信号用のバンプ電極であるからである。すなわち、ＬＣＤドライバに入力される入力信号は、シリアルデータであるため、外部接続端子であるバンプ電極ＢＰ１の数はそれほど多くならない。これに対し、ＬＣＤドライバから出力される出力信号は、パラレルデータであるため、外部接続端子であるバンプ電極ＢＰ２の数が多くなるのである。つまり、出力信号用のバンプ電極ＢＰ２は、液晶表示素子を構成する個々のセル（画素）に対して設けられているため、セルの個数に相当する数だけバンプ電極ＢＰ２が必要となるのである。したがって、入力信号用のバンプ電極ＢＰ１に比べて出力信号用のバンプ電極ＢＰ２は数が多くなる。このため、入力信号用のバンプ電極ＢＰ１は、長辺に沿って一直線状に配置することができるが、出力信号用のバンプ電極ＢＰ２は、長辺に沿って千鳥状に配置して数を増やしている。

なお、図１では、半導体チップＣＨＰを構成する一対の長辺に沿ってバンプ電極ＢＰ１とバンプ電極ＢＰ２を配置しているが、さらに、一対の長辺の他に一対の短辺に沿ってもバンプ電極を配置することもできる。

次に、バンプ電極ＢＰ１およびバンプ電極ＢＰ２の詳細について説明する。バンプ電極ＢＰ１およびバンプ電極ＢＰ２は、短辺と長辺からなる長方形形状（矩形形状）をしており、バンプ電極ＢＰ１およびバンプ電極ＢＰ２のそれぞれの長辺を半導体チップＣＨＰの短辺方向に向けた状態で、少なくとも半導体チップＣＨＰの長辺方向に並んで配置されている。そして、半導体チップＣＨＰに形成されているバンプ電極ＢＰ１およびバンプ電極ＢＰ２は、一般用途に使用されるバンプ電極に比べて大きさ（面積）が大きくなっている。すなわち、ＬＣＤドライバに使用される半導体チップＣＨＰにおいては、表面に占めるバンプ電極ＢＰ１およびバンプ電極ＢＰ２の面積の割合が大きくなっている。これは、後述するように、ＬＣＤドライバである半導体チップＣＨＰを液晶表示装置のガラス基板に異方性導電フィルムを介して実装する際における接続信頼性を確保するためである。したがって、一般用途に用いられる半導体チップでは、半導体素子が形成されているアクティブ領域上にバンプ電極を形成してはいないが、ＬＣＤドライバに用いられる半導体チップＣＨＰでは、アクティブ領域上にもバンプ電極ＢＰ１およびバンプ電極ＢＰ２が形成されている。

次に、半導体チップＣＨＰの表面にはバンプ電極ＢＰ１が形成されているが、このバンプ電極ＢＰ１の下層に形成されている最上層配線層とバンプ電極ＢＰ１との配置関係について説明する。図２は、図１の領域Ｒを拡大した図である。図２において、半導体チップの長辺方向に沿ってバンプ電極ＢＰ１が並んで配置されている。図２では、隣接する２つのバンプ電極ＢＰ１が示されている。このバンプ電極ＢＰ１は、半導体チップに形成されている表面保護膜（パッシベーション膜）上に形成されており、表面保護膜の下層には、最上層配線層が形成されている。図２においては、表面保護膜の図示は省略しており、表面保護膜の下層に形成されている最上層配線層とバンプ電極ＢＰ１との配置関係がわかるようにしている。

図２に示すように、バンプ電極ＢＰ１は、最上層配線層に形成されているパッドＰＤと接続されている。そして、バンプ電極ＢＰ１は、このパッドＰＤよりも大きく形成されており、バンプ電極ＢＰ１直下の最上層配線層には、パッドＰＤ以外の配線Ｌ１が配置されている。すなわち、バンプ電極ＢＰ１直下には、半導体チップの長辺方向に沿って配線Ｌ１が延在している。このように、バンプ電極ＢＰ１の大きさがパッドＰＤの大きさよりも大きくなっており、バンプ電極ＢＰ１の直下にある多層配線層の最上層には、スペースが確保されることになる。このことから、このスペースに配線Ｌ１を配置することが可能となり、バンプ電極ＢＰ１直下のスペースを有効に活用することができる。このように、バンプ電極ＢＰ１よりもパッドＰＤを小さくすることにより、バンプ電極ＢＰ１下にパッドＰＤ以外の配線Ｌ１を配置することができるようになるため、半導体チップ（ＬＣＤドライバ）の小型化を図ることができる。配線Ｌ１は、例えば、電源配線や信号配線とすることができる。

しかし、発明が解決しようとする課題で説明したように、バンプ電極ＢＰ１の直下に配線Ｌ１を形成すると、配線Ｌ１とスペースによる段差が表面保護膜に反映され、その表面保護膜の凹凸上にバンプ電極ＢＰ１が形成されることになる。この結果、バンプ電極ＢＰ１の表面が平坦ではなく凹凸形状になる。バンプ電極ＢＰ１の表面が凹凸形状となると、半導体チップをガラス基板に実装する場合に不都合が生じることになる。したがって、バンプ電極ＢＰ１の表面を平坦化する必要がある。

そこで、本実施の形態では、図２に示すように、配線Ｌ１と同層の最上層配線層にダミーパターンＤＰを形成している。例えば、図２では、ダミーパターンＤＰを配線Ｌ１と隣接する領域に敷き詰めるように配置している。特に、複数の配線Ｌ１に挟まれたスペースにダミーパターンＤＰを配置している。これにより、バンプ電極ＢＰ１直下にあるスペースをダミーパターンＤＰによって充填することができる。つまり、バンプ電極ＢＰ１直下の最上層配線層には、複数の配線Ｌ１と、これらの配線Ｌ１の間に形成されているダミーパターンＤＰが設けられていることになる。したがって、バンプ電極ＢＰ１の下層（最上層配線層）に発生する配線Ｌ１とスペース間の段差を緩和することができる。なぜなら、バンプ電極ＢＰ１の下層（最上層配線層）に形成されるスペースに配線Ｌ１と同程度の高さを有するダミーパターンＤＰを形成しているので、配線Ｌ１とダミーパターンＤＰにより、バンプ電極ＢＰ１の下層（最上層配線層）の段差が緩和されるからである。

最上層配線層には、バンプ電極ＢＰ１の直下に、配線Ｌ１と並行するようにダミーパターンＤＰが配置されているが、さらに、バンプ電極ＢＰ１の直下ではない領域にもダミーパターンＤＰが形成されている。つまり、バンプ電極ＢＰ１と平面的に重ならない領域にも配線Ｌ１に隣接するようにダミーパターンＤＰが配置されている。バンプ電極ＢＰ１の直下領域のスペースにダミーパターンＤＰを形成することは、バンプ電極ＢＰ１の直下領域における配線Ｌ１とスペースによる段差を解消するために必要な構成と考えられる。これに対し、バンプ電極ＢＰ１と平面的に重ならない領域にも配線Ｌ１と隣接するようにダミーパターンＤＰを形成することに利点があるのか疑問となる。しかし、バンプ電極ＢＰ１の直下領域ではなくても、配線Ｌ１とスペースの間には段差が生じることになる。この段差がバンプ電極ＢＰ１の近傍で発生すると、バンプ電極ＢＰ１の平坦性に影響を及ぼすことになるのである。このため、バンプ電極ＢＰ１の下層（最上層配線層）だけでなく、バンプ電極ＢＰ１から所定距離だけ離れた周辺領域にもダミーパターンＤＰを敷き詰めで、確実にバンプ電極ＢＰ１の平坦性を確保するように構成しているのである。

次に、ダミーパターンＤＰの配列レイアウトについて説明する。図３は、ダミーパターンＤＰの配列パターンを示す図である。図３に示すように、個々のダミーパターンＤＰは、短辺と長辺を有する長方形形状（矩形形状）をしており、このダミーパターンＤＰが紙面の上下左右方向に複数並ぶことにより、スペース（空間）を埋めている。個々のダミーパターンＤＰの長辺の長さは、例えば、５．０μｍであり、短辺の長さは、例えば、０．８μｍとなっている。したがって、配線Ｌ１の幅が、例えば、２０μｍ〜３０μｍであることを考えると、個々のダミーパターンＤＰの短辺幅と長辺幅のどちらも配線Ｌ１の幅よりも小さくなっていることがわかる。すなわち、個々のダミーパターンＤＰの大きさは非常に小さくなっていることがわかる。このことから、複数の配線Ｌ１間に形成されるスペースが配線Ｌ１の幅よりも小さい場合であっても、ダミーパターンＤＰをその小さな空間に敷き詰めることが可能となる。したがって、非常に小さなスペースもダミーパターンＤＰで埋め込むことができるので、最上層配線層の平坦性を充分に確保することができるのである。特に、図３に示すように、ダミーパターンＤＰ自体の大きさも小さいが、複数のダミーパターンＤＰを並べる間隔も、例えば、０．６μｍと小さくなっている。すなわち、ダミーパターンＤＰの間隔は、ダミーパターンＤＰ自体の短辺の長さよりも小さくなっており、高密度にスペースを埋め込むことができるように構成されていることがわかる。

図４は、図２とは異なるダミーパターンＤＰの配置例を示す図である。図４に示すように、バンプ電極ＢＰ１の下層（最上層配線層）は、複数の配線Ｌ１で占有されている。すなわち、バンプ電極ＢＰ１の下層（最上層配線層）には、ダミーパターンＤＰを配置するスペースは確保されておらず、複数の配線Ｌ１が高密度に配置されている。したがって、図４に示す構成では、バンプ電極ＢＰ１の下層（最上層配線層）に段差の問題は生じないと考えられる。しかし、図４に示すように、バンプ電極ＢＰ１の直下領域を充填するように、配線Ｌ１が形成されていても、バンプ電極ＢＰ１と平面的に重ならない周辺領域には、配線Ｌ１が形成されていない。つまり、バンプ電極ＢＰ１の周辺領域においては、最上層配線層に配線Ｌ１が形成されている領域とスペースとなっている領域が存在することになる。このため、配線Ｌ１とスペースによる高低差に起因する段差が発生する。バンプ電極ＢＰ１の直下領域に段差を抑制することが、バンプ電極ＢＰ１の平坦性を確保する観点から重要である。しかし、バンプ電極ＢＰ１の周辺領域に段差が生じてもその段差がバンプ電極ＢＰ１の平坦性に影響するので、バンプ電極ＢＰ１の周辺領域においても、最上層配線層の段差を抑制する必要がある。このことから、図４に示す構成においても、配線Ｌ１に隣接する領域（バンプ電極ＢＰ１の周辺領域）にもダミーパターンＤＰを形成している。これにより、バンプ電極ＢＰ１の周辺領域においても、最上層配線層の段差を緩和することができ、最上層配線層の上部に形成されるバンプ電極ＢＰ１の平坦性を確実に確保することができる。図２および図４に示す構成を考えると、バンプ電極ＢＰ１の直下領域の配線Ｌ１とスペースが存在する場合には、このスペースを充填するようにダミーパターンＤＰを敷き詰めることが最も効果的であるが、バンプ電極ＢＰ１の直下領域ではなく、バンプ電極ＢＰ１から一定距離内にある周辺領域においても、最上層配線層にダミーパターンＤＰを形成することが有用であることがわかる。なお、バンプ電極ＢＰ１とこのバンプ電極ＢＰ１の下層（最上層配線層）に形成されているダミーパターンＤＰとの配置関係について説明しているが、バンプ電極ＢＰ２とダミーパターンＤＰとの配置関係も同様になっている。

続いて、ダミーパターンＤＰの構成を断面図で説明する。図５は、図２のＡ−Ａ線で切断した断面図である。図５では、最上層配線層を含む多層配線層の上部の構造だけを図示しており、最上層配線層よりも下層の構造については省略している。

図５に示すように、層間絶縁膜である酸化シリコン膜４０上に配線４２が形成されている。この配線４２は、プラグ４３によって、さらに下層の配線と接続される。図５では、酸化シリコン膜４０に形成されたプラグ４３以下の配線および半導体素子の図示は省略しているが、配線４２の下層には多層配線およびＭＩＳＦＥＴなどの半導体素子が形成されている。配線４２を覆うように層間絶縁膜が形成されている。層間絶縁膜は、酸化シリコン膜２０と、この酸化シリコン膜２０上に形成されたＴＥＯＳ（Tetra Ethyl Ortho Silicate）を材料とする酸化シリコン膜２１より構成されている。この層間絶縁膜上に最上層配線層が形成されている。最上層配線層は、パッドＰＤと、配線Ｌ１と、ダミーパターンＤＰより構成されている。パッドＰＤ、配線Ｌ１およびダミーパターンＤＰは同一の導体膜をパターニングすることにより形成されており、それぞれの厚さは同じである。すなわち、配線Ｌ１の高さとダミーパターンＤＰの高さとはほぼ同じである。パッドＰＤは、酸化シリコン膜２０および酸化シリコン膜２１を貫通するプラグ４１によって配線４２と電気的に接続されている。すなわち、パッドＰＤは、配線４２およびその下層配線を介して半導体素子と電気的に接続されている。そして、この最上層配線層を覆うように、酸化シリコン膜２２ａが形成されており、この酸化シリコン膜２２ａ上に、ＴＥＯＳを材料とする酸化シリコン膜２３が形成されている。さらに、酸化シリコン膜２３上には、窒化シリコン膜２４が形成されている。これらの酸化シリコン膜２２ａ、酸化シリコン膜２３および窒化シリコン膜２４によって表面保護膜（パッシベーション膜）が構成されている。表面保護膜は、半導体チップを機械的応力や不純物の侵入から保護するために設けられた膜である。このため、表面保護膜には、機械的強度や可動イオンなどの汚染不純物に対するバリア性が要求され、例えば、図５に示すように、酸化シリコン膜２２ａ、酸化シリコン膜２３および窒化シリコン膜２４の積層膜から構成される。

表面保護膜には、パッドＰＤに達する開口部２５が形成され、この開口部２５に導電材料を埋め込むことによりプラグＳＩＬが形成される。このプラグＳＩＬと電気的に接続するバンプ電極ＢＰ１が表面保護膜上に形成されている。バンプ電極ＢＰ１は、例えば、ＵＢＭ（Under Bump Metal）膜２６と金膜２８により構成されている。

バンプ電極ＢＰ１は、パッドＰＤよりも大きく形成されており、表面保護膜上に延在するように形成されている。このため、バンプ電極ＢＰ１には、平面的にパッドＰＤと重なる重複領域Ｘと、平面的にパッドＰＤと重ならない非重複領域Ｙを有している。この非重複領域Ｙの下層（最上層配線層）には、配線Ｌ１が形成されている。そして、さらに、配線Ｌ１の間にダミーパターンＤＰが配置されている。したがって、非重複領域Ｙの下層（最上層配線層）に配線Ｌ１だけが形成されている場合には、配線Ｌ１とスペースの高低差に起因する段差（凹凸）が生じて、表面保護膜はこの段差を反映して凹凸形状になる。この結果、表面保護膜上に形成されているバンプ電極ＢＰ１の表面は凹凸形状となる。しかし、本実施の形態では、配線Ｌ１の間に存在するスペースを充填するように、配線Ｌ１と同じ高さを有するダミーパターンＤＰが形成されているので、非重複領域Ｙの下層（最上層配線層）の段差を緩和することができる。このため、最上層配線層上に形成されている表面保護膜の平坦性も改善され、表面保護膜上に形成されているバンプ電極ＢＰ１の平坦性も良好となる。

つまり、本実施の形態の特徴の１つ（第１特徴点）は、バンプ電極ＢＰ１の非重複領域Ｙの下層（最上層配線層）に配線Ｌ１とダミーパターンＤＰを形成する点にあり、ダミーパターンＤＰが配線Ｌ１と同じ高さを有し、かつ、配線Ｌ１間のスペースに配置されることで、最上層配線層の段差が緩和される。この結果、バンプ電極ＢＰ１の平坦性を向上できる効果が得られる。したがって、本実施の形態では、バンプ電極ＢＰ１の非重複領域Ｙの下層（最上層配線層）に電源配線や信号配線よりなる配線Ｌ１を配置することができる結果、サイズの大きなバンプ電極ＢＰ１の直下領域を有効活用することができる。さらに、非重複領域Ｙの下層（最上層配線層）に配線Ｌ１を配置することにより生じるバンプ電極ＢＰ１の平坦性の劣化を、配線Ｌ１間のスペースをダミーパターンＤＰで充填することにより改善している。このように、本実施の形態１では、半導体チップの小型化を推進できるとともに、バンプ電極ＢＰ１の平坦性を向上することができるので、さらに、半導体チップと実装基板との接続信頼性を向上することができる。

さらに、本実施の形態の特徴の１つ（第２特徴点）は、表面保護膜に対して平坦化処理を実施している点にある。上述したように、最上層配線層に配線Ｌ１とともにダミーパターンＤＰを形成することにより、最上層配線層に発生する凹凸を緩和することができる。しかし、図５に示すように、最上層配線層を覆うように形成される酸化シリコン膜２２ａの表面には、多少の凹凸が残存することになる。そこで、表面保護膜のさらなる平坦化を実現するために、酸化シリコン膜２２ａ上に、ＴＥＯＳを材料とする酸化シリコン膜２３を形成している。そして、この酸化シリコン膜２３の表面を、例えば、化学的機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）により研磨することにより平坦化する。これにより、表面保護膜の一部を構成する酸化シリコン膜２３の表面を平坦化することができる。つまり、最上層配線層上に酸化シリコン膜２２ａを形成した後、この酸化シリコン膜２２ａ上に酸化シリコン膜２３を形成し、その表面を平坦化することで、表面保護膜の平坦性を一段と向上することができる。そして、酸化シリコン膜２３上には窒化シリコン膜２４が形成されるが、窒化シリコン膜２４は、ＣＭＰ法によって平坦化された酸化シリコン膜２３上に形成されるので、平坦化された状態を維持する。このようにして、最上層配線層を覆うように形成される表面保護膜の平坦性を確実に向上することができる。この結果、平坦化された表面保護膜上にバンプ電極ＢＰ１が形成されることになるから、バンプ電極ＢＰ１の平坦性は確保される。ここで、表面保護膜の表面は窒化シリコン膜２４となっていることから、窒化シリコン膜２４の下層に形成される酸化シリコン膜２３ではなく、窒化シリコン膜２４の表面をＣＭＰ法で研磨することも考えられる。しかし、窒化シリコン膜２４の表面に対して、通常のＣＭＰ法による研磨を実施することは、窒化シリコン膜２４の性質上不向きであるので、窒化シリコン膜２４の下層に形成される酸化シリコン膜２３の表面をＣＭＰ法で平坦化しているのである。つまり、酸化シリコン膜２３は、ＣＭＰ法による研磨を実施しやすい膜であるため、酸化シリコン膜２３を平坦化することで、表面保護膜の平坦化を実現しているのである。

以上のことから、本実施の形態では、最上層配線層にダミーパターンＤＰを敷き詰めることによる第１特徴点と、最上層配線層を覆う表面保護膜をＣＭＰ法で平坦化する第２特徴点を組み合わせることにより、表面保護膜上に形成されるバンプ電極ＢＰ１の平坦化を確実に実施することができる。ただし、第１特徴点と第２特徴点を組み合わせることは必須ではなく、第１特徴点となる構成だけによってもバンプ電極ＢＰ１の平坦化を実現することができるし、第２特徴点となる構成だけによってもバンプ電極ＢＰ１の平坦化を実現することができる。

次に、図６は、図２のＢ−Ｂ線で切断した断面図である。図６に示すように、最上層配線層を構成するダミーパターンＤＰがバンプ電極ＢＰ１の配列方向に沿って並んで配置されていることがわかる。つまり、ダミーパターンＤＰは、配線Ｌ１（図６では図示されない）と同じ方向に延在しているが、配線Ｌ１のように１本の線で構成されているのではなく、複数のダミーパターンＤＰが並んで構成されているのである。個々のダミーパターンＤＰは、小さな矩形形状になっており、その短辺幅および長辺幅は、配線Ｌ１の幅よりも小さくなっている。このように小さな矩形形状をしたダミーパターンＤＰが、最上層配線層のスペースを敷き詰めるように配置されている。

ダミーパターンＤＰを小さな矩形形状とすることにより、以下に示す利点を得ることができる。この利点について説明する。まず、第１の利点は、最上層配線層に形成されているスペースの大きさによらず充分に埋め込むことができる点である。すなわち、最上層配線層には、複数の配線Ｌ１が形成されているが、配線Ｌ１間の間隔は小さいスペースもあれば、大きなスペースも存在する。したがって、ダミーパターンＤＰの大きさを配線Ｌ１の配線幅程度の大きさにすると、配線間隔の狭いスペースにダミーパターンＤＰを充填することができなくなる。これに対し、ダミーパターンＤＰの短辺幅および長辺幅を配線Ｌ１の幅よりも小さくなるような形状にすれば、比較的狭いスペースにもダミーパターンＤＰを充填することができるのである。さらに、ダミーパターンＤＰの大きさを小さくすることにより、様々な形状を有するスペースに対して、ダミーパターンＤＰの形状を変えることなく、スペースを複数のダミーパターンＤＰによって敷き詰めることができる。

さらに、ダミーパターンＤＰの形状を小さくする第２の利点について説明する。例えば、図７に示すように、ダミーパターンＤＰの大きさを大きくし、かつ、ダミーパターンＤＰ間の間隔を広げると、ダミーパターンＤＰを覆うように形成される酸化シリコン膜２２の表面の凹凸幅Ｓ１が大きくなる。このことは、最上層配線層に形成されるダミーパターンＤＰが最上層配線の凹凸を抑制する目的で設けられる観点から、望ましいとはいえない。これに対し、図８に示すように、ダミーパターンＤＰの大きさを小さくし、かつ、ダミーパターンＤＰ間の間隔を狭くすると、ダミーパターンＤＰを覆うように形成される酸化シリコン膜２２ａの表面の凹凸幅Ｓ２が小さくなる。このことは、最上層配線層に形成されるダミーパターンＤＰが最上層配線の凹凸を抑制する目的で設けられる観点から、望ましいといえる。このことから、ダミーパターンＤＰを小さくし、かつ、ダミーパターンＤＰ間の間隔を小さくすることが、バンプ電極ＢＰ１の平坦化を促進する観点から望ましいといえることがわかる。

以上では、半導体チップに形成されている入力信号用のバンプ電極ＢＰ１と最上層配線層との配置関係について説明したが、次に、出力信号用のバンプ電極ＢＰ２と最上層配線層との配置関係について説明する。出力信号用のバンプ電極ＢＰ２と最上層配線層との配置関係は、入力信号用のバンプ電極ＢＰ１と最上層配線層との配置関係と同様である。

図９は、半導体チップＣＨＰの角部近傍を拡大した図である。図９に示すように、紙面横方向が半導体チップＣＨＰの長辺方向を示しており、紙面縦方向は半導体チップＣＨＰの短辺方向を示している。出力信号用のバンプ電極ＢＰ２は、半導体チップＣＨＰの長辺方向に並んで配置されていることがわかる。特に、出力信号用のバンプ電極ＢＰ２は、千鳥状に２列で配置されている。これにより、半導体チップＣＨＰの長辺方向に多くのバンプ電極ＢＰ２を高密度に配置することができる。

バンプ電極ＢＰ２は、長辺と短辺を有する長方形形状をしており、バンプ電極ＢＰ２の一部下の最上層配線層にパッドＰＤが配置されている。このパッドＰＤとバンプ電極ＢＰ２とは、プラグＳＩＬで電気的に接続されている。本実施の形態では、バンプ電極ＢＰ２の大きさが最も大きくなっており、このバンプ電極ＢＰ２よりも小さいパッドＰＤに、さらにパッドＰＤよりも小さなプラグＳＩＬによって接続されている。ただし、バンプ電極ＢＰ２の短辺方向の長さは、パッドＰＤの長さよりも細くなっている。これは、バンプ電極ＢＰ２の短辺方向の長さがパッドＰＤよりも長くなると、バンプ電極ＢＰ２の短辺がパッドＰＤの有無による最上層配線層の段差を反映して凹凸形状になるからである。つまり、バンプ電極ＢＰ２の短辺方向の形状を平坦化する観点からは、バンプ電極ＢＰ２の短辺がすべてパッドＰＤ上に配置されるようにすることが望ましいのである。

バンプ電極ＢＰ２の長辺の下層には、パッドＰＤの他に配線Ｌ１およびダミーパターンＤＰが形成されている。バンプ電極ＢＰ２の長辺方向の長さは、パッドＰＤよりも遥かに大きくなっており、バンプ電極ＢＰ２直下の最上層配線層には、スペースが空いていることになる。そこで、出力信号用のバンプ電極ＢＰ２下においても、最上層配線層に形成されているスペースを有効に活用するため、配線Ｌ１が配置されている。配線Ｌ１は、例えば、電源配線や信号配線である。この配線Ｌ１は、バンプ電極ＢＰ２の直下に配置され、バンプ電極ＢＰ２が並んでいる半導体チップＣＨＰの長辺に沿って延在するようになっている。

このようにバンプ電極ＢＰ２の直下に配線Ｌ１を形成すると、配線Ｌ１とスペースによる段差が表面保護膜に反映され、その表面保護膜の凹凸上にバンプ電極ＢＰ２が形成されることになる。この結果、バンプ電極ＢＰ２の表面が平坦ではなく凹凸形状になる。バンプ電極ＢＰ２の表面が凹凸形状となると、半導体チップをガラス基板に実装する場合に不都合が生じることになる。したがって、バンプ電極ＢＰ２の表面を平坦化する必要がある。

そこで、本実施の形態では、入力信号用のバンプ電極ＢＰ１と同様に出力信号用のバンプ電極ＢＰ２の直下にも、配線Ｌ１と同層の最上層配線層にダミーパターンＤＰを形成している。例えば、図９では、ダミーパターンＤＰを配線Ｌ１と隣接する領域に敷き詰めるように配置している。特に、複数の配線Ｌ１に挟まれたスペースにダミーパターンＤＰを配置している。これにより、バンプ電極ＢＰ２直下にあるスペースをダミーパターンＤＰによって充填することができる。つまり、バンプ電極ＢＰ２直下の最上層配線層には、複数の配線Ｌ１と、これらの配線Ｌ１の間に形成されているダミーパターンＤＰが設けられていることになる。したがって、バンプ電極ＢＰ２の下層（最上層配線層）に発生する配線Ｌ１とスペース間の段差を緩和することができる。なぜなら、バンプ電極ＢＰ２の下層（最上層配線層）に形成されるスペースに配線Ｌ１と同程度の高さを有するダミーパターンＤＰを形成しているので、配線Ｌ１とダミーパターンＤＰにより、バンプ電極ＢＰ２の下層（最上層配線層）の段差が緩和されるからである。

図１０は、図９とは異なるダミーパターンＤＰの配置例を示す図である。図１０に示すように、バンプ電極ＢＰ２の下層（最上層配線層）は、複数の配線Ｌ１で占有されている。すなわち、バンプ電極ＢＰ２の下層（最上層配線層）には、ダミーパターンＤＰを配置するスペースは確保されておらず、複数の配線Ｌ１が高密度に配置されている。したがって、図１０に示す構成では、バンプ電極ＢＰ２の下層（最上層配線層）に段差の問題は生じないと考えられる。しかし、図１０に示すように、バンプ電極ＢＰ２の直下領域を充填するように、配線Ｌ１が形成されていても、バンプ電極ＢＰ２と平面的に重ならない周辺領域には、配線Ｌ１が形成されていない。つまり、バンプ電極ＢＰ２の周辺領域においては、最上層配線層に配線Ｌ１が形成されている領域とスペースとなっている領域が存在することになる。このため、配線Ｌ１とスペースによる高低差に起因する段差が発生する。バンプ電極ＢＰ２の直下領域に段差を抑制することが、バンプ電極ＢＰ２の平坦性を確保する観点から重要である。しかし、バンプ電極ＢＰ２の周辺領域に段差が生じてもその段差がバンプ電極ＢＰ２の平坦性に影響するので、バンプ電極ＢＰ２の周辺領域においても、最上層配線層の段差を抑制する必要がある。このことから、図１０に示す構成においても、配線Ｌ１に隣接する領域（バンプ電極ＢＰ２の周辺領域）にもダミーパターンＤＰを形成している。これにより、バンプ電極ＢＰ２の周辺領域においても、最上層配線層の段差を緩和することができ、最上層配線層の上部に形成されるバンプ電極ＢＰ１の平坦性を確実に確保することができる。

続いて、図９のＡ−Ａ線で切断した断面図を図１１に示す。図１１に示すように、層間絶縁膜である酸化シリコン膜４０上に配線４２が形成されている。この配線４２は、プラグ４３によって、さらに下層の配線と接続される。図１１では、酸化シリコン膜４０に形成されたプラグ４３以下の配線および半導体素子の図示は省略しているが、配線４２の下層には多層配線およびＭＩＳＦＥＴなどの半導体素子が形成されている。配線４２を覆うように層間絶縁膜が形成されている。層間絶縁膜は、酸化シリコン膜２０と、この酸化シリコン膜２０上に形成されたＴＥＯＳ（Tetra Ethyl Ortho Silicate）を材料とする酸化シリコン膜２１より構成されている。この層間絶縁膜上に最上層配線層が形成されている。最上層配線層には、パッドＰＤと、配線Ｌ１と、ダミーパターンＤＰより構成されている。パッドＰＤ、配線Ｌ１およびダミーパターンＤＰは同一の導体膜をパターニングすることにより形成されており、それぞれの厚さは同じである。すなわち、配線Ｌ１の高さとダミーパターンＤＰの高さとはほぼ同じである。パッドＰＤは、酸化シリコン膜２０および酸化シリコン膜２１を貫通するプラグ４１によって配線４２と電気的に接続されている。すなわち、パッドＰＤは、配線４２およびその下層配線を介して半導体素子と電気的に接続されている。そして、この最上層配線層を覆うように、酸化シリコン膜２２ａが形成されており、この酸化シリコン膜２２ａ上に、ＴＥＯＳを材料とする酸化シリコン膜２３が形成されている。さらに、酸化シリコン膜２３上には、窒化シリコン膜２４が形成されている。これらの酸化シリコン膜２２ａ、酸化シリコン膜２３および窒化シリコン膜２４によって表面保護膜（パッシベーション膜）が構成されている。

表面保護膜には、パッドＰＤに達する開口部２５が形成され、この開口部２５に導電材料を埋め込むことによりプラグＳＩＬが形成される。このプラグＳＩＬと電気的に接続するバンプ電極ＢＰ２が表面保護膜上に形成されている。バンプ電極ＢＰ２は、例えば、ＵＢＭ（Under Bump Metal）膜２６と金膜２８により構成されている。

バンプ電極ＢＰ２は、パッドＰＤよりも大きく形成されており、表面保護膜上に延在するように形成されている。このため、バンプ電極ＢＰ２には、平面的にパッドＰＤと重なる重複領域と、平面的にパッドＰＤと重ならない非重複領域を有している。この非重複領域の下層（最上層配線層）には、配線Ｌ１が形成されている。そして、さらに、配線Ｌ１の間にダミーパターンＤＰが配置されている。したがって、非重複領域の下層（最上層配線層）に配線Ｌ１だけが形成されている場合には、配線Ｌ１とスペースの高低差に起因する段差（凹凸）が生じて、表面保護膜はこの段差を反映して凹凸形状になる。この結果、表面保護膜上に形成されているバンプ電極ＢＰ２の表面は凹凸形状となる。しかし、本実施の形態では、配線Ｌ１の間に存在するスペースを充填するように、配線Ｌ１と同じ高さを有するダミーパターンＤＰが形成されているので、非重複領域の下層（最上層配線層）の段差を緩和することができる。このため、最上層配線層上に形成されている表面保護膜の平坦性も改善され、表面保護膜上に形成されているバンプ電極ＢＰ２の平坦性も良好となる。

さらに、本実施の形態では、出力信号用のバンプ電極ＢＰ２下に形成されている表面保護膜に対しても平坦化処理を実施している点に特徴の１つがある。例えば、表面保護膜の一部を構成する酸化シリコン膜２３の表面を、例えば、化学的機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）により研磨することにより平坦化する。これにより、酸化シリコン膜２３の表面を平坦化することができる。つまり、最上層配線層上に酸化シリコン膜２２ａを形成した後、この酸化シリコン膜２２ａ上に酸化シリコン膜２３を形成し、その表面を平坦化することで、表面保護膜の平坦性を一段と向上することができる。そして、酸化シリコン膜２３上には窒化シリコン膜２４が形成されるが、窒化シリコン膜２４は、ＣＭＰ法によって平坦化された酸化シリコン膜２３上に形成されるので、平坦化された状態を維持する。このようにして、最上層配線層を覆うように形成される表面保護膜の平坦性を確実に向上することができる。この結果、平坦化された表面保護膜上にバンプ電極ＢＰ２が形成されることになるから、バンプ電極ＢＰ２の平坦性は確保される。

本実施の形態では、出力信号用のバンプ電極ＢＰ２下の最上層配線層においても、ダミーパターンＤＰを敷き詰めることによる第１特徴点と、最上層配線層を覆う表面保護膜をＣＭＰ法で平坦化する第２特徴点を有していることになる。

本実施の形態では、第１特徴点として、入力信号用バンプ電極ＢＰ１の直下領域と出力信号用バンプ電極ＢＰ２の直下領域の両方にダミーパターンＤＰを形成している。これにより、最上層配線層におけるスペースをダミーパターンで充填することができるので、最上層配線層を覆う表面保護膜の平坦性を向上することができ、この結果、表面保護膜上に形成されるバンプ電極ＢＰ１、ＢＰ２の平坦性を向上することができる。

したがって、最上層配線層に形成される配線Ｌ１と配線Ｌ１間のスペースの高低差に起因した段差を解消する観点からは、半導体チップの全体領域にわたってダミーパターンＤＰを形成することが望ましいといえる。つまり、最上層配線層の全面に形成されているスペースを埋めるようにダミーパターンＤＰを形成することが、最上層配線層を覆うように形成される表面保護膜の平坦化および表面保護膜上に形成されるバンプ電極ＢＰ１の平坦化を促進する観点から望ましいといえる。

しかし、本実施の形態では、最上層配線層の全体にわたってダミーパターンＤＰを形成することはしていない。例えば、図１に示すように、半導体チップＣＨＰの最上層配線層には、ダミーパターンが形成されているダミーパターン形成領域ＤＲと、ダミーパターンが形成されていないダミーパターン非形成領域ＮＤＲがあることがわかる。ダミーパターン形成領域ＤＲは、バンプ電極ＢＰ１およびバンプ電極ＢＰ２から一定距離の範囲内にある領域に形成されている。これは、バンプ電極ＢＰ１とバンプ電極ＢＰ２の平坦化を実現する観点からは、最小限、バンプ電極ＢＰ１およびバンプ電極ＢＰ２の直下とその周辺領域にダミーパターンを設ければ、バンプ電極ＢＰ１およびバンプ電極ＢＰ２の平坦性に直接影響を与える最上層配線層の段差を解消できるからである。すなわち、バンプ電極ＢＰ１およびバンプ電極ＢＰ２の平坦化を実現するには、最上層配線層のすべてのスペースをダミーパターンで埋める必要はないのである。言い換えれば、ダミーパターンが形成されていないダミーパターン非形成領域ＮＤＲは、バンプ電極ＢＰ１およびバンプ電極ＢＰ２の平坦化には影響を及ぼさない範囲となっている。

このように、ダミーパターンを形成するダミーパターン形成領域ＤＲを半導体チップＣＨＰの全体に設けていないのは、以下に示す理由による。第１の理由は、半導体チップＣＨＰにおける不良解析の利便性を考慮していることにある。ＬＣＤドライバである半導体チップＣＨＰは製品として出荷されるが、不良品も出荷されることがある。その不良品を顧客から回収して不良解析を実施することが行われている。このとき、最上層配線層のスペース全体にダミーパターンが形成されていると、ダミーパターンは金属膜で形成されているので、内部を遮蔽することになる。つまり、半導体チップＣＨＰの内部には、半導体素子や多層配線が形成されている。これらの半導体素子や多層配線に対して不良解析を実施する際、最上層配線層にダミーパターンが設けられていると、半導体チップＣＨＰの内部に形成されている半導体素子や多層配線の不良解析の妨げになる。このことから、最上層配線層の全面にダミーパターンを形成することはしていないのである。したがって、ダミーパターンは、バンプ電極ＢＰ１およびバンプ電極ＢＰ２から一定距離の範囲内にある領域に形成されている。具体的には、バンプ電極ＢＰ１およびバンプ電極ＢＰ２のそれぞれから７０μｍ以内の領域にだけダミーパターン形成領域ＤＲを形成している。その他の領域は、ダミーパターンが形成されていないダミーパターン非形成領域ＮＤＲとして、不良解析の利便性向上を図っている。すなわち、本実施の形態では、バンプ電極ＢＰ１およびバンプ電極ＢＰ２の平坦性に影響を及ぼす領域（最上層配線層の一部領域）にだけダミーパターンを設けてバンプ電極ＢＰ１およびバンプ電極ＢＰ２の平坦性向上を図るとともに、それ以外の領域にはダミーパターンを形成しないことにより、不良解析の利便性向上を両立させている。

さらに、ダミーパターン形成領域ＤＲを半導体チップＣＨＰの全体に設けていない第２の理由について説明する。図１２は、半導体チップＣＨＰの最上層配線層に形成される配線Ｌ１とダミーパターンＤＰの占有率が７０％以下である場合を示す図である。つまり、図１２は、最上配線層に形成されるダミーパターンＤＰの割合が比較的低い場合を示す図である。そして、図１３は、図１２のＡ−Ａ線で切断した一部断面におけるダミーパターンの形成過程を示す図である。図１３に示すように、層間絶縁膜となる酸化シリコン膜２１上には、配線Ｌ１およびダミーパターンＤＰを構成する導体膜が形成されており、この導体膜上にパターニングされたレジスト膜ＲＦが形成されている。レジスト膜ＲＦのパターニングは、配線Ｌ１およびダミーパターンＤＰを形成する領域にレジスト膜ＲＦが残存するように行なわれる。このパターニングされたレジスト膜ＲＦをマスクにした導体膜のエッチングにより、配線Ｌ１およびダミーパターンＤＰが形成される。このとき、ダミーパターンＤＰの占有率が７０％以下と比較的低い場合には、エッチングで除去される導体膜の割合が高くなる。このことはエッチング面積が大きくなることを意味する。エッチング面積が大きい場合には、エッチング終了時を検出することが容易である。したがって、エッチングの終点を正確に検出することができ、配線Ｌ１およびダミーパターンＤＰの形状を正常に加工することが容易となる。

次に、半導体チップＣＨＰの最上層配線層に形成される配線Ｌ１とダミーパターンＤＰの占有率が７０％以上である場合について説明する。図１４は、半導体チップＣＨＰの最上層配線層に形成される配線Ｌ１とダミーパターンＤＰの占有率が７０％以上である場合を示す図である。つまり、図１４は、最上配線層に形成されるダミーパターンＤＰの割合が比較的高い場合を示す図である。そして、図１５は、図１４のＢ−Ｂ線で切断した一部断面におけるダミーパターンの形成過程を示す図である。

図１５に示すように、層間絶縁膜となる酸化シリコン膜２１上には、配線Ｌ１およびダミーパターンＤＰを構成する導体膜が形成されており、この導体膜上にパターニングされたレジスト膜ＲＦが形成されている。レジスト膜ＲＦのパターニングは、配線Ｌ１およびダミーパターンＤＰを形成する領域にレジスト膜ＲＦが残存するように行なわれる。このパターニングされたレジスト膜ＲＦをマスクにした導体膜のエッチングにより、配線Ｌ１およびダミーパターンＤＰが形成される。このとき、ダミーパターンＤＰの占有率が７０％以上と比較的高い場合には、エッチングで除去される導体膜の割合が低くなる。このことはエッチング面積が小さくなることを意味する。エッチング面積が少なくなると、エッチングの終点検出が正確にできなくなる問題点が発生する。これは、一般的なエッチング装置で発生する現象である。一般的なエッチング装置では、エッチング面積の大小によってエッチングの終点検出の精度に差が生じるのである。

エッチング面積が小さくなることで、エッチングの終点検出がうまくできなくなると、エッチング残り、あるいは、オーバエッチングの影響により、配線Ｌ１およびダミーパターンＤＰの加工不良が発生する問題点が発生する。そこで、エッチングの終点検出を実際のエッチング状況から判断するのではなく、エッチング時間を管理する方法も考えられる。しかし、エッチング時間を管理しても、実際のエッチングで加工される寸法にばらつきが生じてしまうことを充分に回避することはできないのである。このため、エッチングの終点検出には、エッチング時間を管理する間接的な方法ではなく、実際のエッチング状況からエッチングの終点検出を実施する必要がある。したがって、エッチングの終点検出を精度よくしてダミーパターンの加工精度を向上する観点からは、図１に示すダミーパターン形成領域ＤＲを半導体チップＣＨＰの全体に設けず、最上層配線層におけるダミーパターンの占有率を低くする必要があるのである。

理由２についてさらに詳述する。図１６は、例えば、酸化シリコン膜２１上に形成された導体膜２２をエッチングする工程を示しており、導体膜２２をエッチングすることにより最上層配線層を構成する配線やダミーパターンを形成する場合を示している。この図１６では、ダミーパターンの占有率が７０％以下の場合を示しており、導体膜２２のエッチング領域が比較的大きい場合を示している。導体膜２２のエッチングでは、エッチングガスとしてＢＣｌ_３やＣｌ_２などの塩素系ガスが使用される。この塩素系ガスと導体膜２２を構成するアルミニウム膜を化学反応させてエッチングする。このとき、反応生成物が気化することで、アルミニウム膜が徐々に除去される。アルミニウム膜が充分に存在する場合は、アルミニウム膜とエッチングガスとの化学反応が充分に進む。このため、大量に反応生成物が生成される。この反応生成物からの発光（プラズマ発光）を検出することで、アルミニウム膜のエッチングの進行を予測することができる。すなわち、エッチングの初期段階では、アルミニウム膜が充分に存在していることから、アルミニウム膜とエッチングガスとの化学反応も充分に進み、反応生成物も多量に生成される。このため、エッチングの初期段階では、反応生成物が多量に存在することから、反応生成物から射出される光の光量も多くなる。

次に、図１７は、図１６に示す状態からエッチングが進行し、エッチングの終了段階を示す図である。図１７に示すように、導体膜２２のパターニングがほぼ終了し、導体膜２２を構成するアルミニウム膜のエッチングが終了段階にある。このとき、アルミニウム膜がほとんど残存していないことから、アルミニウム膜とエッチングガスとの化学反応が図１６に示す状態に比べるとかなり減少する。このため、アルミニウム膜とエッチングガスの化学反応による反応生成物の生成量も少なくなり、反応生成物から射出する光の光量も少なくなる。すなわち、エッチングの終了段階では、反応生成物から射出される光の光量が少なくなる特徴がある。このことから、反応生成物から射出される光の光量をエッチング工程でモニタリングすることによりエッチングの終点を検出することができる。つまり、反応生成物から射出される光の光量が所定量以下になれば、エッチングが終了段階にあると判断することができる。このとき、図１６と図１７に示すように、エッチング面積が大きい場合には、エッチングの初期段階における発光強度と、エッチングの終了段階における発光強度との差が大きくなることから、エッチングの終点検出を精度良く実施することができる。

続いて、図１８は、ダミーパターンの占有率が７０％以上の場合を示しており、導体膜２２のエッチング領域が比較的小さい場合を示している。この場合、図１８に示すように、エッチングの初期段階においてもエッチング領域が少ないことから、発光強度も小さくなる。すなわち、エッチングの初期段階では、導体膜２２が充分に残存するが、レジスト膜ＲＦで覆われていないエッチング領域の面積が非常に小さいので、アルミニウム膜とエッチングガスの化学反応はダミーパターンの占有率が７０％以下の場合よりも少なくなる。このため、エッチングの初期段階でも、反応生成物が少なく、反応生成物から射出される光の強度は弱くなる。

その後、エッチングが進行し、エッチングの終了段階になる。図１９は、図１８に続くエッチング終了段階を示す図である。図１９に示すように、導体膜２２を構成するアルミニウム膜がほぼ全部除去されているので、アルミニウム膜とエッチングガスとの化学反応が少なくなり反応生成物も減少する。したがって、反応生成物から射出される光の強度も弱くなる。しかし、図１８および図１９に示すように、ダミーパターンの占有率が７０％以上の場合には、エッチングの初期段階においても、エッチング領域が少ないことから、エッチングにより生成される反応生成物の量も少なく、この結果、反応生成物から射出される光の光量（強度）も弱い。このことは、ダミーパターンの占有率が７０％以上の場合には、エッチングの初期段階と終了段階における発光強度の差がなくなることを意味している。したがって、エッチングの終点検出を明確に判断することが難しくなる。エッチングの終点検出がうまくできなくなると、エッチング残り、あるいは、オーバエッチングの影響により、配線およびダミーパターンの加工不良が発生する問題点が発生する。このような理由から、最上層配線層に必要以上のダミーパターンを形成することは避けることが望ましいのである。すなわち、エッチングの終点検出を精度よくしてダミーパターンの加工精度を向上する観点からは、図１に示すダミーパターン形成領域ＤＲを半導体チップＣＨＰの全体に設けず、最上層配線層におけるダミーパターンの占有率を低くする必要があるのである。

なお、導体膜２２は、アルミニウム膜と、このアルミニウム膜の上下をチタン／窒化チタン膜で挟んだ構造をしている。チタン／窒化チタン膜のエッチングは、通常、反応生成物の発光強度ではなく、エッチング時間でエッチングが管理されている。したがって、アルミニウム膜の終点検出を精度よく実施できる場合には、チタン／窒化チタン膜を規定されたエッチング時間で充分に除去できるが、アルミニウム膜の終点検出が不明確であると、アルミニウム膜のエッチング残りやオーバエッチングが生じ、規定されたエッチング時間では、チタン／窒化チタン膜のエッチングにおいて、エッチング残りやオーバエッチングが発生することになる。このことから、アルミニウム膜のエッチングにおいて、終点検出を精度よく行なうことが、導体膜２２を精度よく加工する観点から重要であることがわかる。

以上の理由から、最上層配線層でのダミーパターンの形成領域をバンプ電極の平坦化に必要十分な範囲に制限している。言い換えれば、必要以上に最上層配線層にダミーパターンを形成して不利益を受けることを回避している。

本実施の形態の特徴を簡単にまとめると、最上層配線層にダミーパターンを敷き詰めることによる第１特徴点と、最上層配線層を覆う表面保護膜をＣＭＰ法で平坦化する第２特徴点とがある。そして、第１の特徴点を実現するのに必要十分な範囲として、バンプ電極の直下とその周辺領域にだけダミーパターンを設けることにより、バンプ電極の平坦性に直接影響を与える最上層配線層の段差を解消している。

ここで、本実施の形態における技術的思想（第１特徴点）は、最上層配線層にダミーパターンを設けることにある。従来から通常の半導体装置では、多層配線層のうち中間配線層にダミーパターンを設けることが行なわれている。これは、多層配線層を構成する中間配線層の上部には別の配線層を設ける必要があり、中間配線層を平坦化する必要があるからである。しかし、従来の技術では、最上層配線層にダミーパターンを設けるという技術的思想はないのである。すなわち、最上層配線層上には、さらに、配線層を設ける必要がないので、最上層配線層に形成されている配線による段差を緩和するという発想がないからである。つまり、最上層配線層は高精度に平坦化する必要はなかったのである。

これに対し、本実施の形態における半導体装置は、ＬＣＤドライバを前提としている。ＬＣＤドライバでは、最上層配線層上に表面保護膜を介して形成されるバンプ電極の大きさが大きくなるという特徴がある。この構成を前提として、バンプ電極の下層（最上層配線層）を有効に活用するため、サイズの大きなバンプ電極の直下にも配線を配置する構成をとっている。この構成を前提とすると、バンプ電極の直下にある最上層配線層に配線とスペースが形成されることになり、配線とスペースの高低差に起因した段差が生じることになる。この段差が最上層配線層を覆うように形成される表面保護膜に反映して、表面保護膜の表面に凹凸が生じることになる。この結果、表面保護膜上に形成されているバンプ電極の大きさが大きいため、表面保護膜の凹凸形状を反映してバンプ電極の表面が凹凸形状となる。本実施の形態ではこのことが課題となって、最上層配線層にダミーパターンを設けてバンプ電極の表面を平坦化する構成（第１特徴点）を想到している。つまり、従来技術である中間層にダミーパターンを設ける技術的思想とは、前提となる目的および構成が異なり、単に中間層でダミーパターンを形成することが示唆されていても、本実施の形態の特徴点を容易に想到するだけの動機付けとなる発想は示唆されていないことになる。

本実施の形態における第２の特徴点（技術的思想）は、最上層配線層を覆う表面保護膜をＣＭＰ法で平坦化することにある。多層配線層のうち中間層の表面をＣＭＰ法で研磨する技術は一般的に使用されているが、これは、中間層では、上層に別の配線層を形成するめ、層間絶縁膜を平坦化する必要があるからである。しかし、従来の技術では、最上層配線層を覆うように形成される表面保護膜を平坦化するという発想はない。これは、表面保護膜上に配線層を形成する必要はないので、表面保護膜を平坦化する必要がないからである。

これに対し、本実施の形態における半導体装置は、ＬＣＤドライバを前提としている。ＬＣＤドライバでは、最上層配線層上に表面保護膜を介して形成されるバンプ電極の大きさが大きくなるという特徴がある。この構成を前提として、バンプ電極の下層（最上層配線層）を有効に活用するため、サイズの大きなバンプ電極の直下にも配線を配置する構成をとっている。この構成を前提とすると、バンプ電極の直下にある最上層配線層に配線とスペースが形成されることになり、配線とスペースの高低差に起因した段差が生じることになる。この段差が最上層配線層を覆うように形成される表面保護膜に反映して、表面保護膜の表面に凹凸が生じることになる。この結果、表面保護膜上に形成されているバンプ電極の大きさが大きいため、表面保護膜の凹凸形状を反映してバンプ電極の表面が凹凸形状となる。本実施の形態ではこのことが課題となって、表面保護膜の表面をＣＭＰ法で研磨することにより平坦化しているのである。つまり、従来技術である層間絶縁膜にＣＭＰ法による研磨を実施して、その表面を平坦化する技術的思想とは、前提となる目的および構成が異なり、単に中間層の表面をＣＭＰ法で平坦化することが示唆されていても、本実施の形態の特徴点を容易に想到するだけの動機付けとなる発想は示唆されていないことになる。

以上の構成が本実施の形態の特徴的構成である。すなわち、本実施の形態の特徴的構成は、半導体チップの最上層配線層および最上層配線層上の表面保護膜にある。半導体チップの最上層配線層の下層には配線が形成されており、さらに、この配線の下層に形成されている半導体基板には半導体素子が形成されている。本実施の形態における半導体チップは、ＬＣＤドライバである。このＬＣＤドライバは、シリアルデータである入力信号をパラレルデータに変換して出力信号とする機能や、液晶表示素子（画素）に所定の電圧を印加するようにＬＣＤドライバの内部で電圧値を変換するレベルシフト回路などの機能を有している。これらのＬＣＤドライバの機能は、半導体チップに形成されているＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）などで実現されている。ＬＣＤドライバに形成されているＣＭＩＳＦＥＴには、比較的低い動作電圧で動作する低耐圧ＭＩＳＦＥＴと比較的高い動作電圧で動作する高耐圧ＭＩＳＦＥＴが存在する。以下では、このＣＭＩＳＦＥＴおよびその第１層配線の構成について説明する。

図２０は、本実施の形態における半導体チップに形成されているＣＭＩＳＦＥＴの構成を示す断面図である。図２０に示すように、シリコン単結晶よりなる半導体基板１Ｓの表面には、素子分離領域２が形成されている。素子分離領域２によって、互いに半導体素子を形成する活性領域（アクティブ領域）が区分けされる。素子分離領域２によって区分けされた活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域にはｐ型ウェル３ａが形成され、ｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェル３ｂが形成されている。

ｐ型ウェル３ａ上にはｎチャネル型ＭＩＳＦＥＴが形成され、ｎ型ウェル３ｂ上にはｐチャネル型ＭＩＳＦＥＴが形成されている。まず、ｎチャネル型ＭＩＳＦＥＴの構成について説明する。ｎチャネル型ＭＩＳＦＥＴは、ｐ型ウェル３ａ上にゲート絶縁膜４を有しており、このゲート絶縁膜４上にゲート電極６ａが形成されている。ゲート電極６ａは、ポリシリコン膜５とこのポリシリコン膜５の表面に形成されているコバルトシリサイド膜１２の積層膜から構成されている。コバルトシリサイド膜１２は、ゲート電極６ａの低抵抗化のために形成されている。

ゲート電極６ａの両側の側壁には、サイドウォール９が形成されており、サイドウォール９直下の半導体基板１Ｓ内には、浅い低濃度ｎ型不純物拡散領域７が形成されている。この浅い低濃度ｎ型不純物拡散領域７は、半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入した半導体領域であり、ゲート電極６ａに整合して形成されている。そして、浅い低濃度ｎ型不純物拡散領域７の外側にある半導体基板１Ｓ内には深い高濃度ｎ型不純物拡散領域１０が形成されている。この深い高濃度ｎ型不純物拡散領域１０も、半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入した半導体領域であり、サイドウォール９に整合して形成されている。

浅い低濃度ｎ型不純物拡散領域７と深い高濃度ｎ型不純物拡散領域１０により、ｎチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域が形成されている。このようにソース領域およびドレイン領域のそれぞれを、浅い低濃度ｎ型不純物拡散領域７と深い高濃度ｎ型不純物拡散領域１０より形成することにより、ソース領域およびドレイン領域をＬＤＤ構造とすることができ、ゲート電極６ａの端部下における電界集中を抑制することができる。なお、深い高濃度ｎ型不純物拡散領域１０の表面には、コバルトシリサイド膜１２が形成されている。このコバルトシリサイド膜１２は、ソース領域およびドレイン領域の低抵抗化のために形成されている。

次に、ｐチャネル型ＭＩＳＦＥＴの構成について説明する。ｐチャネル型ＭＩＳＦＥＴは、ｎ型ウェル３ｂ上にゲート絶縁膜４を有しており、このゲート絶縁膜４上にゲート電極６ｂが形成されている。ゲート電極６ｂは、ポリシリコン膜５とこのポリシリコン膜５の表面に形成されているコバルトシリサイド膜１２の積層膜から構成されている。コバルトシリサイド膜１２は、ゲート電極６ｂの低抵抗化のために形成されている。

ゲート電極６ｂの両側の側壁には、サイドウォール９が形成されており、サイドウォール９直下の半導体基板１Ｓ内には、浅い低濃度ｐ型不純物拡散領域８が形成されている。この浅い低濃度ｐ型不純物拡散領域８は、半導体基板１Ｓ内にホウ素などのｐ型不純物を導入した半導体領域であり、ゲート電極６ｂに整合して形成されている。そして、浅い低濃度ｐ型不純物拡散領域８の外側にある半導体基板１Ｓ内には深い高濃度ｐ型不純物拡散領域１１が形成されている。この深い高濃度ｐ型不純物拡散領域１１も、半導体基板１Ｓ内にホウ素などのｐ型不純物を導入した半導体領域であり、サイドウォール９に整合して形成されている。

浅い低濃度ｐ型不純物拡散領域８と深い高濃度ｐ型不純物拡散領域１１により、ｐチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域が形成されている。このようにソース領域およびドレイン領域のそれぞれを、浅い低濃度ｐ型不純物拡散領域８と深い高濃度ｐ型不純物拡散領域１１より形成することにより、ソース領域およびドレイン領域をＬＤＤ構造とすることができ、ゲート電極６ｂの端部下における電界集中を抑制することができる。なお、深い高濃度ｐ型不純物拡散領域１１の表面には、コバルトシリサイド膜１２が形成されている。このコバルトシリサイド膜１２は、ソース領域およびドレイン領域の低抵抗化のために形成されている。

次に、ＣＭＩＦＥＴと接続する配線構造について説明する。ＣＭＩＳＦＥＴ上には、ＣＭＩＳＦＥＴを覆うように酸化シリコン膜からなる層間絶縁膜１３が形成されている。この層間絶縁膜１３には、層間絶縁膜１３を貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜１２に達するコンタクトホール１４が形成されている。コンタクトホール１４の内部には、バリア導体膜であるチタン／窒化チタン膜１５ａが形成され、コンタクトホール１４を埋め込むようにタングステン膜１５ｂが形成されている。このように、コンタクトホール１４にチタン／窒化チタン膜１５ａおよびタングステン膜１５ｂを埋め込むことにより、導電性のプラグ１６が形成されている。そして、層間絶縁膜１３上には、配線１８が形成されており、この配線１８とプラグ１６が電気的に接続されている。配線１８は、例えば、チタン／窒化チタン膜１７ａ、アルミニウム膜１７ｂおよびチタン／窒化チタン膜１７ｃの積層膜から形成されている。そして、配線１８上には層間絶縁膜１９が形成されている。

さらに、上層には多層配線層が形成されており、その最上層に上述した最上層配線層が形成されている。最上層配線層より上部の構成は、上述した図５や図６に示す構成をしている。このようにして、本実施の形態における半導体装置(ＬＣＤドライバ)が構成されている。

本実施の形態におけるＣＭＩＳＦＥＴは上記のように構成されており、以下に、簡単な動作について説明する。動作はｎチャネル型ＭＩＳＦＥＴを例にして説明する。まず、ｎチャネル型ＭＩＳＦＥＴをオンする動作について説明する。ゲート電極６ａにしきい値電圧以上の所定電圧を印加すると、ゲート電極６ａ直下の半導体基板１Ｓ（ｐ型ウェル３ａ）の表面にｎ型半導体領域であるチャネルが形成される。このとき、ソース領域とドレイン領域はｎ型半導体領域で形成されているので、チャネルを介してソース領域とドレイン領域が電気的に接続される。したがって、ソース領域とドレイン領域の電位差が与えられていると、ソース領域とドレイン領域の間に電流が流れる。これにより、ｎチャネル型ＭＩＳＦＥＴがオンする。

続いて、ｎチャネル型ＭＩＳＦＥＴをオフする動作について説明する。ゲート電極６ａにしきい値電圧以下の所定電圧を印加すると、ゲート電極６ａ直下の半導体基板１Ｓ（ｐ型ウェル３ａ）の表面に形成されているチャネルが消滅する。このとき、チャネルを介して電気的に接続されていたソース領域とドレイン領域は、チャネルの消滅に伴い電気的に絶縁される。したがって、ソース領域とドレイン領域の間を電流が流れなくなる。これにより、ｎチャネル型ＭＩＳＦＥＴがオフする。このようにｎチャネル型ＭＩＳＦＥＴをオン／オフさせることにより、ＬＣＤドライバを構成する集積回路が所定の動作を行なう。

続いて、本実施の形態における半導体装置（ＬＣＤドライバ）の製造方法について図面を参照しながら説明する。図２１は、ＣＭＩＳＦＥＴの製造工程を示すフローチャートである。まず、図２０および図２１を参照してＣＭＩＳＦＥＴおよび第１層配線を形成する工程について説明する。

まず、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１ＳのＣＭＩＳＦＥＴ形成領域に素子間を分離する素子分離領域２を形成する（Ｓ１０１）。素子分離領域２は、素子が互いに干渉しないようにするために設けられる。この素子分離領域は、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域２を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域２を形成することができる。

次に、素子分離領域で分離された活性領域に不純物を導入してウェルを形成する（Ｓ１０２）。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェル３ａを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェル３ｂを形成する。ｐ型ウェル３ａは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板に導入することで形成される。同様に、ｎ型ウェル３ｂは、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板に導入することで形成される。

続いて、ｐ型ウェルの表面領域およびｎ型ウェルの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。

次に、半導体基板１Ｓ上にゲート絶縁膜４を形成する（Ｓ１０３）。ゲート絶縁膜４は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜４は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜４を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜４と半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜４のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜４に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ_２またはＮＨ_３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜４を形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜４と半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。

また、ゲート絶縁膜４は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜４として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜４の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜４として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。

そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。

例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ_２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。

続いて、ゲート絶縁膜４上にポリシリコン膜５を形成する。ポリシリコン膜５は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜５中にリンや砒素などのｎ型不純物を導入する。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜５中にホウ素などのｐ型不純物を導入する。

次に、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜５を加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極６ａを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極６ｂを形成する（Ｓ１０４）。

ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極には、ポリシリコン膜５中にｎ型不純物が導入されている。このため、ゲート電極６ａの仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極６ｂには、ポリシリコン膜５中にｐ型不純物が導入されている。このため、ゲート電極６ｂの仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。このように本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を低減することができる（デュアルゲート構造）。

続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極６ａに整合した浅い低濃度ｎ型不純物拡散領域７を形成する。浅い低濃度ｎ型不純物拡散領域７は、半導体領域である。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に浅い低濃度ｐ型不純物拡散領域８を形成する。浅い低濃度ｐ型不純物拡散領域８は、ｐチャネル型ＭＩＳＦＥＴのゲート電極６ｂに整合して形成される。この浅い低濃度ｐ型不純物拡散領域８は、フォトリソグラフィ技術およびイオン注入法を使用することにより形成することができる（Ｓ１０５）。

次に、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール９をゲート電極６ａ、６ｂの側壁に形成する（Ｓ１０６）。サイドウォール９は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールを形成してもよい。

続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール９に整合した深い高濃度ｎ型不純物拡散領域１０を形成する（Ｓ１０７）。深い高濃度ｎ型不純物拡散領域１０は、半導体領域である。この深い高濃度ｎ型不純物拡散領域１０と浅い低濃度ｎ型不純物拡散領域７によってソース領域が形成される。同様に、深い高濃度ｎ型不純物拡散領域１０と浅い低濃度ｎ型不純物拡散領域７によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域と深いｎ型不純物拡散領域で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。

同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール９に整合した深い高濃度ｐ型不純物拡散領域１１を形成する。この深い高濃度ｐ型不純物拡散領域１１と浅い低濃度ｐ型不純物拡散領域８によってソース領域およびドレイン領域が形成される。したがって、ｐチャネル型ＭＩＳＦＥＴにおいてもソース領域およびドレイン領域はＬＤＤ構造をしている。

このようにして、深い高濃度ｎ型不純物拡散領域１０および深い高濃度ｐ型不純物拡散領域１１を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。

その後、半導体基板上にコバルト膜を形成する。このとき、ゲート電極６ａ、６ｂに直接接するようにコバルト膜が形成される。同様に、深い高濃度ｎ型不純物拡散領域１０および深い高濃度ｐ型不純物拡散領域１１にもコバルト膜が直接接する。

コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極６ａ、６ｂを構成するポリシリコン膜５とコバルト膜を反応させて、コバルトシリサイド膜１２を形成する（Ｓ１０８）。これにより、ゲート電極６ａ、６ｂはポリシリコン膜５とコバルトシリサイド膜１２の積層構造となる。コバルトシリサイド膜１２は、ゲート電極の低抵抗化のために形成される。同様に、上述した熱処理により、深い高濃度ｎ型不純物拡散領域１０および深い高濃度ｐ型不純物拡散領域１１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜１２が形成される。このため、深い高濃度ｎ型不純物拡散領域１０および深い高濃度ｐ型不純物拡散領域１１においても低抵抗化を図ることができる。

そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、コバルトシリサイド膜１２を形成するように構成しているが、例えば、コバルトシリサイド膜１２に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。

次に、半導体基板１Ｓの主面上に層間絶縁膜１３となる酸化シリコン膜を形成する（Ｓ１０９）。この酸化シリコン膜は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。

続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜にコンタクトホール１４を形成する。そして、コンタクトホール１４の底面および内壁を含む酸化シリコン膜上にチタン／窒化チタン膜１５ａを形成する。チタン／窒化チタン膜１５ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜１５ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。

続いて、コンタクトホール１４を埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜１５ｂを形成する。このタングステン膜１５ｂは、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜上に形成された不要なチタン／窒化チタン膜１５ａおよびタングステン膜１５ｂを例えばＣＭＰ法を除去することにより、プラグ１６を形成することができる（Ｓ１１０）。

次に、酸化シリコン膜およびプラグ１６上にチタン／窒化チタン膜１７ａ、銅を含有するアルミニウム膜１７ｂ、チタン／窒化チタン膜１７ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線１８を形成する（Ｓ１１１）。さらに、配線の上層に配線を形成して多層配線を形成する。このようにして、半導体基板１Ｓ上にＣＭＩＳＦＥＴおよび多層配線を形成することができる。

続いて、多層配線層を構成する最上層配線層を形成する工程以降の工程について図面を参照しながら説明する。図２２に示すように、まず、層間絶縁膜を形成する。層間絶縁膜は、酸化シリコン膜２０と酸化シリコン膜２１の積層膜から構成される。酸化シリコン膜２０は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。酸化シリコン膜２１はＴＥＯＳを材料として形成されるものである。

次に、酸化シリコン膜２１上に導体膜２２を形成する。導体膜２２は、例えば、アルミニウム膜から形成され、例えば、スパッタリング法を使用することにより形成することができる。なお、導体膜２２は、アルミニウム膜から形成されているとしているが、実際には、アルミニウム膜の上下をチタン／窒化チタン膜で挟んだ構造をしている。そして、図２３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜２２を加工する。導体膜２２を加工することにより、酸化シリコン膜２１上に最上層配線層を形成する。最上層配線層は、例えば、パッドＰＤ、配線Ｌ１およびダミーパターンＤＰから形成される。ダミーパターンＤＰは、配線Ｌ１間のスペースに形成され、配線Ｌ１とスペースの高低差に起因する段差を配線Ｌ１と同層で形成されるダミーパターンＤＰにより緩和することができる。

続いて、図２４に示すように、最上層配線層を覆う酸化シリコン膜２２ａを形成する。酸化シリコン膜２２ａは、例えば、プラズマＣＶＤ法により形成することができる。最上層配線層には、配線Ｌ１間のスペースを埋めるようにダミーパターンＤＰが形成されているので、酸化シリコン膜２２ａの表面に最上層配線層の形状を反映した凹凸形状が形成されることを抑制することができる。つまり、ダミーパターンＤＰによって配線Ｌ１間のスペースが充填されているので、ダミーパターンＤＰ形成領域においては、酸化シリコン膜２２ａの表面に形成される凹凸が緩和される。

その後、図２５に示すように、酸化シリコン膜２２ａ上に、酸化シリコン膜２３を形成する。酸化シリコン膜２３は、例えば、ＴＥＯＳを材料とするＣＶＤ法で形成することができる。次に、図２６に示すように、酸化シリコン膜２３の表面を平坦化する。酸化シリコン膜２３の表面を平坦化するには、例えば、化学的機械的研磨法（ＣＭＰ法）を使用することができる。ＣＭＰ法は、シリカ粒子を含んだ研磨液（スラリー）を半導体基板上に流しながら、半導体基板の表面を研磨パッドに圧着させて研磨する方法である。スラリーで研磨すべき材料層表面を酸化するという化学的メカニズムと、酸化層を機械的に削り取る機械的メカニズムの両方を利用している。

ここで、酸化シリコン膜２３の下層に形成されている酸化シリコン膜２２ａは、ダミーパターンＤＰによって表面の凹凸が緩和されている。このため、酸化シリコン膜２２ａ上に形成される酸化シリコン膜２３の凹凸も緩和される。したがって、酸化シリコン膜２３の表面を平坦化するための研磨（ＣＭＰ法による研磨）では、酸化シリコン膜２３の表面に形成されている凹凸が緩和されているため、比較的容易に実施することができる。すなわち、最上層配線層にダミーパターンＤＰを形成することにより、その後に実施される酸化シリコン膜２３の平坦化を容易にすることができる。

次に、図２７に示すように、酸化シリコン膜２３上に窒化シリコン膜２４を形成する。窒化シリコン膜２４は、例えば、プラズマＣＶＤ法により形成することができる。このようにして、最上層配線層上に酸化シリコン膜２２ａ、酸化シリコン膜２３および窒化シリコン膜２４よりなる表面保護膜を形成することができる。

続いて、図２８に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、表面保護膜に開口部２５を形成する。この開口部２５は、パッドＰＤ上に形成され、パッドＰＤの表面を露出している。なお、開口部２５の大きさはパッドＰＤの大きさに比べて小さくなるように形成される。

次に、図２９に示すように、開口部２５内を含む表面保護膜上にＵＢＭ（Under Bump Metal）膜２６を形成する。ＵＢＭ膜２６は、例えば、スパッタリング法を使用して形成でき、例えば、チタン膜、ニッケル膜、パラジウム膜、チタン・タングステン合金膜、窒化チタン膜あるいは金膜などの単層膜または積層膜により形成されている。ここで、ＵＢＭ膜２６は、バンプ電極とパッドＰＤや表面保護膜との接着性を向上させる機能の他、この後の工程で形成される金膜の金属元素が配線Ｌ１等に移動することや、反対に配線Ｌ１等の金属元素が金膜側に移動するのを抑制または防止するバリア機能を有する膜である。

続いて、図３０に示すように、ＵＢＭ膜２６上にレジスト膜２７を塗布した後、このレジスト膜２７に対して露光・現像処理を施すことによりパターニングする。パターニングは、バンプ電極形成領域にレジスト膜２７が残らないように行なわれる。そして、図３１に示すように、めっき法を使用して金膜２８を形成する。このとき、金膜２８は、表面保護膜（窒化シリコン膜２４）上に形成されるとともに、開口部２５にも埋め込まれる。開口部２５に金膜２８を埋め込むことにより、プラグＳＩＬが形成される。

その後、図３２に示すように、パターニングしたレジスト膜２７およびレジスト膜２７で覆われていたＵＢＭ膜２６を除去することにより、金膜２８およびＵＢＭ膜２６からなるバンプ電極ＢＰ１を形成する。バンプ電極ＢＰ１は、パッドＰＤよりも大きく形成され、バンプ電極ＢＰ１直下の最上層配線層に配線Ｌ１が配置されている。このように、バンプ電極ＢＰ１の直下に配線Ｌ１を形成することで、バンプ電極ＢＰ１直下の領域を有効に活用することができ、半導体装置の小型化を図ることができる。そして、バンプ電極ＢＰ１直下の領域に、電源配線や信号配線となる配線Ｌ１の他にダミーパターンＤＰも配置することにより、最上層配線層上に形成される表面保護膜の平坦性を向上することができる。つまり、電源配線や信号配線（配線Ｌ１）だけを多層配線層の最上層に形成すると、最上層を密に配線で埋めることができないので、電源配線や信号配線（配線Ｌ１）による凹凸が顕著になるが、電源配線や信号配線の他にダミーパターンＤＰを敷き詰めることで、最上層配線層の平坦性を向上することができる。さらに、表面保護膜の表面をＣＭＰ法で平坦化しているので、最上層配線層に形成される表面保護膜の平坦性も確保され、表面保護膜の表面に形成されるバンプ電極の平坦性も向上できる。その後、半導体基板をダイシングすることにより、個片化した半導体チップを得ることができる。

次に、上述するようにして形成された半導体チップを実装基板に接着して実装する。図３３は、半導体チップＣＨＰをガラス基板３０に実装する場合（ＣＯＧ：Chip On Glass）を示したものである。図３３に示すように、ガラス基板３０にはガラス基板３１が搭載されており、これによりＬＣＤの表示部が形成される。そして、ＬＣＤの表示部の近傍のガラス基板３０上には、ＬＣＤドライバである半導体チップＣＨＰが搭載されている。半導体チップＣＨＰにはバンプ電極ＢＰ１、ＢＰ２が形成されており、バンプ電極ＢＰ１、ＢＰ２とガラス基板３０上に形成された端子とは異方性導電フィルム（Anisotropic Conductive Film）ＡＣＦを介して接続されている。また、ガラス基板３０とフレキシブルプリント基板（Flexible Printed Circuit）３２も異方性導電フィルムＡＣＦによって接続されている。このようにガラス基板３０上に搭載された半導体チップＣＨＰにおいて、出力用のバンプ電極ＢＰ２はＬＣＤの表示部に電気的に接続され、入力用のバンプ電極ＢＰ１はフレキシブルプリント基板３２に接続されている。

図３４は、ガラス基板３０に半導体チップＣＨＰを搭載した部分を拡大した図である。図３４において、ガラス基板３０には端子３０ａが形成されており、この端子３０ａに半導体チップＣＨＰに形成されているバンプ電極ＢＰ１、ＢＰ２が電気的に接続される。このとき、バンプ電極ＢＰ１、ＢＰ２と端子３０ａとは直接接触しているのではなく、異方性導電フィルムＡＣＦを介して接続されている。異方性導電フィルムＡＣＦは、熱硬化性樹脂に導電性を持つ微細な金属粒子３３を混ぜ合わせ、膜状に成型したフィルムである。金属粒子３３は、主に内側からニッケル層と金めっき層が形成され、最も外側に絶縁層を重ねた直径３μｍ〜５μｍの球体から構成されている。

半導体チップＣＨＰをガラス基板３０に実装する際、異方性導電フィルムＡＣＦは、ガラス基板３０の端子３０ａと半導体チップＣＨＰのバンプ電極ＢＰ１、ＢＰ２の間に挟みこまれる。そして、ヒータなどで熱をかけながら半導体チップＣＨＰを加圧するとバンプ電極ＢＰ１、ＢＰ２にあたる部位にだけ圧力がかかる。すると、異方性導電フィルムＡＣＦ内に分散している金属粒子３３が接触しながら重なり、金属粒子３３が互いに押し付けられる。この結果、金属粒子３３を介して異方性導電フィルムＡＣＦに導電経路が形成される。圧力がかからなかった異方性導電フィルムＡＣＦの部位にある金属粒子３３は、金属粒子３３の表面に形成されている絶縁層を保持しているため、横に並ぶバンプ電極ＢＰ１間および横に並ぶバンプ電極ＢＰ２間の絶縁性は保持される。このため、バンプ電極ＢＰ１間あるいはバンプ電極ＢＰ２間の間隔が狭くても、短絡を起こさずに、半導体チップＣＨＰをガラス基板３０に実装できるメリットがある。

本実施の形態１では、半導体チップにおいて、最上層配線層にダミーパターンを敷き詰めるとともに、最上層配線層を覆う表面保護膜をＣＭＰ法で平坦化している。このため、表面保護膜上に形成されているバンプ電極の平坦性が向上している。したがって、バンプ電極と異方性導電フィルム内にある金属粒子との接触を、バンプ電極全体にわたって良好に行なうことができる。このことから、半導体チップのバンプ電極と実装基板の端子（配線）との接続信頼性を向上できる。

図３５は、ＬＣＤ（液晶表示装置３５）の全体構成を示した図である。図３５に示すように、ガラス基板上にＬＣＤの表示部３４が形成されており、この表示部３４に画像が表示される。表示部３４の近傍のガラス基板上にはＬＣＤドライバである半導体チップＣＨＰが搭載されている。半導体チップＣＨＰの近傍にはフレキシブルプリント基板３２が搭載されており、フレキシブルプリント基板３２とＬＣＤの表示部３４の間にドライバである半導体チップＣＨＰが搭載されている。このようにして、半導体チップＣＨＰをガラス基板上に搭載することができる。以上のようにして、液晶表示装置３５にＬＣＤドライバである半導体チップＣＨＰを実装することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

本発明の実施の形態における半導体チップの平面構成を示す図である。 図１に示す半導体チップの入力信号用のバンプ電極近傍を拡大した図である。 図２に示すダミーパターンの配列を示す拡大図である。 図１に示す半導体チップのバンプ電極近傍を拡大した図である。 図２のＡ−Ａ線で切断した断面図である。 図２のＢ−Ｂ線で切断した断面図である。 ダミーパターンのサイズとダミーパターンを覆う酸化シリコン膜表面に形成される凹凸との関係を説明する図である。 ダミーパターンのサイズとダミーパターンを覆う酸化シリコン膜表面に形成される凹凸との関係を説明する図である。 図１に示す半導体チップの出力信号用のバンプ電極近傍を拡大した図である。 図９の変形例を示す図である。 図９のＡ−Ａ線で切断した断面図である。 半導体チップにおいて、最上層配線層の占有面積が半導体チップ全体の７０％以下である場合を示す図である。 図１２のＡ−Ａ線で切断した断面図である。 半導体チップにおいて、最上層配線層の占有面積が半導体チップ全体の７０％以上である場合を示す図である。 図１４のＢ−Ｂ線で切断した断面図である。 最上層配線層の占有面積が半導体チップ全体の７０％以下である場合において、エッチングの初期段階を示す説明図である。 最上層配線層の占有面積が半導体チップ全体の７０％以下である場合において、エッチングの終了段階を示す説明図である。 最上層配線層の占有面積が半導体チップ全体の７０％以上である場合において、エッチングの初期段階を示す説明図である。 最上層配線層の占有面積が半導体チップ全体の７０％以上である場合において、エッチングの終了段階を示す説明図である。 半導体チップに形成されるＭＩＳＦＥＴの構成を示す断面図である。 ＭＩＳＦＥＴの製造工程を示すフローチャートである。 実施の形態における半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 図３０に続く半導体装置の製造工程を示す断面図である。 図３１に続く半導体装置の製造工程を示す断面図である。 実施の形態における半導体チップをガラス基板に実装している状態を示す断面図である。 半導体チップとガラス基板とを異方性導電フィルムを介して接続する状態を示す拡大図である。 液晶表示装置の主要構成を示す図である。 本発明者が検討した図であって、半導体チップの最上層配線とバンプ電極との接続関係を示す図である。 本発明者が検討した図であって、半導体チップをガラス基板に実装する様子を示す断面図である。

符号の説明

１Ｓ 半導体基板
２ 素子分離領域
３ａ ｐ型ウェル
３ｂ ｎ型ウェル
４ ゲート絶縁膜
５ ポリシリコン膜
６ａ ゲート電極
６ｂ ゲート電極
７ 低濃度ｎ型不純物拡散領域
８ 低濃度ｐ型不純物拡散領域
９ サイドウォール
１０ 高濃度ｎ型不純物拡散領域
１１ 高濃度ｐ型不純物拡散領域
１２ コバルトシリサイド膜
１３ 層間絶縁膜
１４ コンタクトホール
１５ａ チタン／窒化チタン膜
１５ｂ タングステン膜
１６ プラグ
１７ａ チタン／窒化チタン膜
１７ｂ アルミニウム膜
１７ｃ チタン／窒化チタン膜
１８ 配線
１９ 層間絶縁膜
２０ 酸化シリコン膜
２１ 酸化シリコン膜
２２ 導体膜
２２ａ 酸化シリコン膜
２３ 酸化シリコン膜
２４ 窒化シリコン膜
２５ 開口部
２６ ＵＢＭ膜
２７ レジスト膜
２８ 金膜
３０ ガラス基板
３０ａ 端子
３１ ガラス基板
３２ フレキシブル基板
３３ 金属粒子
３４ 表示部
３５ 液晶表示装置
１００ 層間絶縁膜
１０１ 表面保護膜
１０２ 導電粒子
１０３ ガラス基板
１０３ａ 配線
ＡＣＦ 異方性導電フィルム
ＢＰ バンプ電極
ＢＰ１ バンプ電極
ＢＰ２ バンプ電極
ＣＨＰ 半導体チップ
ＤＰ ダミーパターン
ＤＲ ダミーパターン形成領域
Ｌ１ 配線
Ｌ２ 配線
ＮＤＲ ダミーパターン非形成領域
ＰＤ パッド
Ｒ 領域
ＲＦ レジスト膜
Ｓ１ 凹凸幅
Ｓ２ 凹凸幅
ＳＩＬ プラグ
Ｘ 重複領域
Ｙ 非重複領域

Claims (18)

1. （ａ）半導体基板と、
   （ｂ）前記半導体基板上に形成された半導体素子と、
   （ｃ）前記半導体素子上に形成された多層配線層と、
   （ｄ）前記多層配線層の最上層に形成されたパッドと、
   （ｅ）前記パッド上に形成され、前記パッドに達する開口部を有する表面保護膜と、
   （ｆ）前記表面保護膜上に形成され、前記開口部を埋め込むことにより前記パッドと電気的に接続するバンプ電極とを備え、
   前記バンプ電極は、前記パッドと平面的に重なる重複領域と、前記パッドと平面的に重ならない非重複領域を有するように、前記パッドより大きく形成されており、
   前記多層配線層の最上層には、
   （ｇ）前記パッドの他に電源配線あるいは信号配線よりなる第１配線と、
   （ｈ）前記第１配線とは異なるダミーパターンが形成され、
   前記バンプ電極の前記非重複領域の下層には、前記パッドと同層で形成された前記第１配線が形成されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置であって、
   前記バンプ電極の前記非重複領域の下層には、前記パッドと同層で形成された前記第１配線が形成され、前記非重複領域の下層に形成されている前記第１配線に隣接する所定範囲に前記ダミーパターンが形成されていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置であって、
   前記バンプ電極の非重複領域の下層には、前記パッドと同層で形成された前記第１配線と、前記パッドと同層で形成された前記ダミーパターンが形成されていることを特徴とする半導体装置。
4. 請求項２または請求項３記載の半導体装置であって、
   前記ダミーパターンは、矩形形状をした複数のパターンから形成されていることを特徴とする半導体装置。
5. 請求項４記載の半導体装置であって、
   前記矩形形状をした複数のパターンのそれぞれは、短辺と長辺とを有する長方形状パターンから形成されており、前記長方形状パターンの短辺幅は、前記第１配線の幅よりも小さいことを特徴とする半導体装置。
6. 請求項１記載の半導体装置であって、
   前記表面保護膜は、平坦化処理が施されていることを特徴とする半導体装置。
7. 請求項６記載の半導体装置であって、
   前記表面保護膜は、プラズマＣＶＤ法により形成された第１酸化シリコン膜と、前記第１酸化シリコン膜上に形成されたＴＥＯＳを材料とする第２酸化シリコン膜と、前記第２酸化シリコン膜上に形成された窒化シリコン膜から形成されていることを特徴とする半導体装置。
8. 請求項７記載の半導体装置であって、
   前記第２酸化シリコン膜に対して平坦化処理が施されていることを特徴とする半導体装置。
9. 請求項１記載の半導体装置であって、
   前記半導体装置は、液晶ディスプレイ用のＬＣＤドライバであることを特徴とする半導体装置。
10. 平面形状が長辺と短辺とを有する長方形状をした半導体チップを含む半導体装置において、
    前記半導体チップは、
    （ａ）半導体基板と、
    （ｂ）前記半導体基板上に形成された半導体素子と、
    （ｃ）前記半導体素子上に形成された多層配線層と、
    （ｄ）前記多層配線層の最上層に形成された複数のパッドと、
    （ｅ）前記複数のパッド上に形成され、前記複数のパッドのそれぞれに達する開口部を有する表面保護膜と、
    （ｆ）前記表面保護膜上に形成され、前記開口部を埋め込むことにより前記複数のパッドのそれぞれと電気的に接続する長方形状をした複数のバンプ電極のそれぞれとを備え、
    前記多層配線層の最上層には、
    （ｇ）前記パッドの他に電源配線あるいは信号配線よりなる第１配線と、
    （ｈ）前記第１配線とは異なるダミーパターンが形成されている半導体装置であって、
    前記複数のバンプ電極は、前記複数のバンプ電極のそれぞれの長辺を前記半導体チップの短辺方向に向けた状態で、少なくとも前記半導体チップの長辺方向に並んで配置され、
    前記複数のバンプ電極のそれぞれは、前記複数のパッドのそれぞれと平面的に重なる重複領域と、前記複数のパッドのそれぞれと平面的に重ならない非重複領域を有するように、前記複数のパッドのそれぞれより大きく形成されており、
    前記複数のバンプ電極のそれぞれにおける前記非重複領域の下層には、前記複数のパッドと同層で形成された前記第１配線が前記半導体チップの長辺方向に延在するように形成され、前記非重複領域の下層に形成されている前記第１配線に隣接する所定範囲に前記ダミーパターンが形成されていることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置であって、
    前記ダミーパターンは、前記複数のバンプ電極のそれぞれにおける前記非重複領域の下層にも形成されていることを特徴とする半導体装置。
12. 請求項１０記載の半導体装置であって、
    前記ダミーパターンは、前記複数のバンプ電極のそれぞれから一定距離内にある前記多層配線層の最上層に形成されており、前記多層配線層の最上層には、前記ダミーパターンが形成されているダミーパターン形成領域と、前記ダミーパターンが形成されていないダミーパターン非形成領域があることを特徴とする半導体装置。
13. （ａ）半導体基板上に半導体素子を形成する工程と、
    （ｂ）前記半導体素子上に多層配線層を形成する工程と、
    （ｃ）前記多層配線層の最上層に導体膜を形成する工程と、
    （ｄ）前記導体膜をパターニングすることにより、パッドと、電源配線あるいは信号配線よりなる第１配線およびダミーパターンを形成する工程と、
    （ｅ）前記パッド、前記第１配線および前記ダミーパターンを覆うように表面保護膜を形成する工程と、
    （ｆ）前記表面保護膜に前記パッドに達する開口部を形成する工程と、
    （ｇ）前記開口部を含む前記表面保護膜上に前記パッドよりも大きなバンプ電極を形成する工程を備え、
    前記（ｇ）工程は、前記バンプ電極を、前記パッドと平面的に重なる重複領域と、前記パッドと平面的に重ならない非重複領域とを有するように形成し、
    前記（ｇ）工程で形成した前記バンプ電極の前記非重複領域の下層に、前記パッドと同層で形成された前記第１配線を形成し、前記非重複領域の下層に形成されている前記第１配線に隣接する所定範囲に前記ダミーパターンを形成することを特徴とする半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法であって、
    前記ダミーパターンを、前記バンプ電極における前記非重複領域の下層にも形成することを特徴とする半導体装置の製造方法。
15. 請求項１３記載の半導体装置の製造方法であって、
    前記ダミーパターンを、前記バンプ電極から一定距離内にある前記多層配線層の最上層に形成し、前記多層配線層の最上層には、前記ダミーパターンが形成されているダミーパターン形成領域と、前記ダミーパターンが形成されていないダミーパターン非形成領域があることを特徴とする半導体装置の製造方法。
16. 請求項１３記載の半導体装置の製造方法であって、
    前記（ｅ）工程と前記（ｆ）工程の間に、
    （ｈ）前記表面保護膜の表面を平坦化する工程を備えることを特徴とする半導体装置の製造方法。
17. 請求項１６記載の半導体装置の製造方法であって、
    前記（ｈ）工程は、化学的機械的研磨法により前記表面保護膜の表面を平坦化することを特徴とする半導体装置の製造方法。
18. 請求項１３記載の半導体装置の製造方法であって、
    前記（ｅ）工程は、
    （ｅ１）プラズマＣＶＤ法を使用することにより、前記パッド、前記第１配線および前記ダミーパターンを覆うように、第１酸化シリコン膜を形成する工程と、
    （ｅ２）前記第１酸化シリコン膜上に、ＴＥＯＳを材料とする第２酸化シリコン膜を形成する工程と、
    （ｅ３）前記第２酸化シリコン膜の表面を、化学的機械的研磨法で平坦化する工程と、
    （ｅ４）前記（ｅ３）工程後、前記第２酸化シリコン膜上に窒化シリコン膜を形成する工程とを有することを特徴とする半導体装置の製造方法。

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