TW202117828A - 半導體結構的製作方法 - Google Patents

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陳憲偉
陳明發
陳英儒
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台灣積體電路製造股份有限公司
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Abstract

一種半導體結構的製作方法包括以下步驟。提供半導體晶圓，半導體晶圓包括積體電路組件、分別環繞積體電路組件的密封環及設置在密封環之間的測試結構。至少沿第一路徑執行第一晶圓鋸切製程，以將半導體晶圓單體化成多個第一單體化積體電路組件，所述多個第一單體化積體電路組件各自包括測試結構之中的一測試結構。當執行第一晶圓鋸切製程時，測試結構的測試接墊位於第一路徑旁邊，使得第一單體化積體電路組件中的測試結構中的對應的一個測試結構的測試接墊在側向上與第一單體化積體電路組件的側壁間隔開一定距離。

Description

半導體結構的製作方法
本發明實施例是有關於一種半導體結構及其製作方法。
由於各種電子元件（例如，電晶體、二極體、電阻器、電容器等）的積集度的持續提高，半導體行業已經歷快速成長。在很大程度上，積集度的這一提高是源自最小特徵尺寸（minimum feature size）的反復減小（例如，朝向次20 nm節點（sub-20nm node）縮小半導體製程節點），此使更多的元件能夠整合到給定面積中。隨著近來對小型化、較高的速度及較大的頻寬以及較低的功率消耗及等待時間的需求的增長，對更小且更具創造性的半導體晶粒封裝技術的需要也隨之增長。
隨著半導體技術進一步發展，堆疊式及接合式的半導體裝置已成為用於進一步減小半導體裝置的實體大小的有效替代方案。在堆疊式半導體裝置中，例如邏輯、記憶體、處理器電路等主動電路至少部分地在單獨的基底上製作，且然後再實體接合及電接合在一起以形成功能性裝置。此種接合製程利用複雜的技術，且期望對此加以改善。
本發明實施例提供一種方法，其包括：提供半導體晶圓，半導體晶圓包括多個積體電路組件、分別環繞多個積體電路組件的多個密封環及設置在多個密封環之間的多個測試結構；以及至少沿第一路徑執行第一晶圓鋸切製程，以將半導體晶圓單體化成多個第一單體化積體電路組件，多個第一單體化積體電路組件各自包括多個測試結構之中的測試結構，其中，當執行第一晶圓鋸切製程時，多個測試結構的多個測試接墊位於第一路徑旁邊，使得第一單體化積體電路組件中的多個測試結構中的對應一個測試結構的測試接墊在側向上與第一單體化積體電路組件的側壁間隔開一定距離。
本發明實施例提供一種方法，其包括：提供半導體晶圓，半導體晶圓包括多個積體電路組件、分別環繞多個積體電路組件的多個密封環以及設置在多個密封環之間的多個測試結構；以及至少沿路徑執行晶圓鋸切製程，以將半導體晶圓單體化成多個單體化積體電路組件，其中，當執行晶圓鋸切製程時，多個測試結構沿路徑排列，使得多個單體化積體電路組件中的每一者包括多個測試結構中的對應一個測試結構的殘留結構，其中殘留結構不具有鋁接墊。
本發明實施例提供一種裝置，其包括第一半導體晶粒。第一半導體晶粒包括積體電路組件、密封環以及測試結構。密封環環繞積體電路組件。密封環的一部分位於積體電路組件與測試結構之間，且測試結構包括測試接墊，測試接墊在側向上與第一半導體晶粒的側壁間隔開一定距離。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開可能在各種實例中重複使用參考編號和/或字母。這種重複是出於簡潔及清晰的目的，而非自身表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可使用例如“之下（beneath）”、“下方（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一（其他）元件或特徵的關係。除圖中所繪示的取向之外，所述空間相對性用語還旨在囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或其他取向），且同樣可對本文中所使用的空間相對性描述語加以相應解釋。
還可包括其他特徵及製程。舉例來說，可包括測試結構來輔助對三維（three dimensional，3D）封裝或三維積體電路（3D integrated circuit，3DIC）裝置進行驗證測試。測試結構可包括例如形成在重佈線層中或形成在基底上的測試接墊，所述測試接墊允許測試3D封裝或3DIC、允許使用探測件和/或探針卡等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可與包括在中間驗證出已知良好晶粒的測試方法結合使用以提高良率且降低成本。
頂部半導體晶粒的製作
圖1A、圖1C及圖1D是示意性地說明根據本公開一些實施例的用於製作頂部半導體晶粒的製程流程的剖視圖。圖1B是示意性地說明根據本公開一些實施例的圖1A中所示的積體電路組件、環形密封件及測試結構的俯視圖。出於說明目的，圖1B中也示出用於進行晶圓鋸切製程的鋸切路徑。在一些實施例中，示出一個積體電路組件來表示半導體晶圓的多個積體電路組件。
參考圖1A及圖1B，提供半導體晶圓100A。半導體晶圓100A可包括半導體基底110a、積體電路組件120、密封環（seal ring）130及測試結構140。積體電路組件120可形成在半導體基底110a中和/或半導體基底110a上，且可沿X方向和/或Y方向排列。密封環130可分別環繞積體電路組件120。測試結構140可設置在密封環130之間。在一些實施例中，積體電路組件120中的每一者包括多個內連配線122、基底穿孔（through substrate via，TSV）124、導電接墊126及積體電路裝置（未示出）。
可在半導體基底110a中和/或半導體基底110a上形成積體電路組件120的積體電路裝置。積體電路組件120的積體電路裝置可包括主動元件（例如，電晶體等）和/或被動元件（例如，電阻器、電容器、電感器等）。
可在半導體基底110a之上形成積體電路組件120的內連配線122，且所述內連配線122可電連接到積體電路組件120的積體電路裝置。積體電路裝置可由內連配線122內連以形成積體電路。積體電路組件120的內連配線122可嵌置在半導體晶圓100A的介電層150a中。在一些實施例中，內連配線122可由銅、銅合金或其他適合的導電材料形成。在一些實施例中，介電層150a的材料可包括氧化矽（SiOx ，其中x＞0）、氮化矽（SiNx ，其中x＞0）、氮氧化矽（SiOx Ny ，其中x＞0且y＞0）或其他適合的介電材料。
可在半導體基底110a中形成積體電路組件120的基底穿孔（through substrate via，TSV）124，且所述基底穿孔124延伸到介電層150a中。基底穿孔（TSV）124可電連接到積體電路組件120的內連配線122。在一些實施例中，TSV 124的數量可以是一個或不止一個TSV，且TSV 124可排列成線、列或陣列。在一些實施例中，TSV 124可由銅、銅合金或其他適合的導電材料形成。
可在介電層150a中形成積體電路組件120的導電接墊126，且導電接墊126可堆疊在內連配線122上。導電接墊126可電耦合到內連配線122。在一些實施例中，導電接墊126的材料與內連配線122的材料不同。在一些實施例中，導電接墊126可以是鋁接墊，但可使用其他金屬材料。
密封環130中的每一者可包括底部部分132及堆疊在底部部分132上的頂部部分134。密封環130的底部部分132可環繞積體電路組件120中的內連配線122，且密封環130的頂部部分134可環繞積體電路組件120中的導電接墊126。密封環130可用作保護壁以保護積體電路組件120不受應力影響。在一些實施例中，密封環130是電接地或電浮動（floating）的。舉例來說，密封環130可與積體電路組件120電絕緣。在一些實施例中，底部部分132的材料與頂部部分134的材料不同。
測試結構140中的每一者可包括堆疊結構142及堆疊在堆疊結構142上的測試接墊144。在一些實施例中，測試結構140的測試接墊144通過堆疊結構142電連接到下伏的測試裝置或測試電路（未示出）。在一些實施例中，測試結構140的測試接墊144包括製程監測接墊，例如晶圓接受度測試（wafer acceptance testing，WAT）接墊。在一些實施例中，在進行晶圓鋸切製程（例如，在以下的圖1B及圖1C中示出）之前，執行測試製程以通過對測試結構140進行測試來驗證積體電路組件120是否合格。在測試製程期間，測試接墊144通過用於測試的探測針電耦合到外部端子。可選擇測試接墊144以測試半導體晶圓100A的不同性質，例如洩漏電流、擊穿電壓、閾值電壓以及有效溝道長度、飽和電流等。
在一些實施例中，堆疊結構142的材料與測試接墊144的材料不同。在一些實施例中，從俯視圖看，測試結構140的測試接墊144可形如矩形圖案。在一些替代實施例中，從俯視圖看，測試結構140的測試接墊可形如圓形圖案。本公開不對測試接墊的形狀加以闡釋。在一些實施例中，密封環130與測試結構140之間沒有導電特徵。換句話說，測試結構140不會與密封環130之內的積體電路組件120電連接。舉例來說，測試結構140與積體電路組件120的內連配線122、TSV 124、導電接墊126及積體電路裝置電隔離。在圖1B中，兩個相鄰的密封環130之間形成有四個測試結構140。然而，圖中所示的測試結構140的數目僅是示例性的且並不僅限於此。在一些實施例中，堆疊結構142的圖案密度可處於約15%到約40%範圍內。堆疊結構142的圖案密度被定義為堆疊結構面積（即，所有堆疊結構142中的總面積）對密封環130之間的面積的比率。
在一些實施例中，積體電路組件120的內連配線122、密封環130的底部部分132及測試結構140的堆疊結構142是同時形成的。換句話說，積體電路組件120的內連配線122、密封環130的底部部分132及測試結構140的堆疊結構142可由相同的材料形成且形成在相同的水平高度（例如第一水平高度）處。在一些實施例中，積體電路組件120的導電接墊126、密封環130的頂部部分134及測試結構140的測試接墊144是同時形成的。換句話說，積體電路組件120的導電接墊126、密封環130的頂部部分134及測試結構140的測試接墊144可由相同的材料形成且形成在相同的水平高度（例如第二水平高度）處。
如圖1A中所示，積體電路組件120還可包括多個接合金屬接墊128。接合金屬接墊128形成在介電層150a中。在一些實施例中，接合金屬接墊128中的一些接合金屬接墊通過導通孔129電連接到下伏的內連配線122。在一些實施例中，在接合金屬接墊128中的一些接合金屬接墊與內連配線122之間不形成導通孔129。接合金屬接墊128可由銅、鋁、鎳、鎢或其合金形成。在一些實施例中，介電層150a的頂表面與接合金屬接墊128的頂表面彼此齊平，所述齊平是通過在形成接合金屬接墊128期間執行的平坦化達成。平坦化可包括化學機械拋光（chemical mechanical polish，CMP）製程。
在一些實施例中，在形成接合金屬接墊128之後，對半導體晶圓100A的後表面執行背側研磨製程。在對半導體晶圓100A進行背側研磨製程期間，對半導體基底110a進行研磨以減小半導體晶圓100A的厚度。
參考圖1B及圖1C，執行晶圓鋸切製程以將半導體晶圓100A單體化。在一些實施例中，在密封環130周圍佈置（impose）排除區域（keep-out-zone，KOZ）以為晶圓鋸切製程提供鋸切路徑SP（例如，切割道），且測試結構140的測試接墊144在KOZ內的形成受到約束。即，測試結構140的測試接墊144可不沿鋸切路徑SP排列。換句話說，鋸切路徑SP可不與測試結構140的測試接墊144對齊，且測試結構140的測試接墊144可與鋸切路徑SP保持一定距離。在一些實施例中，測試結構140的測試接墊144位於一條鋸切路徑SP與相鄰的密封環130之間，且測試結構140與相鄰的密封環130之間沒有鋸切路徑SP。在一些實施例中，測試結構140的堆疊結構142位於KOZ之外，且測試結構140的堆疊結構142也與鋸切路徑SP保持一定距離。在一些實施例中，KOZ是網格形的，且在X方向上延伸的鋸切路徑SP及在Y方向上延伸的鋸切路徑SP與KOZ對齊。
在一些實施例中，如圖1B中所示，測試結構140位於在Y方向上延伸的鋸切路徑SP旁邊且分佈在Y方向上。在替代實施例中，測試結構140位於在X方向上延伸的鋸切路徑SP旁邊且分佈在X方向上。在又一些替代實施例中，測試結構140中的一些測試結構位於在Y方向上延伸的鋸切路徑SP旁邊且分佈在Y方向上，並且測試結構140中的一些測試結構位於在X方向上延伸的鋸切路徑SP旁邊且分佈在X方向上。
在一些實施例中，晶圓鋸切製程涉及使用旋轉刀片210（在圖1C中）進行鋸割以切穿半導體晶圓100A。當執行晶圓鋸切製程時，刀片210沿與KOZ對齊的鋸切路徑SP切到半導體晶圓100A中。在一些實施例中，密封環130與測試結構140的測試接墊144之間的區域是KOZ，且KOZ的寬度W1大於刀片210的寬度W2。可在密封環130的頂部部分134的側壁與測試結構140的測試接墊144的側壁之間測量KOZ的寬度W1。也就是說，測試結構140的測試接墊144在側向上與相鄰的密封環130間隔開大於刀片210的寬度W2的距離（即，寬度W1）。在一些實施例中，舉例來說，刀片210的寬度W2可以是約40微米。在一些實施例中，舉例來說，KOZ的寬度W1可大於約40微米或約50微米且小於約80微米。在一些實施例中，測試結構140與在相對側處的兩個相鄰的密封環130間隔開不同的距離。
如圖1C中所示，刀片210在側向上位於密封環130的頂部部分134的側壁與測試結構140的測試接墊144的側壁之間，且因此在晶圓鋸切製程期間不與密封環130的頂部部分134的側壁及測試結構140的測試接墊144的側壁交疊或接觸。由於在晶圓鋸切製程期間刀片210與測試結構140的測試接墊144保持一定距離，因此刀片210不會切到測試結構140的測試接墊144，且防止測試接墊捲曲（curling）的問題。
參考圖1C及圖1D，將半導體晶圓100A單體化成多個單體化積體電路組件300A。如圖1D中所說明，每一單體化積體電路組件300A可包括半導體基底110、積體電路組件120（包括內連配線122、TSV 124、導電接墊126、金屬接墊128及導通孔129）、密封環130、測試結構140及介電層150。如圖1C及圖1D中所示，圖1D中的半導體基底110及介電層150的材料及特性與圖1C中的半導體基底110a及介電層150a的材料及特性相同，且本文中不再贅述。在一些實施例中，單體化積體電路組件300A中的密封環130的一部分位於在單體化積體電路組件300A中的積體電路組件120與測試結構140之間。在一些實施例中，當執行晶圓鋸切製程時，測試結構140的測試接墊144位於鋸切路徑SP旁邊，使得單體化積體電路組件300A中的測試結構140中的對應的一個測試結構的測試接墊144在側向上與單體化積體電路組件300A的側壁SW1間隔開一定距離。在一些實施例中，單體化積體電路組件300A中的測試結構140的堆疊結構142也在側向上與單體化積體電路組件300A的側壁SW1間隔開。換句話說，測試結構140的測試接墊144及堆疊結構142在單體化積體電路組件300A的側壁SW1處可不顯露出，且可仍被介電層150覆蓋。在一些實施例中，沒有鋁接墊（例如，密封環130的頂部部分134和/或測試結構140的測試接墊144）在單體化積體電路組件300A的側壁SW1處顯露出。
圖2A、圖2C及圖2D是示意性地說明根據本公開一些其他實施例的用於製作頂部半導體晶粒的製程流程的剖視圖。圖2B是示意性地說明根據本公開一些實施例的圖2A中所說明的積體電路組件、環形密封件及測試結構的俯視圖。出於說明目的，圖2B中也示出用於進行晶圓鋸切製程的鋸切路徑。在一些實施例中，示出一個積體電路組件來表示半導體晶圓的多個積體電路組件。
圖2A到圖2D中所示的製程流程類似於圖1A到圖1D中所示的製程流程，不同之處在於執行另一晶圓鋸切製程以從單體化積體電路組件切除測試結構140。
在圖2A及圖2B中，半導體晶圓100B類似於圖1A及圖1B的半導體晶圓100A，不同之處在於測試結構140的測試接墊144在側向上與在相對側處的兩個相鄰的密封環130分別間隔開大於刀片210的寬度W2的距離（即，寬度W1）。在一些實施例中，測試結構140的測試接墊144在側向上位於兩條鋸切路徑SP之間。在一些實施例中，在Y方向上延伸的兩條鋸切路徑SP位於兩個相鄰的密封環130之間。
在圖2C及圖2D中，將半導體晶圓100B單體化成多個單體化積體電路組件300B。當執行晶圓鋸切製程時，從半導體晶圓100B切除測試結構140以獲得不具有測試結構140的所述多個單體化積體電路組件300B。換句話說，在晶圓鋸切製程期間完全移除測試結構140。如圖2D中所說明，每一單體化積體電路組件300B可包括半導體基底110、積體電路組件120（包括內連配線122、TSV 124、導電接墊126、金屬接墊128及導通孔129）、密封環130及介電層150。在一些實施例中，單體化積體電路組件300B中的密封環130在側向上與單體化積體電路組件300B的側壁SW2間隔開一定距離。在一些實施例中，沒有鋁接墊（例如，密封環130的頂部部分134和/或測試結構140的測試接墊144）在單體化積體電路組件300B的側壁SW2處顯露出。
圖3A、圖3C及圖3D是示意性地說明根據本公開一些其他實施例的用於製作頂部半導體晶粒的製程流程的剖視圖。圖3B是示意性地說明根據本公開一些實施例的圖3A中所說明的積體電路組件、環形密封件及測試結構的俯視圖。出於說明目的，圖3B中也示出用於進行晶圓鋸切製程的鋸切路徑。在一些實施例中，示出一個積體電路組件以表示半導體晶圓的多個積體電路組件。
圖3A到圖3D中所示的製程流程類似於圖1A到圖1D中所示的製程流程，不同之處在於測試結構140的堆疊結構142的一部分沿鋸切路徑SP排列而測試結構140的測試接墊144不沿鋸切路徑SP排列。
在圖3A及圖3B中，半導體晶圓100C類似於圖1A及圖1B的半導體晶圓100A，不同之處在於測試結構140的堆疊結構142的一部分位於KOZ內，其中在KOZ形成測試結構140的測試接墊144受到約束。換句話說，測試結構140的堆疊結構142與鋸切路徑SP部分地交疊。
在圖3C及圖3D中，將半導體晶圓100C單體化成多個單體化積體電路組件300C。當執行晶圓鋸切製程時，從半導體晶圓100C切除測試結構140的堆疊結構142的一部分以獲得所述多個單體化積體電路組件300C。如圖3D中所說明，每一單體化積體電路組件300C可包括半導體基底110、積體電路組件120（包括內連配線122、TSV 124、導電接墊126、金屬接墊128及導通孔129）、密封環130、堆疊結構142的一部分142R1、測試接墊144及介電層150。在一些實施例中，單體化積體電路組件300C中的密封環130的一部分位於單體化積體電路組件300C中的積體電路組件120與測試結構140之間。在一些實施例中，當執行晶圓鋸切製程時，測試結構140的測試接墊144位於鋸切路徑SP旁邊，使得單體化積體電路組件300C中的測試結構140中的對應的一個測試結構的測試接墊144在側向上與單體化積體電路組件300C的側壁SW3間隔開一定距離。換句話說，測試結構140的測試接墊144在單體化積體電路組件300C的側壁SW3處可不顯露出，且可仍被介電層150覆蓋。在一些實施例中，在第一單體化積體電路組件300C中的堆疊結構142的部分142R1在單體化積體電路組件300C的側壁SW3處顯露出。在一些實施例中，堆疊結構142的部分142R1的顯露出的表面與單體化積體電路組件300C的側壁SW3實質上對齊。在一些實施例中，沒有鋁接墊（例如，密封環130的頂部部分134和/或測試結構140的測試接墊144）在單體化積體電路組件300C的側壁SW3處顯露出。
圖4A、圖4C及圖4D是示意性地說明根據本公開一些其他實施例的用於製作頂部半導體晶粒的製程流程的剖視圖。圖4B是示意性地說明根據本公開一些實施例的圖4A中所說明的積體電路組件、環形密封件及測試結構的俯視圖。出於說明目的，圖4B中也示出用於進行晶圓鋸切製程的鋸切路徑。在一些實施例中，示出一個積體電路組件以表示半導體晶圓的多個積體電路組件。
圖4A到圖4D中所示的製程流程類似於圖1A到圖1D中所示的製程流程，不同之處在於測試結構140沿鋸切路徑SP排列且測試結構140不包括堆疊在堆疊結構142上的測試接墊。
在圖4A及圖4B中，半導體晶圓100D類似於圖1A及圖1B的半導體晶圓100A，不同之處在於測試結構140不包括測試接墊。換句話說，測試結構140可不具有鋁接墊。在一些實施例中，當形成積體電路組件120的導電接墊126及密封環130的頂部部分134時，沒有測試接墊形成在堆疊結構142上。在一些實施例中，測試結構140的堆疊結構142位於其中形成測試結構140的測試接墊受到約束的KOZ內。在一些實施例中，密封環130之間的區域為KOZ。
在圖4C及圖4D中，將半導體晶圓100D單體化成多個單體化積體電路組件300D。當執行晶圓鋸切製程時，測試結構140（即，堆疊結構142）沿鋸切路徑SP排列，且從半導體晶圓100D部分地移除測試結構140以獲得具有測試結構140的殘留結構142R2的多個單體化積體電路組件300D。如圖4D中所說明，每一單體化積體電路組件300D可包括半導體基底110、積體電路組件120（包括內連配線122、TSV 124、導電接墊126、金屬接墊128及導通孔129）、密封環130、介電層150及殘留結構142R2。在一些實施例中，單體化積體電路組件300D的側壁SW4處顯露出殘留結構142R2。在一些實施例中，殘留結構142R2不具有測試接墊（例如，鋁接墊），使得沒有測試接墊（例如，鋁接墊）在單體化積體電路組件300D的側壁SW4處顯露出。在一些實施例中，殘留結構142R2的顯露出的表面與單體化積體電路組件300D的側壁SW4實質上對齊。在一些實施例中，沒有鋁接墊（例如，密封環130的頂部部分134和/或測試結構140的測試接墊144）在單體化積體電路組件300D的側壁SW4處顯露出。
封裝結構的製作
圖5A到圖5H是示意性地說明根據本公開一些實施例的用於製作積體電路上系統（SoIC）晶片的封裝結構的製程流程的剖視圖。在一些實施例中，示出一個積體電路組件以表示半導體晶圓的多個積體電路組件，且示出一個封裝結構以表示遵照製造方法獲得的多個封裝結構。
參考圖5A，提供半導體晶圓400a。在一些實施例中，半導體晶圓400a包括半導體基底410a及位於半導體基底410a之上的接合部分420a。半導體基底410a可以是塊狀矽基底、絕緣體上矽（silicon-on-insulator，SOI）基底或絕緣體上鍺（germanium-on-insulator，GOI）基底。半導體基底410a可包含其他適合的半導體材料。在一些實施例中，半導體基底410a可包括形成在半導體基底410a中的主動元件（例如，電晶體等）和/或被動元件（例如，電阻器、電容器、電感器等）。在一些實施例中，半導體基底410a可包括嵌置在其中的半導體晶粒。接合部分420a可包括介電層422a及金屬接墊424。在一些實施例中，金屬接墊424嵌置在介電層422a中，但金屬接墊424的頂表面是暴露出的。介電層422a的材料可包括氧化矽（SiOx ，其中x＞0）、氮化矽（SiNx ，其中x＞0）、氮氧化矽（SiOx Ny ，其中x＞0且y＞0）或其他適合的介電材料。金屬接墊424的材料可包括銅、銅合金或其他適合的金屬材料。在一些實施例中，介電層422a的頂表面與金屬接墊424的頂表面彼此齊平，所述齊平是通過在形成金屬接墊424期間執行的平坦化達成。平坦化可包括化學機械拋光（CMP）製程。
參考圖5B，提供多個頂部半導體晶粒300，並將所述多個頂部半導體晶粒300接合到半導體晶圓400a的接合部分420a。頂部半導體晶粒300可以是上述的單體化積體電路組件300A、單體化積體電路組件300B、單體化積體電路組件300C或單體化積體電路組件300D之中合格的單體化積體電路組件。在一些實施例中，根據通過對測試結構140進行測試執行的前述測試製程來確定合格的單體化積體電路組件。可將各自包括金屬接墊128及介電層150的頂部半導體晶粒300翻轉並按壓到半導體晶圓400a的接合部分420a上，使得金屬接墊128及介電層150與半導體晶圓400a的接合部分420a接觸。執行接合製程以通過混合接合將頂部半導體晶粒300接合到半導體晶圓400a，其中頂部半導體晶粒300的介電層150與半導體晶圓400a的介電層422a接合，且頂部半導體晶粒300的金屬接墊128與半導體晶圓400a的金屬接墊424接合。詳細來說，頂部半導體晶粒300的介電層150與半導體晶圓400a的介電層422a是通過介電質對介電質接合而接合，而頂部半導體晶粒300的金屬接墊128與半導體晶圓400a的金屬接墊424是通過金屬對金屬接合而接合。
參考圖5B及圖5C，在將頂部半導體晶粒300接合到半導體晶圓400a之後，在半導體晶圓400a之上形成絕緣包封體510a以在側向上包封頂部半導體晶粒300。可通過包覆模製製程或沉積製程後續接著進行研磨製程來形成絕緣包封體510a。在一些實施例中，絕緣包封體510a的材料包括所沉積的聚醯亞胺、所沉積的氧化物、所沉積的氮化物或其他適合的所沉積的介電材料。在一些替代實施例中，絕緣包封體510a的材料包括環氧樹脂或其他適合的模製化合物。在一些實施例中，通過包覆模製製程或沉積製程在半導體晶圓400a的接合部分420a之上形成絕緣材料以覆蓋頂部半導體晶粒300的側壁SW及底表面BS1（圖5B中示出），且然後通過例如機械研磨製程和/或CMP製程對絕緣材料進行拋光，使得形成絕緣包封體510a且顯露出頂部半導體晶粒300的底表面BS2（圖5C中示出）。在對絕緣材料進行研磨製程期間，將頂部半導體晶粒300的半導體基底110向下拋光及薄化使得顯露出TSV 124的底表面BS3。在一些實施例中，TSV 124的底表面BS3可與頂部半導體晶粒300的底表面BS2實質上共面。在圖5C中未說明的一些替代實施例中，TSV 124可從頂部半導體晶粒300的底表面BS2輕微突出。
參考圖5C及圖5D，執行凹陷製程以移除頂部半導體晶粒300的半導體基底110的一些部分，使得暴露出TSV 124的底表面BS3及上側壁USW。換句話說，TSV 124可穿透過頂部半導體晶粒300的半導體基底110且從頂部半導體晶粒300的底表面BS4突出。在一些實施例中，通過執行乾式蝕刻製程使得頂部半導體晶粒300的半導體基底110凹陷。在圖5D中未說明的一些替代實施例中，在凹陷製程期間移除絕緣包封體510a的一部分，使得TSV 124凸起以高於絕緣包封體510a的頂表面S1。
參考圖5D及圖5E，形成隔離層520以覆蓋頂部半導體晶粒300的底表面BS4，以將頂部半導體晶粒300的半導體基底110與稍後形成的上覆的重佈線路層隔開。在一些實施例中，在頂部半導體晶粒300的底表面BS4及絕緣包封體510a的頂表面S1之上形成隔離介電材料（未示出），且可通過沉積（例如CVD等）形成所述隔離介電材料。然後，執行平坦化製程以將隔離介電材料平坦化以形成隔離層520。在一些實施例中，通過拋光或研磨部分地移除隔離介電材料及TSV 124，直到TSV 124的底表面BS3與絕緣包封體510a的頂表面S1共面。在平坦化製程之後，隔離層520覆蓋頂部半導體晶粒300的底表面BS4及TSV 124的上側壁USW。在一些實施例中，通過執行機械研磨製程和/或CMP製程將隔離介電材料平坦化。在拋光或研磨步驟之後，可選擇性地執行清潔步驟以清潔並移除從研磨或拋光步驟產生的殘留物。在一些替代實施例中，可在對隔離介電材料執行的平坦化製程期間對絕緣包封體510a進行輕微研磨或拋光。在一些實施例中，在平坦化製程之後，隔離層520的頂表面S2與TSV 124的底表面BS3及絕緣包封體510a的頂表面S1實質上齊平。
在一些實施例中，隔離層520可由無機材料（例如氧化矽、氮化矽、氮氧化矽）或任何適合的介電材料製成。在一些替代實施例中，隔離層520可由有機材料（例如，聚苯並噁唑（PBO）、聚醯亞胺（PI））或其他適合的聚合物製成。
參考圖5E及圖5F，可在絕緣包封體510a中形成導電穿孔520。導電穿孔520可通過金屬接墊424電連接到半導體晶圓400a。在一些實施例中，通過例如微影製程及蝕刻製程在絕緣包封體510a中形成穿孔的孔（through via hole）。在絕緣包封體510a之上沉積導電材料以填充穿孔的孔。可執行移除製程以部分地移除所沉積的導電材料，直到暴露出絕緣包封體510a使得導電穿孔520形成在絕緣包封體510a中。可通過蝕刻製程、機械研磨製程、CMP製程或其他適合的移除製程或其組合來部分地移除用於形成導電穿孔520而沉積的導電材料。舉例來說，通過濺鍍製程在頂部半導體晶粒300及絕緣包封體510a之上形成晶種層，通過電鍍覆製程在所述晶種層之上形成導電材料，且然後執行CMP製程以移除位於穿孔的孔之外的導電材料及晶種層以形成導電穿孔520。導電穿孔520的材料可包括銅、銅合金或其他適合的金屬材料。
如圖5F中所說明，可在頂部半導體晶粒300及絕緣包封體510a之上形成重佈線路層530a及電端子540，以電連接到頂部半導體晶粒300及導電穿孔520。在一些實施例中，重佈線路層530a包括交替堆疊的多個介電層及多個重佈線層。介電層的數目或重佈線層的數目並不受本公開限制。在一些實施例中，電端子540包括受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、微凸塊、焊料球、球柵陣列（ball grid array，BGA）球或用於提供外部連接的其他適合的端子。可根據設計要求利用電端子540的其他可能的形式及形狀。在一些實施例中，選擇性地執行焊接製程及回焊製程以增強電端子540與重佈線路層530a之間的粘合。
參考圖5F及圖5G，在形成重佈線路層530a及電端子540之後，將包括半導體晶圓400a、頂部半導體晶粒300、絕緣包封體510a、重佈線路層530a及電端子540的晶圓級封裝翻轉並放置在條帶（tape）TP上。
參考圖5G及圖5H，執行晶圓鋸割製程以將安裝在條帶TP上的結構單體化。此後，從條帶TP移除經鋸割結構，以形成多個單體化SoIC封裝10。在一些實施例中，舉例來說，晶圓鋸割製程是鐳射切割製程、機械切割製程或其他適合的製程。將參照圖5H闡述單體化SoIC封裝10的詳細結構。
如圖5H中所說明，SoIC封裝10可包括底部半導體晶粒400、頂部半導體晶粒300、絕緣包封體510、導電穿孔520、重佈線路層530及電端子540。底部半導體晶粒400可包括半導體基底410及位於半導體基底410之上的接合部分420。接合部分420可包括介電層422及金屬接墊424。頂部半導體晶粒300可位於底部半導體晶粒400之上且電連接到底部半導體晶粒400。絕緣包封體510可在側向上包封頂部半導體晶粒300及導電穿孔520。重佈線路層530可位於頂部半導體晶粒300及導電穿孔520之上且電連接到頂部半導體晶粒300及導電穿孔520。電端子540可位於重佈線路層530之上且通過重佈線路層530電連接到頂部半導體晶粒300及導電穿孔520。如圖5G及圖5H中所示，圖5H中的底部半導體晶粒400、絕緣包封體510及重佈線路層530的材料及特性與圖5G中的半導體晶圓400a、絕緣包封體510a及重佈線路層530a的材料及特性相同，且本文中不再贅述。SoIC封裝10可包括混合接合介面，所述混合接合介面包括介電質對介電質接合介面（即，介電層150與介電層422之間的介電質對介電質接合介面）及金屬對金屬接合介面（即，金屬接墊128與金屬接墊424之間的金屬對金屬接合介面）。至此，實質上完成SoIC封裝10的製作。
圖6A到圖6D是根據本公開的各種實施例的圖5H中所示的區X'的放大圖。
參考圖5H及圖6A，在其中圖5H的頂部半導體晶粒300是圖1D的單體化積體電路組件300A的實施例中，測試結構140通過介電層150的一部分與絕緣包封體510間隔開。換句話說，單體化積體電路組件300A的側壁SW1位於測試結構140與絕緣包封體510之間。在一些實施例中，測試結構140位於頂部半導體晶粒300的半導體基底110與底部半導體晶粒400的接合部分420之間。在一些實施例中，測試結構140嵌置在介電層150中，且通過介電層150的一部分與底部半導體晶粒400間隔開。
參考圖5H及圖6B，在其中圖5H的頂部半導體晶粒300是圖2D的單體化積體電路組件300B的實施例中，密封環130通過介電層150的一部分與絕緣包封體510間隔開。換句話說，單體化積體電路組件300B的側壁SW2位於密封環130與絕緣包封體510之間。
參考圖5H及圖6C，在其中圖5H的頂部半導體晶粒300是圖3D的單體化積體電路組件300C的實施例中，測試結構140的測試接墊144通過介電層150的一部分與絕緣包封體510間隔開，且堆疊結構142的部分142R1與絕緣包封體510接觸。換句話說，單體化積體電路組件300C的側壁SW3位於測試結構140的測試接墊144與絕緣包封體510之間。在一些實施例中，測試結構140位於頂部半導體晶粒300的半導體基底110與底部半導體晶粒400的接合部分420之間。在一些實施例中，測試結構140嵌置在介電層150中，且通過介電層150的一部分與底部半導體晶粒400間隔開。
參考圖5H及圖6D，在其中圖5H的頂部半導體晶粒300是圖4D的單體化積體電路組件300D的實施例中，測試結構140的殘留結構142R2與絕緣包封體510接觸。在一些實施例中，測試結構140的殘留結構142R2位於頂部半導體晶粒300的半導體基底110與底部半導體晶粒400的接合部分420之間。在一些實施例中，測試結構140的殘留結構142R2嵌置在介電層150中，且通過介電層150的一部分與底部半導體晶粒400間隔開。
由於在晶圓鋸切製程期間刀片210不接觸且不切除測試結構140的測試接墊144，因此防止測試接墊捲曲的問題。因此，可提高SoIC晶片的接合良率。
根據本公開的一些實施例，一種方法包括以下步驟。提供半導體晶圓，所述半導體晶圓包括積體電路組件、分別環繞所述積體電路組件的密封環及設置在所述密封環之間的測試結構。至少沿第一路徑執行第一晶圓鋸切製程，以將所述半導體晶圓單體化成多個第一單體化積體電路組件，所述多個第一單體化積體電路組件各自包括所述測試結構之中的一個測試結構。當執行所述第一晶圓鋸切製程時，所述測試結構的測試接墊位於所述第一路徑旁邊，使得所述第一單體化積體電路組件中的所述測試結構中的對應的一個測試結構的測試接墊在側向上與所述第一單體化積體電路組件的側壁間隔開一定距離。
在上述方法中，其中提供所述半導體晶圓包括：在半導體基底之上形成所述多個測試結構的多個堆疊結構；以及在所述多個堆疊結構上形成所述多個測試接墊。
在上述方法中，其中提供所述半導體晶圓還包括：在所述半導體基底之上形成所述多個積體電路組件的多個內連配線；以及在所述多個內連配線上形成多個導電接墊，其中所述多個內連配線及所述多個測試結構的所述多個堆疊結構同時形成在第一水平高度處，且所述多個導電接墊及所述多個測試結構的所述多個測試接墊同時形成在第二水平高度處。
在上述方法中，其中所述多個測試接墊的材料與所述多個堆疊結構的材料不同。
在上述方法中，其中所述多個測試結構的所述多個堆疊結構位於所述第一路徑旁邊且與所述第一路徑保持一定距離，使得所述第一單體化積體電路組件中的所述測試結構的堆疊結構在側向上與所述第一單體化積體電路組件的所述側壁間隔開。
在上述方法中，其中所述多個測試結構的所述多個堆疊結構與所述第一路徑部分地交疊，使得所述第一單體化積體電路組件中的堆疊結構的一部分在所述第一單體化積體電路組件的所述側壁處顯露出。
在上述方法中，還包括：在執行所述第一晶圓鋸切製程之後，沿所述多個測試結構與所述多個密封環之間的第二路徑執行第二晶圓鋸切製程，以從所述多個第一單體化積體電路組件切割所述多個測試結構，從而獲得多個第二單體化積體電路組件。
在上述方法中，還包括：執行測試製程，以通過對所述多個測試結構進行測試來驗證所述多個積體電路組件是否合格；以及根據所述測試製程，將所述多個第一單體化積體電路組件之中的合格的第一單體化積體電路組件接合到半導體裝置。
在上述方法中，其中所述第一晶圓鋸切製程是使用刀片執行。
根據本公開的一些實施例，一種方法包括以下步驟。提供半導體晶圓，所述半導體晶圓包括積體電路組件、分別環繞所述積體電路組件的密封環以及設置在所述密封環之間的測試結構。至少沿路徑執行晶圓鋸切製程，以將所述半導體晶圓單體化成多個單體化積體電路組件。當執行所述晶圓鋸切製程時，所述測試結構沿所述路徑排列，使得所述單體化積體電路組件中的每一者包括所述測試結構中的對應的一個測試結構的殘留結構，其中所述殘留結構不具有鋁接墊。
在上述方法中，其中沒有鋁接墊在所述單體化積體電路組件的側壁處顯露出。
在上述方法中，其中提供所述半導體晶圓還包括：在半導體基底之上在第一水平高度處同時形成所述多個積體電路組件的多個內連配線及所述多個測試結構的多個堆疊結構；以及在所述多個內連配線上在第二水平高度處形成多個導電接墊，其中在所述晶圓鋸切製程期間部分地移除所述多個測試結構的所述多個堆疊結構，以在所述單體化積體電路組件中形成所述測試結構的所述殘留結構。
在上述方法中，其中所述晶圓鋸切製程是使用刀片執行。
根據本公開的一些實施例，一種裝置包括第一半導體晶粒。所述第一半導體晶粒包括積體電路組件、密封環及測試結構。所述密封環環繞積體電路組件。所述密封環的一部分位於所述積體電路組件與所述測試結構之間，且所述測試結構包括測試接墊，所述測試接墊在側向上與所述第一半導體晶粒的側壁間隔開一定距離。
在上述裝置中，其中所述測試結構還包括堆疊結構，且所述測試接墊堆疊在所述堆疊結構上。
在上述裝置中，其中所述積體電路組件包括內連配線及堆疊在所述內連配線上的導電接墊，所述積體電路組件的所述內連配線及所述測試結構的所述堆疊結構位於第一水平高度處，且所述積體電路組件的所述導電接墊及所述測試結構的所述測試接墊位於第二水平高度處。
在上述裝置中，其中所述測試接墊的材料與所述堆疊結構的材料不同。
在上述裝置中，其中所述測試結構的所述堆疊結構在側向上與所述第一半導體晶粒的所述側壁間隔開。
在上述裝置中，其中所述測試結構的所述堆疊結構的一部分在所述第一半導體晶粒的所述側壁處顯露出。
在上述裝置中，還包括：第二半導體晶粒，接合到所述第一半導體晶粒；絕緣包封體，位於所述第二半導體晶粒之上且在側向上包封所述第一半導體晶粒；以及重佈線路層，位於所述絕緣包封體及所述第一半導體晶粒之上。
上述內容概述了若干實施例的特徵，以使所屬領域的技術人員可更好地理解本公開的各方面。所屬領域的技術人員應瞭解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域的技術人員還應意識到這些等效構造並不背離本公開的精神及範圍，且其可在不背離本公開的精神及範圍的情況下在本文中做出各種變化、替代及更改。
10:SoIC封裝 100A、100B、100C、100D、400a:半導體晶圓 110、110a、410、410a:半導體基底 120:積體電路組件 122:內連配線 124:基底穿孔（TSV） 126:導電接墊 128:金屬接墊 129:導通孔 130:密封環 132:底部部分 134:頂部部分 140:測試結構 142:堆疊結構 142R1:部分 142R2:殘留結構 144:測試接墊 150、150a、422、422a:介電層 210:旋轉刀片 300:頂部半導體晶粒 300A、300B、300C、300D:單體化積體電路組件 400:底部半導體晶粒 420、420a:接合部分 424:金屬接墊 510、510a:絕緣包封體 520:隔離層 530、530a:重佈線路層 540:電端子 BS1、BS2、BS3、BS4:底表面 USW:上側壁 S1、S2:頂表面 SP:鋸切路徑 SW、SW1、SW2、SW3、SW4:側壁 TP:條帶 W1、W2:寬度 X、Y:方向 X':區
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A、圖1C及圖1D是示意性地示出根據本公開一些實施例的用於製作頂部半導體晶粒的製程流程的剖視圖。圖1B是示意性地示出根據本公開一些實施例的圖1A中所示的積體電路組件、環形密封件及測試結構的俯視圖。 圖2A、圖2C及圖2D是示意性地示出根據本公開一些其他實施例的用於製作頂部半導體晶粒的製程流程的剖視圖。圖2B是示意性地示出根據本公開一些實施例的圖2A中所示的積體電路組件、密封環及測試結構的俯視圖。 圖3A、圖3C及圖3D是示意性地示出根據本公開一些其他實施例的用於製作頂部半導體晶粒的製程流程的剖視圖。圖3B是示意性地示出根據本公開一些實施例的圖3A中所示的積體電路組件、密封環及測試結構的俯視圖。 圖4A、圖4C及圖4D是示意性地示出根據本公開一些其他實施例的用於製作頂部半導體晶粒的製程流程的剖視圖。圖4B是示意性地示出根據本公開一些實施例的圖4A中所示的積體電路組件、密封環及測試結構的俯視圖。 圖5A到圖5H是示意性地示出根據本公開一些實施例的用於製作積體電路上系統（system on an integrated circuit，SoIC）晶片的封裝結構的製程流程的剖視圖。 圖6A到圖6D是根據本公開的各種實施例的圖5H中所示的區X'的放大圖。
100A:半導體晶圓
120:積體電路組件
130:密封環
140:測試結構
144:測試接墊
SP:鋸切路徑
W1:寬度
X、Y:方向

Claims (1)

  1. 一種半導體結構的製作方法，包括： 提供半導體晶圓，所述半導體晶圓包括多個積體電路組件、分別環繞所述多個積體電路組件的多個密封環及設置在所述多個密封環之間的多個測試結構；以及 至少沿第一路徑執行第一晶圓鋸切製程，以將所述半導體晶圓單體化成多個第一單體化積體電路組件，所述多個第一單體化積體電路組件各自包括所述多個測試結構之中的測試結構， 其中，當執行所述第一晶圓鋸切製程時，所述多個測試結構的多個測試接墊位於所述第一路徑旁邊，使得所述第一單體化積體電路組件中的所述多個測試結構中的對應一個測試結構的測試接墊在側向上與所述第一單體化積體電路組件的側壁間隔開一定距離。
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