JP6190953B2 - 半導体ウェハ、半導体ウェハから個片化された半導体装置および半導体装置の製造方法 - Google Patents
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Description
基板と、
上記基板上に積層されたGaN系半導体膜と、
上記GaN系半導体膜上に設けられた半導体素子と、上記GaN系半導体膜上に設けられると共に、上記半導体素子を囲むように配置された金属リングとを有する複数の素子領域と、
上記GaN系半導体膜上に積層された誘電体膜と、
上記誘電体膜上に開口すると共に、上記素子領域を区画するように上記金属リングの外周に沿って、上記誘電体膜を貫通することなく格子状に設けられたダイシング溝を有するダイシング領域と、
を備え、
上記ダイシング溝の底面において、上記ダイシング溝の幅方向の中央部よりも、上記ダイシング溝の上記素子領域側の端部が高くなり、または、低くなっていることを特徴としている。
上記半導体ウェハから個片化された半導体装置であって、
上記ダイシング領域のうち、上記ダイシング溝の少なくとも一部が、上記半導体装置に残されるよう切り出されたことを特徴としている。
基板上にGaN系半導体膜を成長させる工程と、
上記GaN系半導体膜上に、複数の半導体素子と、この半導体素子を囲むように配置される金属リングとを有する素子領域を形成すると共に、誘電体膜を積層する工程と、
上記素子領域を区画するように格子状に設けられるダイシング溝を有するダイシング領域を形成する工程と、
上記ダイシング溝をダイシングして、上記半導体素子と上記ダイシング溝の少なくとも一部とを含む半導体装置を切り出す工程と、
を備え、
上記ダイシング溝が、上記ダイシング溝の底面において、上記GaN系半導体膜が露出することなく、かつ、上記ダイシング溝の幅方向の中央部よりも、上記ダイシング溝の上記素子領域側の端部が高くなり、または、低くなるように形成されることを特徴としている。
本発明の第1実施形態の半導体ウェハ1は、図1,図2に示すように、複数の素子領域20と、この素子領域20を区画するように格子状に設けられたダイシング領域21とを備えている。この素子領域20内には、半導体素子30(回路部)と、半導体素子30上に設けられたボンディングパッド14と、半導体素子30を囲うように設けられた金属リング22とが、各々設けられている。この半導体素子30は、GaN系HFET(Hetero-junction Field Effect Transistor;ヘテロ接合電界効果トランジスタ)である。
第2実施形態の半導体ウェハ101は、図15に示すように、第1実施形態における半導体ウェハ1の誘電体膜25を第1,第2の誘電体膜49,50からなる2層の多膜層で構成したものである。なお、上記第1実施形態と同一の構成部には同一番号を付しており、第1実施形態の説明を援用する。
第3実施形態の半導体ウェハ201は、図示していないが、第2実施形態における誘電体膜125をさらに多層化した誘電体膜225で構成したものである。なお、上記第1,第2実施形態と同一の構成部には同一番号を付しており、第1,第2実施形態の説明を援用する。
第4実施形態の半導体装置170は、上記第3実施形態の半導体ウェハ201から個片化されたものであり、図20に示すように、半導体素子30と、半導体素子30上に設けられたボンディングパッド14と、半導体素子30を囲うように設けられた金属リング22と、を備えている。なお、上記第1〜第3実施形態と同一の構成部には同一番号を付しており、第1〜第3実施形態の説明を援用する。
本発明の第5実施形態の半導体ウェハ301は、図36に示すように、ダイシング溝727の底面727aにおいて、誘電体膜325に形状変化領域を設けずに、GaN系半導体膜24の膜厚T1に対する誘電体膜325の膜厚T2の比が3.3以下になるように形成されている点で、第1実施形態の半導体ウェハ1と異なっている。なお、上記第1実施形態と同一の構成部には同一番号を付しており、第1実施形態の説明を援用する。
第6実施形態の半導体ウェハ401は、図40に示すように、第1の誘電体膜としての誘電体膜425にGaN系半導体膜24が露出する溝部428を形成した後、この溝部428の表面上に第2の誘電体膜としての保護膜426を積層させて、ダイシング溝827を形成した点で、第5実施形態の半導体ウェハ301と異なっている。なお、上記第1実施形態と同一の構成部には同一番号を付しており、第1実施形態の説明を援用する。
第7実施形態の半導体ウェハ501は、図42に示すように、ダイシング溝927の底面927aにおいて、形状変化領域40を設けた状態で、GaN系半導体膜24の膜厚T1に対する誘電体膜25の膜厚T2の比が3.3以下になるように形成されている点で、第1実施形態の半導体ウェハ1と異なっている。なお、上記第1実施形態と同一の構成部には同一番号を付しており、第1実施形態の説明を援用する。
基板23と、
上記基板23上に積層されたGaN系半導体膜24と、
上記GaN系半導体膜24上に設けられた半導体素子30と、上記GaN系半導体膜24上に設けられると共に、上記半導体素子30を囲むように配置された金属リング22とを有する複数の素子領域20と、
上記GaN系半導体膜24上に積層された誘電体膜25,125,225と、
上記誘電体膜25,125,225上に開口すると共に、上記素子領域20を区画するように上記金属リング22の外周に沿って、上記誘電体膜25,125,225を貫通することなく格子状に設けられたダイシング溝27を有するダイシング領域21と、
を備え、
上記ダイシング溝27の底面27aにおいて、上記ダイシング溝27の幅方向Wの中央部よりも、上記ダイシング溝27の上記素子領域20側の端部が高くなり、または、低くなっていることを特徴としている。
上記誘電体膜125,225が、少なくとも2層以上の多層膜で構成されている。
上記半導体ウェハ1,101,201から個片化された半導体装置70,170であって、
上記ダイシング領域21のうち、上記ダイシング溝27の少なくとも一部が、上記半導体装置70,170に残されるよう切り出されたことを特徴としている。
基板23上にGaN系半導体膜24を成長させる工程と、
上記GaN系半導体膜24上に、複数の半導体素子30と、この半導体素子30を囲むように配置される金属リング22とを有する素子領域20を形成すると共に、誘電体膜25,125,225を積層する工程と、
上記素子領域20を区画するように格子状に設けられるダイシング溝27を有するダイシング領域21を形成する工程と、
上記ダイシング溝27をダイシングして、上記半導体素子30と上記ダイシング溝27の少なくとも一部とを含む半導体装置70,170を切り出す工程と、
を備え、
上記ダイシング溝27が、上記ダイシング溝27の底面27aにおいて、上記GaN系半導体膜24が露出することなく、かつ、上記ダイシング溝27の幅方向Wの中央部よりも、上記ダイシング溝27の上記素子領域20側の端部が高くなり、または、低くなるように形成されることを特徴としている。
ダイシングブレードを用いるブレードダイシングによって、上記半導体装置70,170を個片化する。
上記ブレードダイシングが、上記GaN系半導体膜24を切断する1軸と、上記基板23を切断する2軸とを用いたステップカットにより行われる。
基板23と、
上記基板23上に積層されたGaN系半導体膜24と、
上記GaN系半導体膜24上に設けられた半導体素子30と、上記GaN系半導体膜24上に設けられると共に、上記半導体素子30を囲むように配置された金属リング22とを有する複数の素子領域20と、
上記GaN系半導体膜24上に積層された少なくとも1層の誘電体膜25,26,325,425,426と、
上記誘電体膜25,26,325,425,426上に開口すると共に、上記素子領域20を区画するように上記金属リング22の外周に沿って、上記GaN系半導体膜24を露出させることなく格子状に設けられたダイシング溝727,827,927を有するダイシング領域21と、
を備え、
上記ダイシング溝727,827,927の底面727a,827a,927aにおいて、上記GaN系半導体膜24の膜厚に対する上記誘電体膜25,26,325,425,426の総膜厚の比が、3.3以下であることを特徴としている。
上記誘電体膜425,426が、上記GaN系半導体膜24上に積層された第1,第2の誘電体膜425,426を少なくとも含み、
上記ダイシング溝827が、上記第1の誘電体膜425を貫通し上記GaN系半導体膜24が露出する溝部428を形成した後、この溝部428の表面上に少なくとも上記第2の誘電体膜426を積層させることにより形成されている。
上記ダイシング溝927の底面927aの幅方向の上記素子領域20側の端部が、上記ダイシング溝927の幅方向の中央部よりも高くなり、または、低くなっている。
上記半導体ウェハ301,401,501から個片化された半導体装置70,170であって、
上記ダイシング領域21のうち、上記ダイシング溝727,827,927の少なくとも一部が、上記半導体装置70,170に残されるよう切り出されたことを特徴としている。
基板23上にGaN系半導体膜24を成長させる工程と、
上記GaN系半導体膜24上に、複数の半導体素子30と、この半導体素子30を囲むように配置される金属リング22とを有する素子領域20を形成すると共に、少なくとも1層の誘電体膜25,26,325,425,426を積層する工程と、
上記素子領域20を区画するように格子状に設けられるダイシング溝727,827,927を有するダイシング領域21を形成する工程と、
上記ダイシング溝727,827,927をダイシングして、上記半導体素子30と上記ダイシング溝727,827,927の少なくとも一部とを含む半導体装置70,170を切り出す工程と、
を備え、
上記ダイシング溝727,827,927が、上記ダイシング溝727,827,927の底面727a,827a,927aにおいて、上記GaN系半導体膜24が露出することなく、かつ、上記GaN系半導体膜24の膜厚に対する上記誘電体膜25,26,325,425,426の総膜厚の比が、3.3以下になるように形成されることを特徴としている。
14 ボンディングパッド
20 素子領域
21 ダイシング領域
22 金属リング
23 基板
24 GaN系半導体膜
25,125,225,325,425 誘電体膜
26,126,426,526 保護膜
27,727,827,927 ダイシング溝
27a,327a,427a,527a,727a,827a,927a 底面
27b 壁面
30 半導体素子
31 ソース電極
32 ドレイン電極
33 ゲート電極
34 ビア
35 2DEG層
36 素子分離溝
40,340,440,540 形状変化領域
70,170 半導体装置
428 溝部
Claims (10)
- 基板(23)と、
上記基板(23)上に積層されたGaN系半導体膜(24)と、
上記GaN系半導体膜(24)上に設けられた半導体素子(30)と、上記GaN系半導体膜(24)上に設けられると共に、上記半導体素子(30)を囲むように配置された金属リング(22)とを有する複数の素子領域(20)と、
上記GaN系半導体膜(24)上に積層された誘電体膜(25,125,225)と、
上記誘電体膜(25,125,225)上に開口すると共に、上記素子領域(20)を区画するように上記金属リング(22)の外周に沿って、上記誘電体膜(25,125,225)を貫通することなく格子状に設けられたダイシング溝(27)を有するダイシング領域(21)と、
を備え、
上記ダイシング溝(27)の底面において、上記ダイシング溝(27)の幅方向の中央部よりも、上記ダイシング溝(27)の上記素子領域(20)側の端部が高くなり、または、低くなっていることを特徴とする半導体ウェハ。 - 請求項1に記載の半導体ウェハにおいて、
上記誘電体膜(125,225)が、少なくとも2層以上の多層膜で構成されていることを特徴とする半導体ウェハ。 - 請求項1または2に記載の半導体ウェハから個片化された半導体装置であって、
上記ダイシング領域(21)のうち、上記ダイシング溝(27)の少なくとも一部が、上記半導体装置に残されるよう切り出されたことを特徴とする半導体装置。 - 基板(23)上にGaN系半導体膜(24)を成長させる工程と、
上記GaN系半導体膜(24)上に、複数の半導体素子(30)と、この半導体素子(30)を囲むように配置される金属リング(22)とを有する素子領域(20)を形成すると共に、誘電体膜(25,125,225)を積層する工程と、
上記素子領域(20)を区画するように格子状に設けられるダイシング溝(27)を有するダイシング領域(21)を形成する工程と、
上記ダイシング溝(27)をダイシングして、上記半導体素子(30)と上記ダイシング溝(27)の少なくとも一部とを含む半導体装置(70,170)を切り出す工程と、
を備え、
上記ダイシング溝(27)が、上記ダイシング溝(27)の底面において、上記GaN系半導体膜(24)が露出することなく、かつ、上記ダイシング溝(27)の幅方向の中央部よりも、上記ダイシング溝(27)の上記素子領域(20)側の端部が高くなり、または、低くなるように形成されることを特徴とする半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法において、
ダイシングブレードを用いるブレードダイシングによって、上記半導体装置(70,170)を個片化することを特徴とする半導体装置の製造方法。 - 基板(23)と、
上記基板(23)上に積層されたGaN系半導体膜(24)と、
上記GaN系半導体膜(24)上に設けられた半導体素子(30)と、上記GaN系半導体膜(24)上に設けられると共に、上記半導体素子(30)を囲むように配置された金属リング(22)とを有する複数の素子領域(20)と、
上記GaN系半導体膜(24)上に積層された少なくとも1層の誘電体膜(25,26,325,425,426)と、
上記誘電体膜(25,26,325,425,426)上に開口すると共に、上記素子領域(20)を区画するように上記金属リング(22)の外周に沿って、上記GaN系半導体膜(24)を露出させることなく格子状に設けられたダイシング溝(727,827,927)を有するダイシング領域(21)と、
を備え、
上記ダイシング溝(727,827,927)の底面(727a,827a,927a)において、上記GaN系半導体膜(24)の膜厚に対する上記誘電体膜(25,26,325,425,426)の総膜厚の比が、3.3以下であることを特徴とする半導体ウェハ。 - 請求項6に記載の半導体ウェハにおいて、
上記誘電体膜(425,426)が、上記GaN系半導体膜(24)上に積層された第1,第2の誘電体膜(425,426)を少なくとも含み、
上記ダイシング溝(827)が、上記第1の誘電体膜(425)を貫通し上記GaN系半導体膜(24)が露出する溝部(428)を形成した後、この溝部(428)の表面上に少なくとも上記第2の誘電体膜(426)を積層させることにより形成されていることを特徴とする半導体ウェハ。 - 請求項6または7に記載の半導体ウェハにおいて、
上記ダイシング溝(727,827,927)の底面(727a,827a,927a)の幅方向の上記素子領域(20)側の端部が、上記ダイシング溝(727,827,927)の幅方向の中央部よりも高くなり、または、低くなっていることを特徴とする半導体ウェハ。 - 請求項6から8のいずれか1つに記載の半導体ウェハから個片化された半導体装置(70,170)であって、
上記ダイシング領域(21)のうち、上記ダイシング溝(727,827,927)の少なくとも一部が、上記半導体装置(70,170)に残されるよう切り出されたことを特徴とする半導体装置。 - 基板(23)上にGaN系半導体膜(24)を成長させる工程と、
上記GaN系半導体膜(24)上に、複数の半導体素子(30)と、この半導体素子(30)を囲むように配置される金属リング(22)とを有する素子領域(20)を形成すると共に、少なくとも1層の誘電体膜(25,26,325,425,426)を積層する工程と、
上記素子領域(20)を区画するように格子状に設けられるダイシング溝(727,827,927)を有するダイシング領域(21)を形成する工程と、
上記ダイシング溝(727,827,927)をダイシングして、上記半導体素子(30)と上記ダイシング溝(27)の少なくとも一部とを含む半導体装置(70,170)を切り出す工程と、
を備え、
上記ダイシング溝(727,827,927)が、上記ダイシング溝(727,827,927)の底面(727a,827a,927a)において、上記GaN系半導体膜(24)が露出することなく、かつ、上記GaN系半導体膜(24)の膜厚に対する上記誘電体膜(25,26,325,425,426)の総膜厚の比が、3.3以下になるように形成されることを特徴とする半導体装置の製造方法。
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