JP2009295766A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】硬い窒化シリコン膜がウエハ周縁部に残留することによって発生するダイシング時のブレード破損及びウエハクラックを防止する方法を提供する。
【解決手段】ダイシングに先立ち、パッシベーション膜である窒化シリコン膜７のうち、ウエハ周縁部１Ａに形成された部分をドライエッチングで予め除去する。ウエハ周縁部をドライエッチングで除去する際には、ウエハを固定するためにクランプを用いて上方から押さえるのではなく、ウエハを静電吸着方式のステージ上に搭載して裏面から吸着保持することにより、ウエハの周縁部上の窒化シリコン膜を完全に除去する。
【選択図】図８

Description

本発明は、半導体装置の製造技術に関し、特に、窒化シリコン膜を含むパッシベーション膜が形成された半導体ウエハ（以下、単にウエハという）をダイシングする工程を有する半導体装置の製造に適用して有効な技術に関するものである。

従来のダイオードの製造方法は、まずウエハ主面にダイオードの一部を構成するｎ型半導体領域を形成した後、ウエハ主面に酸化シリコン膜を形成してこれをエッチングすることにより前記ｎ型半導体領域を露出させる。次に、イオン注入を行ってｎ型半導体領域の表面にｐ型半導体領域を形成し、ｐ−ｎ接合からなるダイオード素子を形成していた。続いて、ウエハ表面に窒化シリコン膜を含むパッシベーション膜を形成し、ボンディング用のパッドを形成するためにドライエッチング装置内でパッシベーション膜をエッチングし、ダイオード素子上に開口部を形成した後、ウエハの裏面をＢＧ（バックグラインド）してからスピンエッチ（ウェットエッチング）することによりウエハを薄くし、その後、ウエハをダイシングして半導体チップを複数得ていた。

特開２００７−３１１６７０号公報（特許文献１）には、規格外となってしまったバリキャップダイオードの端子間容量値を回復させた半導体装置を製造する技術が開示されている。

特開２００６−３２４８６号公報（特許文献２）には、Ｓｉウエハのスクライブラインをその表面から約１００μのところまでエッチングを行ってからダイシングを行うことにより、ダイシングの際に生じるマイクロクラックによるチッピング発生を防止した半導体装置の製造技術が開示されている。
特開２００７−３１１６７０号公報 特開２００６−３２４８６号公報

上記した従来の技術で製造されたダイオードは、ダイシング工程でのブレード破損の発生率が高いという問題がある。それは、ドライエッチング装置内でパッシベーション膜をエッチングして開口部を形成する際にウエハの周縁部を上方からクランプで押し付けて固定していたため、ウエハ周縁部のクランプで覆われていた部分のパッシベーション膜（窒化シリコン膜）が、エッチングされずに残ってしまっていた。ところが、パッシベーション膜を構成する窒化シリコン膜は膜質が緻密で硬度が高いため、これがウエハの周縁部に残っていると、ブレードの破損を引き起こすからである。

また、ＢＧ後のスピンエッチ工程では、等方性のウェットエッチング液を用いてウエハの表面をエッチングするため、ウエハの周縁部もエッチングされる。そのため、ウエハの周縁部に窒化シリコン膜が残っていると、ウェットエッチング後にウエハ周縁部が不均一な形状（ギザギザ）になる。このことにより、ダイシング工程の時点でウエハ周縁部からウエハの内側に向かってクラックが発生し、ウエハ周縁部近傍のチップが不良になるという問題もある。

本発明の目的は、ダイシング時のブレードの破損を防ぐことができる技術を提供することにある。

本発明の他の目的は、ウエハクラック（チッピング）の発生率を低減することができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの一実施の形態の概要を簡単に説明すれば、次のとおりである。

本発明の一実施の形態による半導体装置の製造方法は、ダイオードを含む半導体装置の製造方法であって、
（ａ）半導体ウエハの主面にダイオードを形成する工程と、
（ｂ）前記ダイオードが形成された前記半導体ウエハの主面上に窒化シリコン膜を含むパッシベーション膜を形成する工程と、
（ｃ）前記パッシベーション膜が形成された前記半導体ウエハの主面上に、パッド形成領域と前記半導体ウエハの周縁部とが開口したフォトレジスト膜を形成する工程と、
（ｄ）前記フォトレジスト膜が形成された前記半導体ウエハをドライエッチング装置のステージ上に置き、前記半導体ウエハを裏面側から吸着保持した状態で、前記パッシベーション膜をエッチングすることにより、前記ダイオード上にパッドを形成し、前記半導体ウエハの前記周縁部の前記パッシベーション膜を除去する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体ウエハをダイシングして複数の半導体チップを得る工程と、
を含むものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体装置の製造工程における窒化シリコン膜（パッシベーション膜）のエッチング工程において、ウエハエッジ部に窒化シリコン膜を形成しない構造にすることによって、ダイシング時のブレード破損を防ことができる。

また、ダイシング時のチッピング発生率を低減することができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。

また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。本実施の形態は、ダイオードの製造方法に適用したものであり、図１〜図１１を用いて説明する。

まず、図１に示すように、ｎ型（第１導電型）の導電型を有する不純物（たとえばＰ（リン））が低濃度でドープされたｎ型単結晶シリコン基板（半導体ウエハ）１の主面上にＣＶＤ法で酸化シリコン膜２を形成する。ここで、図１中の符号１Ａは、前記ｎ型単結晶シリコン基板１の周縁部を示している。

次いで、図２に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜２をドライエッチングし、ｎ型単結晶シリコン基板１に達する開口部３を形成する。続いて、その開口部３よりｎ型単結晶シリコン基板１にｎ型の不純物（たとえばＰ（リン））をイオン注入し、ｎ^＋型半導体領域４を形成する。

続いて、図３に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜２をドライエッチングし、ｎ型単結晶シリコン基板１に達する、開口部３よりさらに広い開口部５を形成する。そして、その開口部５よりｎ型単結晶シリコン基板１にｐ型の不純物（たとえばＢ（ホウ素））をイオン注入し、ｎ^＋型半導体領域４の表面にｐ^＋型半導体領域６を形成する。次いで、Ｎ_２（窒素）雰囲気中において、ｎ型単結晶シリコン基板１に熱処理を施すことにより、ｐ^＋型半導体領域６およびｎ^＋型半導体領域４からなるＰＮ接合（ダイオード素子）が形成される。

次に、図４に示すように、酸化シリコン膜２を除去した後、高温低圧ＣＶＤ法によりｎ型単結晶シリコン基板１上に窒化シリコン膜７を堆積する。この窒化シリコン膜７はパッシベーション膜として機能する。

次に、図５に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜８を窒化シリコン膜７上にマスクとして形成する。

次に、図６に示すように、ｎ型単結晶シリコン基板１をドライエッチング装置２０のチャンバー内に設けられた静電吸着方式のステージ９上に置き、静電吸着によってｎ型単結晶シリコン基板１を下方から吸着保持する。

次に、図７に示すように、窒化シリコン膜７をドライエッチングし、ｐ^＋型半導体領域６に達する開口部（パッド）１０を形成する。このとき、フォトレジスト膜８で覆われていない周縁部１Ａの窒化シリコン膜７も除去する。このように、従来は、ドライエッチング装置内でパッシベーション膜をエッチングして開口部を形成する際にウエハの周縁部を上方からクランプで押し付けて固定していたため、ウエハ周縁部のクランプで覆われていた部分のパッシベーション膜（窒化シリコン膜）が、エッチングされずに残ってしまっていた。これに対し、本実施の形態では、窒化シリコン膜７からなるパッシベーション膜をエッチングして、開口部１０を形成する際、ｎ型単結晶シリコン基板１を下方から吸着保持するので、周縁部１Ａの窒化シリコン膜７を除去することができる。

次に、図８に示すように、フォトレジスト膜８を除去した後、パッド１０の内部を含むｎ型単結晶シリコン基板１上にＡｌ（アルミニウム）およびＳｉ（シリコン）からなる合金膜をスパッタリング法で蒸着する。続いて、フォトレジスト膜をマスクにしてそのＡｌおよびＳｉからなる合金膜をエッチングすることにより、ｐ^＋型半導体領域６と接する表面電極（金属電極）１１を形成する。表面電極１１は、ダイオードのアノード電極となる。

次に、図９に示すように、窒化シリコン膜７中の水素等を除去するための熱処理を施した後、ｎ型単結晶シリコン基板１の主面に、その主面を保護するためのプラスチックでできた保護テープ（図示は省略）を貼り付ける。続いて、ｎ型単結晶シリコン基板１の裏面をグラインディングにより研削し、後述するパッケージ形態に合わせて、ｎ型単結晶シリコン基板１を１２０μｍ程度まで薄くする。次に、ウェットエッチングでｎ型単結晶シリコン基板１の裏面を平坦にする。このとき、従来はｎ型単結晶シリコン基板１を固定するために使用していたクランプによって覆われた、周縁部１Ａ上の窒化シリコン膜７が除去できなかったが、本実施の形態では周縁部１Ａ上に窒化シリコン膜７が残っていないため、周縁部１Ａが滑らかにエッチングされ、不均一な形状（ギザギザ）になることがない。

次に、図１０に示すように、上記保護テープを剥がし、ｎ型単結晶シリコン基板１を洗浄した後、ｎ型単結晶シリコン基板１の裏面にＡｕ（金）／Ｓｂ（アンチモン）／Ａｕからなる多層膜を蒸着する。続いて、そのＡｕ／Ｓｂ／Ａｕからなる多層膜をウェットエッチングし、裏面電極（金属電極）１２を形成する。裏面電極１２は、ダイオードのカソード電極となる。

次に、図１１に示すように、ｎ型単結晶シリコン基板１をダイシングにより分割し、単位素子のダイオードのチップ１３に分割する。このとき、従来は周縁部１Ａ上に窒化シリコン膜７が残っていたため、ダイシングブレードの破損が生じやすかったが、本発明の実施では周縁部１Ａ上に窒化シリコン膜７が残っていないため、ダイシングブレードの破損を防ぐことができる。また、ウエハの周縁部１Ａが不均一な形状（ギザギザ）になっていないので、ダイシング時のウエハクラックを防ぐこともできる。

続いて、個々のチップ１３を封止樹脂により封止し、パッケージングする。このパッケージングにおいては、リード１４にチップ１３の裏面電極１２を接続する。そして、表面電極１１を、ボンディングワイヤ１５を介してリード１６と電気的に接続する。続いて、リード１４、１６、チップ１３およびボンディングワイヤ１５を封止樹脂１７により封止することにより、リード１４、１６の一部を実装用に外部に露出させたパッケージを形成する。その後、封止樹脂１７の外周面にレーザー印字等の極性識別マークを形成して本実施の形態の半導体装置を製造する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

なお、上記実施の形態においてパッシベーション膜は窒化シリコン膜７のみであったが、これは酸化シリコン膜やＰＳＧ（Phospho Silicate Glass）膜などを含む二層以上のパッシベーション膜であってもよい。またその場合、周縁部１Ａ上においては、窒化シリコン膜７は除去する必要があるが、その他の絶縁膜は完全に除去しなくても構わない。

また、本発明はダイオードに限らず、ＭＯＳＦＥＴやバイポーラトランジスタなど、窒化シリコンを含むパッシベーション膜を有する半導体装置の製造工程に適用することができるものである。

本発明の半導体装置の製造方法は、たとえば窒化シリコン膜を含むパッシベーション膜を有するダイオードなどの半導体装置の製造工程に適用することができる。

本発明の一実施の形態である半導体装置に含まれるダイオードの製造方法を説明する要部断面図である。 図１に続く半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置に含まれるダイオードの製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置に含まれるダイオードの製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置に含まれるダイオードの製造工程中の要部断面図である。

符号の説明

１ ｎ型単結晶シリコン基板（半導体ウエハ）
１Ａ ｎ型単結晶シリコン基板（半導体ウエハ）の周縁部
２ 酸化シリコン膜
３ 開口部
４ ｎ^＋型半導体領域
５ 開口部
６ ｐ^＋型半導体領域
７ 窒化シリコン膜（パッシベーション膜）
８ フォトレジスト膜
９ ステージ
１０ パッド（開口部）
１１ 表面電極（金属電極）
１２ 裏面電極（金属電極）
１３ チップ
１４ リード
１５ ボンディングワイヤ
１６ リード
１７ 封止樹脂
２０ ドライエッチング装置

Claims (4)

1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
   （ａ）半導体ウエハの主面に半導体素子を形成する工程、
   （ｂ）前記半導体素子が形成された前記半導体ウエハの主面上に窒化シリコン膜を含むパッシベーション膜を形成する工程、
   （ｃ）前記パッシベーション膜が形成された前記半導体ウエハの主面上に、パッド形成領域と前記半導体ウエハの周縁部とが開口したフォトレジスト膜を形成する工程、
   （ｄ）前記フォトレジスト膜が形成された前記半導体ウエハをドライエッチング装置のステージ上に置き、前記半導体ウエハを裏面側から吸着保持した状態で、前記パッシベーション膜をエッチングすることにより、前記半導体素子上にパッドを形成し、前記半導体ウエハの前記周縁部の前記パッシベーション膜を除去する工程、
   （ｅ）前記（ｄ）工程の後、前記半導体ウエハをダイシングして複数の半導体チップを得る工程。
2. 前記（ｄ）工程と前記（ｅ）工程との間に、前記半導体ウエハの裏面を研削およびウェットエッチングして前記半導体ウエハの厚さを薄くする工程を、さらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記半導体素子がダイオードであることを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記（ｄ）工程では、前記半導体ウエハを静電吸着方式によって、裏面側から吸着保持することを特徴とする請求項１記載の半導体装置の製造方法。

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