JP4022113B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、主面に平行なＰＮ接合が形成された半導体基体の一方の表面からＰＮ接合を超える深さの溝を形成し、その溝の内面にＰＮ接合を保護するためのパッシベーション用のガラス層を形成する半導体装置の製造方法に関する。また、本発明は、主面に平行なＰＮ接合が形成された半導体基体の表面に形成された凹部にパッシベーション用のガラス層が形成された半導体装置に関する。
【０００２】
【従来の技術】
ダイオード、トランジスタ、サイリスタ等の主面に平行なＰＮ接合が形成された半導体基体の一方の表面からＰＮ接合を超える深さの溝を形成し、その溝の内面にＰＮ接合を保護するためのパッシベーション用のガラス層を形成することは、従来より広く実施されている。
【０００３】
図２及び図３は、そのような従来の半導体装置（ダイオード）の製造方法を示す図である。この従来技術に係る半導体装置の製造方法は、図２及び図３に示されるように、以下の工程からなっている。
【０００４】
（ａ）半導体基体形成工程
Ｎ型シリコン基板１１０の一方の表面からのアクセプタ不純物の拡散によりＰ＋層１１２、他方の表面からのドナー不純物の拡散によりＮ＋層１１４を形成して、主面に平行なＰＮ接合が形成された半導体基体を形成する。この後、熱酸化によりＰ＋層１１２及びＮ＋層１１４の表面にシリコン酸化膜１１６，１１８を形成する。（図２（ａ）参照。）。
【０００５】
（ｂ）溝形成工程
次に、フォトエッチング法によって、シリコン酸化膜１１６の所定部位に所定の開口部を形成する。酸化膜のエッチング後、引き続いて半導体基体のエッチングを行い、半導体基体の一方の表面からＰＮ接合を超える深さの溝１２０を形成する（図２（ｂ）参照。）。
【０００６】
（ｃ）ガラス層形成工程
次に、溝１２０の表面に、電気泳動法などにより、溝１２０の内面及びその近傍の半導体基体表面に、ガラス層１２４を形成する（図２（ｃ）参照。）。
【０００７】
（ｄ）フォトレジスト形成工程
次に、ガラス層１１２の表面を覆うようにフォトレジスト１２６を形成する（図２（ｄ）参照。）。
【０００８】
（ｅ）シリコン酸化膜除去工程
次に、フォトレジスト１２６をマスクとしてシリコン酸化膜１１６のエッチングを行い、Ｎｉめっき電極膜を形成する部位１３０におけるシリコン酸化膜１１６を除去する。（図３（ｅ）参照。）。
【０００９】
（ｆ）粗面化領域形成工程
次に、Ｎｉめっき電極膜を形成する部位１３０における半導体基体表面の粗面化処理を行い、Ｎｉめっき電極と半導体基体との密着性を高くするための粗面化領域１３２を形成する。（図３（ｆ）参照。）。
【００１０】
（ｇ）Ｎｉめっき電極形成工程
次に、半導体基体にＮｉめっきを行い、粗面化領域１３２上にＮｉめっき電極１３４を形成する。この工程では、半導体基体の他方の表面にもＮｉめっき電極１３６を形成する。（図３（ｇ）参照。）。
【００１１】
（ｈ）半導体基体切断工程
次に、ダイシング等により、ガラス層１２４の中央部において半導体基体を切断して半導体基体をチップ化して、ダイオードを作成する。（図３（ｈ）参照。）。従来の半導体装置の製造方法においては、以上のようにして半導体装置が製造されている。
【００１２】
しかしながら、上記の従来の半導体装置の製造方法においては、（ｃ）ガラス層形成工程でガラス層１２４を形成してから（ｇ）Ｎｉめっき電極形成工程でＮｉめっき電極１３４，１３６を形成するまでの間に、（ｄ）フォトレジスト形成工程でガラス層１２４を覆うようにフォトレジスト１２６を形成し、その後（ｅ）シリコン酸化膜除去工程でＮｉめっき電極膜を形成する部位１３０におけるシリコン酸化膜１１６を除去し、その後（ｆ）粗面化領域形成工程でＮｉめっき電極膜を形成する部位１３０に粗面化領域１３２を形成していたため（図２（ｃ）〜図３（ｇ）参照。）、プロセスが比較的長いという問題点があった。
【００１３】
また、上記の従来の半導体装置の製造方法においては、図３（ｈ）に示されるように、半導体基体の表面の一部（溝近傍）にシリコン酸化膜１１６ａが残存するため、Ｎｉめっき電極１３４の面積はＰＮ接合の面積よりも狭くなり、その結果、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳＭ）特性が劣化するという問題点があった。
【００１４】
【発明が解決しようとする課題】
そこで、本発明は上記のような問題を解決するためになされたもので、比較的短いプロセスで、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳ）特性の劣化のない半導体装置を製造することができる半導体装置の製造方法を提供することを目的とする。また、本発明は、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳ）特性の劣化のない半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
（１）本発明の半導体装置の製造方法は、主面に平行なＰＮ接合が形成された半導体基体の一方の表面からＰＮ接合を超える深さの溝を形成する溝形成工程と、
この溝の内面にガラス層を形成するガラス層形成工程と、
平面研削機又は平面研磨機で、前記半導体基体の一方の表面を研削する半導体基体研削工程と、
前記半導体基体の少なくとも一方の表面に電極を形成する電極形成工程と、をこの順序で有することを特徴とする。
【００１６】
このため、本発明の半導体装置の製造方法によれば、ガラス層形成工程でガラス層を形成してから電極形成工程で電極を形成するまでの間に、従来のフォトレジスト形成工程、シリコン酸化膜除去工程及び粗面化領域形成工程の３工程を実施するのに代えて、半導体基体の一方の表面を研削する半導体基体研削工程を実施するだけで済むので、プロセスを比較的短くすることができるという効果がある。これは、本発明の半導体装置の製造方法においては、半導体基体研削工程がシリコン酸化膜の除去と半導体基体の表面粗面化を同時に行うとともに、シリコン酸化膜の除去の際にエッチング液を使わないのでフォトレジスト形成工程が不要になるためである。
【００１７】
また、本発明の半導体装置の製造方法によれば、溝近傍にシリコン酸化膜が残存することがなくなるため、電極の面積をＰＮ接合の面積に近いものとすることができるようになり、その結果、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳＭ）特性が劣化することがないという効果がある。
【００１８】
（２）上記（１）に記載の半導体装置の製造方法においては、前記半導体基体研削工程において前記半導体基体を研削する深さが０．５μｍ以上かつ３０μｍ以下であることが好ましい。
【００１９】
このように、半導体基体を研削する深さを０．５μｍ以上とすることにより、十分な粗面化効果が得られるようになり、半導体基体と電極との密着度を十分高いものとすることが可能となる。この観点からいえば、半導体基体を研削する深さが１μｍ以上であることがより好ましく、２μｍ以上とすることがさらに好ましい。
【００２０】
また、半導体基体を研削する深さを３０μｍ以下とすることにより、研削されたＰ＋層の表面における不純物濃度が電極とのコンタクトを取るために十分な値となり、半導体基体と電極とのコンタクト抵抗を十分低い値に保つことが可能となる。この観点からいえば、前記半導体基体を研削する深さが２０μｍ以下であることがより好ましく、１０μｍ以下であることがさらに好ましい。
【００２１】
（３）上記（１）又は（２）に記載の半導体装置の製造方法においては、前記半導体基体研削工程において２０００番よりも粗い研磨剤を用いて研削することが好ましい。
【００２２】
このように、２０００番よりも粗い研磨剤を用いて研削することにより、十分な粗面化効果が得られるようになり、半導体基体と電極との密着度を十分高いものとすることが可能となる。
【００２３】
（４）上記（１）乃至（３）のいずれかに記載の半導体装置の製造方法においては、はんだとの接着性の観点から、前記電極がめっき電極であることが好ましく、Ｎｉめっき電極であることがさらに好ましい。
【００２４】
（５）本発明の半導体装置は、主面に平行なＰＮ接合が形成された半導体基体と、
この半導体基体の一方の表面からＰＮ接合を超える深さまで形成された凹部の表面に形成されたパッシベーション用のガラス層と、
前記半導体基体の一方の表面に形成された電極とを有する半導体装置であって、
前記電極は前記半導体基体の一方の表面のうち前記凹部を除く全面に形成されてなることを特徴とする。
【００２５】
このため、本発明の半導体装置によれば、電極の面積をＰＮ接合の面積に近似させることができるので、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳＭ）特性の劣化がない。
【００２６】
（６）上記（５）に記載の半導体装置においては、前記半導体装置がダイオード、トランジスタ又はサイリスタである場合に顕著な効果が得られる。
【００２７】
【発明の実施の形態】
以下、図面を用いて、本発明の実施の形態を詳しく説明する。
【００２８】
図１は、実施の形態に係る半導体装置の製造方法の製造工程を示す図である。実施の形態に係る半導体装置の製造方法は、図１に示されるように、以下の工程によって製造される。なお、実施の形態に係る半導体装置は電流整流用のダイオードである。
【００２９】
（１）半導体基体形成工程
従来の半導体装置の製造方法と場合と同様に、Ｎ型シリコン基板１０の一方の表面からのアクセプタ不純物の拡散によりＰ＋層１２、他方の表面からのドナー不純物の拡散によりＮ＋層１４を形成して、主面に平行なＰＮ接合が形成された半導体基体を形成する。この後、熱酸化によりＰ＋層１２及びＮ＋層１４の表面にシリコン酸化膜１６，１８を形成する（図示せず。）。
【００３０】
（２）溝形成工程
次に、フォトエッチング法によって、シリコン酸化膜１６の所定部位に所定の開口部を形成する。酸化膜のエッチング後、引き続いて半導体基体のエッチングを行い、半導体基体の一方の表面からＰＮ接合を超える深さの溝２０を形成する（図１（ａ）参照。）。
【００３１】
（３）ガラス層形成工程
次に、溝２０の表面に、電気泳動法などにより、溝２０の内面及びその近傍の半導体基体表面に、ガラス層２４を形成する（図１（ｂ）参照。）。
【００３２】
（４）半導体基体研削工程
次に、平面研削機又は平面研磨機で、半導体基体の一方の表面を研削して、シリコン酸化膜を除去するとともに、Ｎｉめっき電極と半導体基体との密着性を高くするための粗面化領域３２を形成する（図１（ｃ）参照。）。
【００３３】
（５）Ｎｉめっき電極形成工程
次に、従来の半導体装置の製造方法と同様に、半導体基体にＮｉめっきを行い、粗面化領域３２上にＮｉめっき電極３４を形成する。この工程では、半導体基体の他方の表面にもＮｉめっき電極３６を形成する（図１（ｄ）参照。）。
【００３４】
（６）半導体基体切断工程
次に、従来の半導体装置の製造方法と場合と同様に、ダイシング等により、ガラス層２４の中央部において半導体基体を切断して半導体基体をチップ化して、ダイオードを作成する（図示せず。）。実施の形態に係る半導体装置の製造方法においては、以上のようにして半導体装置を製造する。
【００３５】
実施の形態に係る半導体装置の製造方法によれば、（３）ガラス層形成工程でガラス層を形成してから（５）Ｎｉめっき電極形成工程でＮｉめっき電極を形成するまでの間に、従来のフォトレジスト形成工程、シリコン酸化膜除去工程及び粗面化領域形成工程の３工程を実施するのに代えて、（４）半導体基体の一方の表面を研削する半導体基体研削工程を実施するだけで済むので、プロセスを比較的短くすることができる。
【００３６】
また、実施の形態に係る半導体装置の製造方法によれば、従来の半導体装置の製造方法の場合のように溝近傍にシリコン酸化膜が残存してしまうことがなくなるため、電極の面積をＰＮ接合の面積に近いものとすることができるようになり、その結果、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳＭ）特性が劣化することがない。
【００３７】
実施の形態に係る半導体装置の製造方法においては、ＰＮ接合の深さを６０μｍとし、溝の深さを９０μｍとしている。また、上記（４）半導体基体研削工程において半導体基体を研削する深さを３μｍとしている。このため、十分な粗面化効果が得られ半導体基体と電極との密着度を十分高いものとすることが可能となっている。さらに、研削されたＰ＋層の表面における不純物濃度が電極とのコンタクトを取るために十分な値となりコンタクト抵抗を十分低い値に保つことが可能となっている。
【００３８】
実施の形態に係る半導体装置の製造方法においては、半導体基体研削工程において２０００番よりも粗い研磨剤を用いて研削している。このため、十分な粗面化効果が得られ、半導体基体と電極との密着度を十分高いものとすることが可能となっている。
【００３９】
上記した実施の形態に係る半導体装置の製造方法によって製造された半導体装置は、主面に平行なＰＮ接合が形成された半導体基体と、半導体基体の一方の表面からＰＮ接合を超える深さまで形成された凹部の表面に形成されたパッシベーション用のガラス層２４と、半導体基体の一方の表面に形成された電極３４とを有する半導体装置である。そして、この半導体装置においては、電極３４は半導体基体の一方の表面のうち前記凹部を除く全面に形成されている。
【００４０】
このため、この半導体装置によれば、電極の面積をＰＮ接合の面積に近似させることができるので、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳＭ）特性の劣化がない。
【００４１】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、ガラス層形成工程でガラス層を形成してから電極形成工程で電極を形成するまでの間に、従来のフォトレジスト形成工程、シリコン酸化膜除去工程及び粗面化領域形成工程の３工程を実施するのに代えて、半導体基体の一方の表面を研削する半導体基体研削工程を実施するだけで済むので、プロセスを比較的短くすることができるという効果がある。
【００４２】
また、本発明の半導体装置の製造方法によれば、溝近傍にシリコン酸化膜が残存することがなくなるため、電極の面積をＰＮ接合の面積に近いものとすることができるようになり、その結果、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳＭ）特性が劣化することがないという効果がある。
【００４３】
さらにまた、本発明の半導体装置によれば、電極の面積をＰＮ接合の面積に近似させることができるので、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳＭ）特性の劣化がないという効果がある。
【００４４】
なお、本発明の実施の形態においては、本発明の半導体装置の製造方法及び半導体装置を電流整流用のダイオードを用いて説明したが、本発明はこれに限られるものではなく、他のダイオード、トランジスタ又はサイリスタの場合であっても同様の効果が得られる。
【図面の簡単な説明】
【図１】実施の形態に係る半導体装置の製造工程図である。
【図２】従来の半導体装置の製造工程図である。
【図３】従来の半導体装置の製造工程図である。
【符号の説明】
１０ Ｎ型半導体基板
１２ Ｐ＋層
１４ Ｎ＋層
１６ シリコン酸化膜
２０ 溝
２４ ガラス層
３２ 粗面化領域
３４ Ｎｉめっき電極
３６ Ｎｉめっき電極
１１０ Ｎ型半導体基板
１１２ Ｐ＋層
１１４ Ｎ＋層
１１６、１１８ シリコン酸化膜
１１６ａ 溝の近傍のシリコン酸化膜
１２０ 溝
１２４ ガラス層
１２６ フォトレジスト
１３０ Ｎｉめっき電極を形成する領域
１３２ 粗面化領域
１３４ Ｎｉめっき電極
１３６ Ｎｉめっき電極
【発明が属する技術分野】
本発明は、主面に平行なＰＮ接合が形成された半導体基体の一方の表面からＰＮ接合を超える深さの溝を形成し、その溝の内面にＰＮ接合を保護するためのパッシベーション用のガラス層を形成する半導体装置の製造方法に関する。また、本発明は、主面に平行なＰＮ接合が形成された半導体基体の表面に形成された凹部にパッシベーション用のガラス層が形成された半導体装置に関する。
【０００２】
【従来の技術】
ダイオード、トランジスタ、サイリスタ等の主面に平行なＰＮ接合が形成された半導体基体の一方の表面からＰＮ接合を超える深さの溝を形成し、その溝の内面にＰＮ接合を保護するためのパッシベーション用のガラス層を形成することは、従来より広く実施されている。
【０００３】
図２及び図３は、そのような従来の半導体装置（ダイオード）の製造方法を示す図である。この従来技術に係る半導体装置の製造方法は、図２及び図３に示されるように、以下の工程からなっている。
【０００４】
（ａ）半導体基体形成工程
Ｎ型シリコン基板１１０の一方の表面からのアクセプタ不純物の拡散によりＰ＋層１１２、他方の表面からのドナー不純物の拡散によりＮ＋層１１４を形成して、主面に平行なＰＮ接合が形成された半導体基体を形成する。この後、熱酸化によりＰ＋層１１２及びＮ＋層１１４の表面にシリコン酸化膜１１６，１１８を形成する。（図２（ａ）参照。）。
【０００５】
（ｂ）溝形成工程
次に、フォトエッチング法によって、シリコン酸化膜１１６の所定部位に所定の開口部を形成する。酸化膜のエッチング後、引き続いて半導体基体のエッチングを行い、半導体基体の一方の表面からＰＮ接合を超える深さの溝１２０を形成する（図２（ｂ）参照。）。
【０００６】
（ｃ）ガラス層形成工程
次に、溝１２０の表面に、電気泳動法などにより、溝１２０の内面及びその近傍の半導体基体表面に、ガラス層１２４を形成する（図２（ｃ）参照。）。
【０００７】
（ｄ）フォトレジスト形成工程
次に、ガラス層１１２の表面を覆うようにフォトレジスト１２６を形成する（図２（ｄ）参照。）。
【０００８】
（ｅ）シリコン酸化膜除去工程
次に、フォトレジスト１２６をマスクとしてシリコン酸化膜１１６のエッチングを行い、Ｎｉめっき電極膜を形成する部位１３０におけるシリコン酸化膜１１６を除去する。（図３（ｅ）参照。）。
【０００９】
（ｆ）粗面化領域形成工程
次に、Ｎｉめっき電極膜を形成する部位１３０における半導体基体表面の粗面化処理を行い、Ｎｉめっき電極と半導体基体との密着性を高くするための粗面化領域１３２を形成する。（図３（ｆ）参照。）。
【００１０】
（ｇ）Ｎｉめっき電極形成工程
次に、半導体基体にＮｉめっきを行い、粗面化領域１３２上にＮｉめっき電極１３４を形成する。この工程では、半導体基体の他方の表面にもＮｉめっき電極１３６を形成する。（図３（ｇ）参照。）。
【００１１】
（ｈ）半導体基体切断工程
次に、ダイシング等により、ガラス層１２４の中央部において半導体基体を切断して半導体基体をチップ化して、ダイオードを作成する。（図３（ｈ）参照。）。従来の半導体装置の製造方法においては、以上のようにして半導体装置が製造されている。
【００１２】
しかしながら、上記の従来の半導体装置の製造方法においては、（ｃ）ガラス層形成工程でガラス層１２４を形成してから（ｇ）Ｎｉめっき電極形成工程でＮｉめっき電極１３４，１３６を形成するまでの間に、（ｄ）フォトレジスト形成工程でガラス層１２４を覆うようにフォトレジスト１２６を形成し、その後（ｅ）シリコン酸化膜除去工程でＮｉめっき電極膜を形成する部位１３０におけるシリコン酸化膜１１６を除去し、その後（ｆ）粗面化領域形成工程でＮｉめっき電極膜を形成する部位１３０に粗面化領域１３２を形成していたため（図２（ｃ）〜図３（ｇ）参照。）、プロセスが比較的長いという問題点があった。
【００１３】
また、上記の従来の半導体装置の製造方法においては、図３（ｈ）に示されるように、半導体基体の表面の一部（溝近傍）にシリコン酸化膜１１６ａが残存するため、Ｎｉめっき電極１３４の面積はＰＮ接合の面積よりも狭くなり、その結果、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳＭ）特性が劣化するという問題点があった。
【００１４】
【発明が解決しようとする課題】
そこで、本発明は上記のような問題を解決するためになされたもので、比較的短いプロセスで、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳ）特性の劣化のない半導体装置を製造することができる半導体装置の製造方法を提供することを目的とする。また、本発明は、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳ）特性の劣化のない半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
（１）本発明の半導体装置の製造方法は、主面に平行なＰＮ接合が形成された半導体基体の一方の表面からＰＮ接合を超える深さの溝を形成する溝形成工程と、
この溝の内面にガラス層を形成するガラス層形成工程と、
平面研削機又は平面研磨機で、前記半導体基体の一方の表面を研削する半導体基体研削工程と、
前記半導体基体の少なくとも一方の表面に電極を形成する電極形成工程と、をこの順序で有することを特徴とする。
【００１６】
このため、本発明の半導体装置の製造方法によれば、ガラス層形成工程でガラス層を形成してから電極形成工程で電極を形成するまでの間に、従来のフォトレジスト形成工程、シリコン酸化膜除去工程及び粗面化領域形成工程の３工程を実施するのに代えて、半導体基体の一方の表面を研削する半導体基体研削工程を実施するだけで済むので、プロセスを比較的短くすることができるという効果がある。これは、本発明の半導体装置の製造方法においては、半導体基体研削工程がシリコン酸化膜の除去と半導体基体の表面粗面化を同時に行うとともに、シリコン酸化膜の除去の際にエッチング液を使わないのでフォトレジスト形成工程が不要になるためである。
【００１７】
また、本発明の半導体装置の製造方法によれば、溝近傍にシリコン酸化膜が残存することがなくなるため、電極の面積をＰＮ接合の面積に近いものとすることができるようになり、その結果、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳＭ）特性が劣化することがないという効果がある。
【００１８】
（２）上記（１）に記載の半導体装置の製造方法においては、前記半導体基体研削工程において前記半導体基体を研削する深さが０．５μｍ以上かつ３０μｍ以下であることが好ましい。
【００１９】
このように、半導体基体を研削する深さを０．５μｍ以上とすることにより、十分な粗面化効果が得られるようになり、半導体基体と電極との密着度を十分高いものとすることが可能となる。この観点からいえば、半導体基体を研削する深さが１μｍ以上であることがより好ましく、２μｍ以上とすることがさらに好ましい。
【００２０】
また、半導体基体を研削する深さを３０μｍ以下とすることにより、研削されたＰ＋層の表面における不純物濃度が電極とのコンタクトを取るために十分な値となり、半導体基体と電極とのコンタクト抵抗を十分低い値に保つことが可能となる。この観点からいえば、前記半導体基体を研削する深さが２０μｍ以下であることがより好ましく、１０μｍ以下であることがさらに好ましい。
【００２１】
（３）上記（１）又は（２）に記載の半導体装置の製造方法においては、前記半導体基体研削工程において２０００番よりも粗い研磨剤を用いて研削することが好ましい。
【００２２】
このように、２０００番よりも粗い研磨剤を用いて研削することにより、十分な粗面化効果が得られるようになり、半導体基体と電極との密着度を十分高いものとすることが可能となる。
【００２３】
（４）上記（１）乃至（３）のいずれかに記載の半導体装置の製造方法においては、はんだとの接着性の観点から、前記電極がめっき電極であることが好ましく、Ｎｉめっき電極であることがさらに好ましい。
【００２４】
（５）本発明の半導体装置は、主面に平行なＰＮ接合が形成された半導体基体と、
この半導体基体の一方の表面からＰＮ接合を超える深さまで形成された凹部の表面に形成されたパッシベーション用のガラス層と、
前記半導体基体の一方の表面に形成された電極とを有する半導体装置であって、
前記電極は前記半導体基体の一方の表面のうち前記凹部を除く全面に形成されてなることを特徴とする。
【００２５】
このため、本発明の半導体装置によれば、電極の面積をＰＮ接合の面積に近似させることができるので、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳＭ）特性の劣化がない。
【００２６】
（６）上記（５）に記載の半導体装置においては、前記半導体装置がダイオード、トランジスタ又はサイリスタである場合に顕著な効果が得られる。
【００２７】
【発明の実施の形態】
以下、図面を用いて、本発明の実施の形態を詳しく説明する。
【００２８】
図１は、実施の形態に係る半導体装置の製造方法の製造工程を示す図である。実施の形態に係る半導体装置の製造方法は、図１に示されるように、以下の工程によって製造される。なお、実施の形態に係る半導体装置は電流整流用のダイオードである。
【００２９】
（１）半導体基体形成工程
従来の半導体装置の製造方法と場合と同様に、Ｎ型シリコン基板１０の一方の表面からのアクセプタ不純物の拡散によりＰ＋層１２、他方の表面からのドナー不純物の拡散によりＮ＋層１４を形成して、主面に平行なＰＮ接合が形成された半導体基体を形成する。この後、熱酸化によりＰ＋層１２及びＮ＋層１４の表面にシリコン酸化膜１６，１８を形成する（図示せず。）。
【００３０】
（２）溝形成工程
次に、フォトエッチング法によって、シリコン酸化膜１６の所定部位に所定の開口部を形成する。酸化膜のエッチング後、引き続いて半導体基体のエッチングを行い、半導体基体の一方の表面からＰＮ接合を超える深さの溝２０を形成する（図１（ａ）参照。）。
【００３１】
（３）ガラス層形成工程
次に、溝２０の表面に、電気泳動法などにより、溝２０の内面及びその近傍の半導体基体表面に、ガラス層２４を形成する（図１（ｂ）参照。）。
【００３２】
（４）半導体基体研削工程
次に、平面研削機又は平面研磨機で、半導体基体の一方の表面を研削して、シリコン酸化膜を除去するとともに、Ｎｉめっき電極と半導体基体との密着性を高くするための粗面化領域３２を形成する（図１（ｃ）参照。）。
【００３３】
（５）Ｎｉめっき電極形成工程
次に、従来の半導体装置の製造方法と同様に、半導体基体にＮｉめっきを行い、粗面化領域３２上にＮｉめっき電極３４を形成する。この工程では、半導体基体の他方の表面にもＮｉめっき電極３６を形成する（図１（ｄ）参照。）。
【００３４】
（６）半導体基体切断工程
次に、従来の半導体装置の製造方法と場合と同様に、ダイシング等により、ガラス層２４の中央部において半導体基体を切断して半導体基体をチップ化して、ダイオードを作成する（図示せず。）。実施の形態に係る半導体装置の製造方法においては、以上のようにして半導体装置を製造する。
【００３５】
実施の形態に係る半導体装置の製造方法によれば、（３）ガラス層形成工程でガラス層を形成してから（５）Ｎｉめっき電極形成工程でＮｉめっき電極を形成するまでの間に、従来のフォトレジスト形成工程、シリコン酸化膜除去工程及び粗面化領域形成工程の３工程を実施するのに代えて、（４）半導体基体の一方の表面を研削する半導体基体研削工程を実施するだけで済むので、プロセスを比較的短くすることができる。
【００３６】
また、実施の形態に係る半導体装置の製造方法によれば、従来の半導体装置の製造方法の場合のように溝近傍にシリコン酸化膜が残存してしまうことがなくなるため、電極の面積をＰＮ接合の面積に近いものとすることができるようになり、その結果、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳＭ）特性が劣化することがない。
【００３７】
実施の形態に係る半導体装置の製造方法においては、ＰＮ接合の深さを６０μｍとし、溝の深さを９０μｍとしている。また、上記（４）半導体基体研削工程において半導体基体を研削する深さを３μｍとしている。このため、十分な粗面化効果が得られ半導体基体と電極との密着度を十分高いものとすることが可能となっている。さらに、研削されたＰ＋層の表面における不純物濃度が電極とのコンタクトを取るために十分な値となりコンタクト抵抗を十分低い値に保つことが可能となっている。
【００３８】
実施の形態に係る半導体装置の製造方法においては、半導体基体研削工程において２０００番よりも粗い研磨剤を用いて研削している。このため、十分な粗面化効果が得られ、半導体基体と電極との密着度を十分高いものとすることが可能となっている。
【００３９】
上記した実施の形態に係る半導体装置の製造方法によって製造された半導体装置は、主面に平行なＰＮ接合が形成された半導体基体と、半導体基体の一方の表面からＰＮ接合を超える深さまで形成された凹部の表面に形成されたパッシベーション用のガラス層２４と、半導体基体の一方の表面に形成された電極３４とを有する半導体装置である。そして、この半導体装置においては、電極３４は半導体基体の一方の表面のうち前記凹部を除く全面に形成されている。
【００４０】
このため、この半導体装置によれば、電極の面積をＰＮ接合の面積に近似させることができるので、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳＭ）特性の劣化がない。
【００４１】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、ガラス層形成工程でガラス層を形成してから電極形成工程で電極を形成するまでの間に、従来のフォトレジスト形成工程、シリコン酸化膜除去工程及び粗面化領域形成工程の３工程を実施するのに代えて、半導体基体の一方の表面を研削する半導体基体研削工程を実施するだけで済むので、プロセスを比較的短くすることができるという効果がある。
【００４２】
また、本発明の半導体装置の製造方法によれば、溝近傍にシリコン酸化膜が残存することがなくなるため、電極の面積をＰＮ接合の面積に近いものとすることができるようになり、その結果、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳＭ）特性が劣化することがないという効果がある。
【００４３】
さらにまた、本発明の半導体装置によれば、電極の面積をＰＮ接合の面積に近似させることができるので、順電圧（ＶＦ）特性や尖頭サージ電流（ＩＦＳＭ）特性の劣化がないという効果がある。
【００４４】
なお、本発明の実施の形態においては、本発明の半導体装置の製造方法及び半導体装置を電流整流用のダイオードを用いて説明したが、本発明はこれに限られるものではなく、他のダイオード、トランジスタ又はサイリスタの場合であっても同様の効果が得られる。
【図面の簡単な説明】
【図１】実施の形態に係る半導体装置の製造工程図である。
【図２】従来の半導体装置の製造工程図である。
【図３】従来の半導体装置の製造工程図である。
【符号の説明】
１０ Ｎ型半導体基板
１２ Ｐ＋層
１４ Ｎ＋層
１６ シリコン酸化膜
２０ 溝
２４ ガラス層
３２ 粗面化領域
３４ Ｎｉめっき電極
３６ Ｎｉめっき電極
１１０ Ｎ型半導体基板
１１２ Ｐ＋層
１１４ Ｎ＋層
１１６、１１８ シリコン酸化膜
１１６ａ 溝の近傍のシリコン酸化膜
１２０ 溝
１２４ ガラス層
１２６ フォトレジスト
１３０ Ｎｉめっき電極を形成する領域
１３２ 粗面化領域
１３４ Ｎｉめっき電極
１３６ Ｎｉめっき電極
Claims (4)
- 主面に平行なＰＮ接合が形成された半導体基体の一方の表面にシリコン酸化膜を形成した後、前記半導体基体の一方の表面からＰＮ接合を超える深さの溝を形成する溝形成工程と、
前記溝の内面と、前記溝の近傍の半導体基体表面とにガラス層を形成するガラス層形成工程と、
平面研削機又は平面研磨機で前記半導体基体の一方の表面を研削して、前記溝の近傍の半導体基体表面に形成された前記ガラス層と、前記シリコン酸化膜とをともに除去することにより、前記半導体基体の一方の表面のうち前記溝の部分を除く全面を露出させる半導体基体研削工程と、
前記半導体基体の少なくとも一方の表面のうち前記溝の部分を除く全面に電極を形成する電極形成工程と、をこの順序で有することを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、前記半導体基体研削工程において前記半導体基体を研削する深さが０．５μｍ以上かつ３０μｍ以下であることを特徴とする半導体装置の製造方法。
- 請求項１又は２に記載の半導体装置の製造方法において、前記半導体基体研削工程において２０００番よりも粗い研磨剤を用いて研削することを特徴とする半導体装置の製造方法。
- 請求項１乃至３のいずれかに記載の半導体装置の製造方法において、前記電極がめっき電極であることを特徴とする半導体装置の製造方法。
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