JP3966061B2 - 半導体素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子とその製造方法およびそれを用いた半導体装置に関するものである。
【０００２】
【従来の技術】
昨今の半導体業界では、ますます半導体装置の高集積化が進められており、半導体素子の薄型化もその大テーマであり、種々提案されている。
【０００３】
例えば、特開平６−２９１３０５号公報の記載にあるように、半導体基板の一方の面（以後、表面という）にアノード電極およびカソード電極を配置し、前記半導体基板の他方の面（以後、裏面という）に研削加工を行って所定の厚さに加工した半導体素子、更にその裏面にＣＶＤ絶縁膜を堆積させて半導体装置としたものがある。
【０００４】
また、例えば、特開平５−２９５０６号公報に、半導体基板の表面にのみ電極類を配置し、前記半導体基板の裏面に金属層を形成し、且つ前記金属層をパターニングしてなる半導体素子の製造方法が開示されている。すなわち、これは、放熱特性をよくするために設けられた厚い裏面金属層を島状に分割して隙間を設け、これにより半導体素子のそり量を軽減しようとしたものである。
【０００５】
【発明が解決しようとする課題】
以上のような、従来の半導体素子や半導体装置においては、いずれも高集積化のために半導体基板の厚みを薄くすると、通常半導体基板の内部抵抗が大きくなり、順電圧（ＶF）特性が高くなるという半導体素子としての不都合が生じ、また半導体装置として耐衝撃性に劣るという問題があった。
【０００７】
そこで、本発明が解決しようとする課題は、半導体素子の厚さを薄くしてもＶFの上昇を防ぎ、且つＶFを下げる効果も持たせることができる半導体素子を提案することにある。
【０００９】
またさらには、耐衝撃性を向上させた半導体装置を提案することにある。
【００１０】
【課題を解決するための手段】
この課題を解決するために本発明は、高濃度第一導電型の半導体基板と、該半導体基板の一主面上に形成された低濃度第一導電型の半導体層と、該半導体層中に選択的に形成された高濃度第一導電型のカソード領域と、低濃度第一導電型の半導体層の上部に高濃度第一導電型のカソード領域と接続させて形成されたカソード電極と、低濃度第一導電型の半導体層の上部にカソード電極と所定の間隔を隔てて形成されたアノード電極とを備え、高濃度第一導電型のカソード領域は、低濃度第一導電型の半導体層の表面から高濃度第一導電型の半導体基板に達する深さを有し、カソード電極は、高濃度第一導電型のカソード領域よりも大きな面積を有し、アノード電極に隣接した端部において高濃度第一導電型のカソード領域と接続され、アノード電極は、低濃度第一導電型の半導体層上に接合されたショットキーバリアメタルと接続され、高濃度第一導電型の半導体基板の厚さは１００μｍよりも薄く、高濃度第一導電型の半導体基板の第二主面で該第二主面の周縁を除く部分にオーミック接触した非電極の金属層が形成され、高濃度第一導電型の半導体基板の一主面と略平行に流れる動作電流に対する抵抗成分を低減させる半導体素子である。
【００１１】
このような構成の半導体素子とすることにより、半導体基板の裏面に半導体基板とオーミック接触した非電極の金属層が、半導体素子の厚さを薄くした場合に引き起こされる内部抵抗の増加を緩和することで、ＶFの上昇を防ぎ、むしろＶFを下げる効果も得ることができる。
【００１４】
さらにまた、本発明は、前記半導体基板の裏面に半導体基板とオーミック接触した非電極の金属層を絶縁層で覆った半導体素子である。
【００１５】
このような構成の半導体素子とすることにより、絶縁層が金属層の導電性を保護する作用や半導体素子の耐衝撃性を向上させる作用で、実装時の衝撃による半導体素子の割れや欠けを防ぐ効果を得ることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図１から図３を用いて詳しく説明する。
【００１７】
（実施の形態１）
図１は、ショットキーバリアダイオードの断面図である。
【００１８】
図１において、１は半導体基板、２は半導体基板１の表面、３はアノード電極、４はカソード電極、５は半導体基板１の裏面、６は金属層、７は半導体素子、８はショットキーバリアメタル、９は深いＮ+層、１０は酸化膜であって、ショットキーバリアダイオードの半導体基板１の表面２にアノード電極３およびカソード電極４が配置され、半導体基板１の裏面５にオーミック接触させた非電極の金属層６が形成され、アノード電極３の下にショットキーバリアメタル８が、深いＮ+層９が、酸化膜１０が形成されている。
【００１９】
ここで、非電極の金属層６は、半導体基板１を薄くすることによって増加する内部抵抗を軽減する作用を果たす為に、パターニングがしやすく、オーミック接触のとれる金属で構成されている。
【００２０】
その理由は、半導体基板１を薄くすることで内部抵抗が増加するため、オーミック接触させた金属層６を形成することで電流が金属層６を流れやすくなり、その結果、内部抵抗増加によるＶFの上昇を防ぐことができる。
【００２１】
また、半導体基板１を薄くすることで電流が金属層６に早く到達するため、さらに一層ＶFを下げる作用が働く。
【００２２】
（実施の形態２）
図２は、実施の形態１で示したショットキーバリアダイオードの製造工程図である。
【００２３】
図２において、半導体素子の特性を決める拡散工程、拡散済みのウェーハに裏面に研削加工を行い所定の厚さに加工する工程、裏面にパターニングしやすく、オーミック接触のとれる金属層を堆積する工程、前記金属層をパターニングする工程、前記金属層パターニング済みのウェーハをダイシングする工程から構成されている。
【００２４】
ここで、前記金属層のパターニングは、ダイシングカットレーンを外して裏面一面に形成することが重要である。
【００２５】
このような構成の製造方法にすることにより、ダイシングする部分の金属層が取り除かれていて、半導体基板と金属層を同時にダイシングすることがないため、金属層の剥離や金属汚染などの問題を解消することができる。
【００２６】
（実施の形態３）
図３は、実施の形態１で示したショットキーバリアダイオードの半導体基板１の金属層６の上に、樹脂による絶縁層１１が形成されてなる半導体装置１２の断面図である。ただし、絶縁層１１は、ＣＶＤ絶縁膜や絶縁性ポリマーなどでもよい。
【００２７】
このような構成の半導体装置１２とすることにより、絶縁層が金属層の導電性を保護する作用や半導体装置の耐衝撃性を向上させる作用が発揮され、実装時の衝撃によって半導体装置の割れや欠けを防ぐ効果を得ることができる。
【００２８】
また、図４は具体的に半導体基板１を５０μmから１５０μmの厚さで製造した本発明の実施の形態３における半導体装置のＶFを、裏面５にオーミック接触させた非電極の金属層６がない場合と比較測定したもので、縦軸にＶF、横軸に導体基板の厚み（μm）を示している。
【００２９】
この結果からも明確なように、裏面５にオーミック接触させた非電極の金属層６がない場合では、半導体基板１が１００μm以下になるとＶFが上昇するのに対し、金属層６がある場合では半導体基板１を薄くすることによるＶFの上昇は見られない。裏面５にオーミック接触させた非電極の金属層６が半導体基板１を薄くすることで起こる内部抵抗の増加を防ぐ効果が達成された。また、半導体基板１が薄くなるほどＶFを下げる効果も達成された。
【００３０】
なお、以上の実施の形態では、すべてショットキーダイオードで構成した半導体素子、その製造方法およびそれを用いた半導体装置を示したが、その他のダイオードについても同様に実施可能である。
【００３１】
【発明の効果】
以上、説明したように本発明は、半導体基板の表面のみにアノード電極およびカソード電極が配置され、前記半導体基板の裏面に半導体基板とオーミック接触した非電極の金属層が形成されてなる半導体素子とすることにより、高集積化のために半導体素子の厚さを薄くした場合でもＶFの上昇を防ぎ、むしろＶFを下げる効果も得ることができる。
【００３２】
また、本発明は、半導体基板の表面にのみアノード電極およびカソード電極を配置し、前記半導体基板の裏面に半導体基板とオーミック接触した非電極の金属層が形成し、且つ金属層をパターニングする半導体素子の製造方法とすることにより、ダイシングする部分の金属層を取り除くことができ、半導体基板と金属層を同時にダイシングすることがないため、金属層の剥離や金属汚染などの問題をなくすことができる。
【００３３】
さらにまた、本発明は、半導体素子の表面にのみにアノード電極およびカソード電極が配置され、前記半導体素子の裏面に半導体基板とオーミック接触した非電極の金属層が形成されてなる半導体素子の前記金属層の上に、絶縁層が形成されてなる半導体装置とすることにより、絶縁層が金属層の導電性を保護し、半導体装置の耐衝撃性を向上させるため、実装時の衝撃によって半導体装置の割れや欠けを防ぐ効果を得ることができる。
【００３４】
すなわち、本発明によれば、表面にアノード電極およびカソード電極を配置した半導体装置において、裏面にオーミック接触させた非電極の金属層による内部抵抗の軽減が可能となり、半導体素子の厚さを薄くした半導体装置が得られるので、高集積化が一段と進められるという極めて有益な発明である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体素子の断面図
【図２】本発明の第２の実施形態における半導体素子の製造方法の工程図
【図３】本発明の第３の実施形態における半導体装置の断面図
【図４】本発明の第３の実施形態における順電圧（ＶF）特性図
【符号の説明】
１ 半導体基板
２ 半導体素子の一方の面（表面）
３ アノード電極
４ カソード電極
５ 半導体素子の他方の面（裏面）
６ 金属層
７ 半導体素子
８ ショットキーバリアメタル
９ Ｎ+層
１０ 酸化膜
１１ 絶縁層
１２ 半導体装置
【発明の属する技術分野】
本発明は、半導体素子とその製造方法およびそれを用いた半導体装置に関するものである。
【０００２】
【従来の技術】
昨今の半導体業界では、ますます半導体装置の高集積化が進められており、半導体素子の薄型化もその大テーマであり、種々提案されている。
【０００３】
例えば、特開平６−２９１３０５号公報の記載にあるように、半導体基板の一方の面（以後、表面という）にアノード電極およびカソード電極を配置し、前記半導体基板の他方の面（以後、裏面という）に研削加工を行って所定の厚さに加工した半導体素子、更にその裏面にＣＶＤ絶縁膜を堆積させて半導体装置としたものがある。
【０００４】
また、例えば、特開平５−２９５０６号公報に、半導体基板の表面にのみ電極類を配置し、前記半導体基板の裏面に金属層を形成し、且つ前記金属層をパターニングしてなる半導体素子の製造方法が開示されている。すなわち、これは、放熱特性をよくするために設けられた厚い裏面金属層を島状に分割して隙間を設け、これにより半導体素子のそり量を軽減しようとしたものである。
【０００５】
【発明が解決しようとする課題】
以上のような、従来の半導体素子や半導体装置においては、いずれも高集積化のために半導体基板の厚みを薄くすると、通常半導体基板の内部抵抗が大きくなり、順電圧（ＶF）特性が高くなるという半導体素子としての不都合が生じ、また半導体装置として耐衝撃性に劣るという問題があった。
【０００７】
そこで、本発明が解決しようとする課題は、半導体素子の厚さを薄くしてもＶFの上昇を防ぎ、且つＶFを下げる効果も持たせることができる半導体素子を提案することにある。
【０００９】
またさらには、耐衝撃性を向上させた半導体装置を提案することにある。
【００１０】
【課題を解決するための手段】
この課題を解決するために本発明は、高濃度第一導電型の半導体基板と、該半導体基板の一主面上に形成された低濃度第一導電型の半導体層と、該半導体層中に選択的に形成された高濃度第一導電型のカソード領域と、低濃度第一導電型の半導体層の上部に高濃度第一導電型のカソード領域と接続させて形成されたカソード電極と、低濃度第一導電型の半導体層の上部にカソード電極と所定の間隔を隔てて形成されたアノード電極とを備え、高濃度第一導電型のカソード領域は、低濃度第一導電型の半導体層の表面から高濃度第一導電型の半導体基板に達する深さを有し、カソード電極は、高濃度第一導電型のカソード領域よりも大きな面積を有し、アノード電極に隣接した端部において高濃度第一導電型のカソード領域と接続され、アノード電極は、低濃度第一導電型の半導体層上に接合されたショットキーバリアメタルと接続され、高濃度第一導電型の半導体基板の厚さは１００μｍよりも薄く、高濃度第一導電型の半導体基板の第二主面で該第二主面の周縁を除く部分にオーミック接触した非電極の金属層が形成され、高濃度第一導電型の半導体基板の一主面と略平行に流れる動作電流に対する抵抗成分を低減させる半導体素子である。
【００１１】
このような構成の半導体素子とすることにより、半導体基板の裏面に半導体基板とオーミック接触した非電極の金属層が、半導体素子の厚さを薄くした場合に引き起こされる内部抵抗の増加を緩和することで、ＶFの上昇を防ぎ、むしろＶFを下げる効果も得ることができる。
【００１４】
さらにまた、本発明は、前記半導体基板の裏面に半導体基板とオーミック接触した非電極の金属層を絶縁層で覆った半導体素子である。
【００１５】
このような構成の半導体素子とすることにより、絶縁層が金属層の導電性を保護する作用や半導体素子の耐衝撃性を向上させる作用で、実装時の衝撃による半導体素子の割れや欠けを防ぐ効果を得ることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図１から図３を用いて詳しく説明する。
【００１７】
（実施の形態１）
図１は、ショットキーバリアダイオードの断面図である。
【００１８】
図１において、１は半導体基板、２は半導体基板１の表面、３はアノード電極、４はカソード電極、５は半導体基板１の裏面、６は金属層、７は半導体素子、８はショットキーバリアメタル、９は深いＮ+層、１０は酸化膜であって、ショットキーバリアダイオードの半導体基板１の表面２にアノード電極３およびカソード電極４が配置され、半導体基板１の裏面５にオーミック接触させた非電極の金属層６が形成され、アノード電極３の下にショットキーバリアメタル８が、深いＮ+層９が、酸化膜１０が形成されている。
【００１９】
ここで、非電極の金属層６は、半導体基板１を薄くすることによって増加する内部抵抗を軽減する作用を果たす為に、パターニングがしやすく、オーミック接触のとれる金属で構成されている。
【００２０】
その理由は、半導体基板１を薄くすることで内部抵抗が増加するため、オーミック接触させた金属層６を形成することで電流が金属層６を流れやすくなり、その結果、内部抵抗増加によるＶFの上昇を防ぐことができる。
【００２１】
また、半導体基板１を薄くすることで電流が金属層６に早く到達するため、さらに一層ＶFを下げる作用が働く。
【００２２】
（実施の形態２）
図２は、実施の形態１で示したショットキーバリアダイオードの製造工程図である。
【００２３】
図２において、半導体素子の特性を決める拡散工程、拡散済みのウェーハに裏面に研削加工を行い所定の厚さに加工する工程、裏面にパターニングしやすく、オーミック接触のとれる金属層を堆積する工程、前記金属層をパターニングする工程、前記金属層パターニング済みのウェーハをダイシングする工程から構成されている。
【００２４】
ここで、前記金属層のパターニングは、ダイシングカットレーンを外して裏面一面に形成することが重要である。
【００２５】
このような構成の製造方法にすることにより、ダイシングする部分の金属層が取り除かれていて、半導体基板と金属層を同時にダイシングすることがないため、金属層の剥離や金属汚染などの問題を解消することができる。
【００２６】
（実施の形態３）
図３は、実施の形態１で示したショットキーバリアダイオードの半導体基板１の金属層６の上に、樹脂による絶縁層１１が形成されてなる半導体装置１２の断面図である。ただし、絶縁層１１は、ＣＶＤ絶縁膜や絶縁性ポリマーなどでもよい。
【００２７】
このような構成の半導体装置１２とすることにより、絶縁層が金属層の導電性を保護する作用や半導体装置の耐衝撃性を向上させる作用が発揮され、実装時の衝撃によって半導体装置の割れや欠けを防ぐ効果を得ることができる。
【００２８】
また、図４は具体的に半導体基板１を５０μmから１５０μmの厚さで製造した本発明の実施の形態３における半導体装置のＶFを、裏面５にオーミック接触させた非電極の金属層６がない場合と比較測定したもので、縦軸にＶF、横軸に導体基板の厚み（μm）を示している。
【００２９】
この結果からも明確なように、裏面５にオーミック接触させた非電極の金属層６がない場合では、半導体基板１が１００μm以下になるとＶFが上昇するのに対し、金属層６がある場合では半導体基板１を薄くすることによるＶFの上昇は見られない。裏面５にオーミック接触させた非電極の金属層６が半導体基板１を薄くすることで起こる内部抵抗の増加を防ぐ効果が達成された。また、半導体基板１が薄くなるほどＶFを下げる効果も達成された。
【００３０】
なお、以上の実施の形態では、すべてショットキーダイオードで構成した半導体素子、その製造方法およびそれを用いた半導体装置を示したが、その他のダイオードについても同様に実施可能である。
【００３１】
【発明の効果】
以上、説明したように本発明は、半導体基板の表面のみにアノード電極およびカソード電極が配置され、前記半導体基板の裏面に半導体基板とオーミック接触した非電極の金属層が形成されてなる半導体素子とすることにより、高集積化のために半導体素子の厚さを薄くした場合でもＶFの上昇を防ぎ、むしろＶFを下げる効果も得ることができる。
【００３２】
また、本発明は、半導体基板の表面にのみアノード電極およびカソード電極を配置し、前記半導体基板の裏面に半導体基板とオーミック接触した非電極の金属層が形成し、且つ金属層をパターニングする半導体素子の製造方法とすることにより、ダイシングする部分の金属層を取り除くことができ、半導体基板と金属層を同時にダイシングすることがないため、金属層の剥離や金属汚染などの問題をなくすことができる。
【００３３】
さらにまた、本発明は、半導体素子の表面にのみにアノード電極およびカソード電極が配置され、前記半導体素子の裏面に半導体基板とオーミック接触した非電極の金属層が形成されてなる半導体素子の前記金属層の上に、絶縁層が形成されてなる半導体装置とすることにより、絶縁層が金属層の導電性を保護し、半導体装置の耐衝撃性を向上させるため、実装時の衝撃によって半導体装置の割れや欠けを防ぐ効果を得ることができる。
【００３４】
すなわち、本発明によれば、表面にアノード電極およびカソード電極を配置した半導体装置において、裏面にオーミック接触させた非電極の金属層による内部抵抗の軽減が可能となり、半導体素子の厚さを薄くした半導体装置が得られるので、高集積化が一段と進められるという極めて有益な発明である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体素子の断面図
【図２】本発明の第２の実施形態における半導体素子の製造方法の工程図
【図３】本発明の第３の実施形態における半導体装置の断面図
【図４】本発明の第３の実施形態における順電圧（ＶF）特性図
【符号の説明】
１ 半導体基板
２ 半導体素子の一方の面（表面）
３ アノード電極
４ カソード電極
５ 半導体素子の他方の面（裏面）
６ 金属層
７ 半導体素子
８ ショットキーバリアメタル
９ Ｎ+層
１０ 酸化膜
１１ 絶縁層
１２ 半導体装置
Claims (2)
- 高濃度第一導電型の半導体基板と、前記半導体基板の一主面上に形成された低濃度第一導電型の半導体層と、前記半導体層中に選択的に形成された高濃度第一導電型のカソード領域と、前記半導体層の上部に前記カソード領域と接続させて形成されたカソード電極と、前記半導体層の上部に前記カソード電極と所定の間隔を隔てて形成されたアノード電極とを備え、前記カソード領域は、前記半導体層の表面から前記半導体基板に達する深さを有し、前記カソード電極は、前記カソード領域よりも大きな面積を有し、前記アノード電極に隣接した端部において前記カソード領域と接続され、前記アノード電極は、前記低濃度第一導電型の半導体層上に接合されたショットキーバリアメタルと接続され、前記高濃度第一導電型の半導体基板の厚さは１００μｍよりも薄く、該半導体基板の前記第二主面で該第二主面の周縁を除く部分にオーミック接触した非電極の金属層が形成され、前記半導体基板の一主面と略平行に流れる動作電流に対する抵抗成分を低減させる事を特徴とする半導体素子。
- 前記非電極の金属層を絶縁層で覆った事を特徴とする請求項１に記載の半導体素子。
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|---|
| JP4786900B2 (ja) * | 2004-12-21 | 2011-10-05 | 日本インター株式会社 | ショットキーバリアダイオードおよびそれを具備する半導体装置 |
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- 2002-04-22 JP JP2002118891A patent/JP3966061B2/ja not_active Expired - Fee Related
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| JP2003318387A (ja) | 2003-11-07 |
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Legal Events
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|---|---|---|---|
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