WO2015178188A1 - 半導体ウェハ、半導体ウェハから個片化された半導体装置および半導体装置の製造方法 - Google Patents

半導体ウェハ、半導体ウェハから個片化された半導体装置および半導体装置の製造方法 Download PDF

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敏 森下
忠 安井
多賀雄 木下
知稔 佐藤
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シャープ株式会社
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Definitions

  • the present invention relates to a semiconductor wafer, a semiconductor device separated from the semiconductor wafer, and a manufacturing method thereof.
  • GaN power devices that have high withstand voltage characteristics and are used for applications where a large current flows are being actively developed.
  • a nitride semiconductor which is a material having a high breakdown electric field and a high saturation electron velocity, has attracted attention.
  • GaN power devices using GaN are expected to greatly contribute to energy saving in future low-loss / high-speed power switching systems.
  • the GaN film is harder than silicon, and the nitride semiconductor such as GaN and silicon have different lattice constants and thermal expansion coefficients. Therefore, a large stress is generated near the interface between the silicon substrate and the GaN film during dicing. When a mechanical impact due to dicing is applied to the stressed region near the interface, cracks and the like are generated starting from the vicinity of the interface. In order to solve this problem, for example, laser dicing is used.
  • Patent Document 1 Japanese Patent Laid-Open No. 2006-222258
  • GaN is a chemically very stable substance, is not dissolved by common acids (hydrochloric acid, sulfuric acid, nitric acid, etc.) and bases, and is not etched into any solution at room temperature. For this reason, it is necessary to perform dry etching by reactive ion etching during etching in the semiconductor manufacturing process, and the etching rate is slow and the productivity is deteriorated.
  • an object of the present invention is to provide a semiconductor wafer having high yield and reliability, a semiconductor device separated from the semiconductor wafer, and a method for manufacturing the semiconductor device.
  • the semiconductor wafer of the present invention is A substrate, A GaN-based semiconductor film laminated on the substrate; A plurality of element regions having a semiconductor element provided on the GaN-based semiconductor film, and a metal ring provided on the GaN-based semiconductor film and disposed so as to surround the semiconductor element; A dielectric film laminated on the GaN-based semiconductor film; A dicing region having a dicing groove provided in a lattice shape without penetrating the dielectric film along the outer periphery of the metal ring so as to partition the element region, and opening on the dielectric film; With In the bottom surface of the dicing groove, the end of the dicing groove on the element region side is higher or lower than the central portion in the width direction of the dicing groove.
  • the semiconductor device of the present invention is A semiconductor device separated from the semiconductor wafer, In the dicing region, at least a part of the dicing groove is cut out so as to remain in the semiconductor device.
  • a method for manufacturing a semiconductor device of the present invention includes: A step of growing a GaN-based semiconductor film on the substrate; Forming a device region having a plurality of semiconductor elements and a metal ring disposed so as to surround the semiconductor elements on the GaN-based semiconductor film, and laminating a dielectric film; Forming a dicing region having dicing grooves provided in a lattice shape so as to partition the element region; Dicing the dicing groove to cut out a semiconductor device including the semiconductor element and at least a part of the dicing groove; With The dicing groove is not exposed at the bottom surface of the dicing groove, and the end of the dicing groove on the element region side is higher than the central portion in the width direction of the dicing groove. It is characterized in that it is formed to be lower or lower.
  • the end of the dicing groove on the element region side is higher or lower than the central portion in the width direction of the dicing groove.
  • a highly reliable semiconductor device can be obtained without using laser dicing, which is expensive and has a problem of removing debris (evaporation residue). For this reason, a highly reliable and low-cost semiconductor device can be manufactured in a short cut time.
  • FIG. 2 is an enlarged view of a portion X of the semiconductor wafer in FIG. 1.
  • FIG. 3 is a schematic sectional view taken along line III-III in FIG. 2. It is a cross-sectional schematic diagram which shows the dicing groove
  • FIG. 6 is a schematic cross-sectional view for explaining the method of manufacturing the semiconductor wafer following FIG. 5.
  • FIG. 7 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor wafer following FIG. 6.
  • FIG. 8 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor wafer following FIG. 7.
  • FIG. 9 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor wafer following FIG. 8. It is a partial cross-sectional schematic diagram which shows the spread of the interlayer crack and surface chipping which generate
  • FIG. 2 is a partial cross-sectional schematic diagram showing spread of interlayer cracks and surface chipping that occur during dicing of the semiconductor wafer of FIG. 1. It is a figure of the optical microscope image which shows the dicing surface at the time of dicing of the semiconductor wafer which has not formed the dicing groove.
  • FIG. 16 is a correlation diagram between the generation width of interlayer cracks during dicing of the semiconductor wafer of FIG. 15 and the film thickness of the second dielectric film.
  • FIG. 16 is a partial cross-sectional schematic diagram showing the spread of interlayer cracks and surface chipping that occur during dicing of the semiconductor wafer of FIG. 15.
  • FIG. 16 is a correlation diagram between the generation width of cracks during dicing of the semiconductor wafer of FIG. 15 and the film thickness of the dielectric film on the bottom surface of the dicing groove.
  • It is the comparison figure which compared the semiconductor wafer of 3rd Embodiment of this invention, and the conventional semiconductor wafer about the generation
  • FIG. 21 is a diagram for explaining a manufacturing method of the semiconductor device of FIG. 20;
  • FIG. 31 is a diagram for describing the manufacturing method of the semiconductor device following FIG. 30;
  • FIG. 32 is a diagram for explaining the method for manufacturing the semiconductor device following FIG. 31; It is a cross-sectional schematic diagram which shows the dicing groove
  • FIG. 5 is a partial cross-sectional schematic view showing spread of interlayer cracks and surface chipping that occur during dicing of a semiconductor wafer having a thick dielectric film on the bottom surface of a dicing groove.
  • FIG. 37 is a partial cross-sectional schematic diagram showing spread of interlayer cracks and surface chipping that occur during dicing of the semiconductor wafer of FIG. 36.
  • FIG. 37 is a correlation diagram between the spread width of side cracks and the T2 / T1 film thickness ratio during dicing of the semiconductor wafer of FIG. 36. It is a cross-sectional schematic diagram of the semiconductor wafer of 6th Embodiment of this invention.
  • FIG. 41 is a correlation diagram between the generation width of interlayer cracks during dicing of the semiconductor wafer of FIG.
  • FIG. 40 is a cross-sectional schematic diagram of the semiconductor wafer of 7th Embodiment of this invention.
  • FIG. 43 is a partial cross-sectional schematic diagram showing spread of interlayer cracks and surface chipping that occur during dicing of the semiconductor wafer of FIG. 42.
  • FIG. 37 is a diagram of an optical microscope image showing the surface of a dicing region during dicing of the semiconductor wafer of FIG. 36.
  • FIG. 43 is a diagram of an optical microscope image showing the surface of a dicing region during dicing of the semiconductor wafer of FIG. 42.
  • the semiconductor wafer 1 As shown in FIGS. 1 and 2, the semiconductor wafer 1 according to the first embodiment of the present invention includes a plurality of element regions 20 and dicing regions 21 provided in a lattice shape so as to partition the element regions 20. I have. In the element region 20, a semiconductor element 30 (circuit unit), a bonding pad 14 provided on the semiconductor element 30, and a metal ring 22 provided so as to surround the semiconductor element 30 are provided. Yes.
  • the semiconductor element 30 is a GaN-based HFET (Hetero-junction Field Effect Transistor).
  • the semiconductor device 70 singulated from the semiconductor wafer 1 is composed of the element region 20 and a part of the dicing region 21 around the element region 20.
  • the semiconductor element 30 includes a substrate 23 and a GaN-based semiconductor film 24 stacked on the substrate 23 as shown in FIG.
  • a 6-inch size silicon (Si) substrate having a thickness of 625 ⁇ m is used as the substrate 23.
  • the substrate 23 is not limited to the Si substrate, and may be a sapphire substrate or a SiC substrate, for example.
  • the GaN-based semiconductor film 24 is a nitride composed of an undoped AlGaN buffer layer, an undoped GaN channel layer stacked on the undoped AlGaN buffer layer, and an undoped AlGaN barrier layer stacked on the undoped GaN channel layer. It is a semiconductor laminate.
  • the undoped AlGaN buffer layer, the undoped GaN channel layer, and the undoped AlGaN barrier layer are not shown. Further, the semiconductor element 30 is schematically shown in a simplified manner. For this reason, the sizes and intervals of the source electrode, the drain electrode, and the gate electrode are different from actual ones.
  • a 2DEG layer (two-dimensional electron gas layer) 35 is generated in the vicinity of the interface between the undoped GaN channel layer and the undoped AlGaN barrier layer.
  • the 2DEG layer 35 is generated only in the region of the semiconductor element 30 by an element isolation groove 36 formed around the semiconductor element 30.
  • an AlGaN channel layer having a composition having a smaller band gap than the AlGaN barrier layer may be used instead of the GaN channel layer.
  • a layer having a thickness of about 1 nm made of GaN, for example, may be provided on the AlGaN barrier layer as a cap layer.
  • the GaN-based semiconductor film 24 includes a source electrode 31 and a drain electrode 32.
  • the source electrode 31 and the drain electrode 32 are formed in a recess that penetrates the AlGaN barrier layer and the 2DEG layer 35 to reach the GaN channel layer and is spaced from each other.
  • a gate electrode 33 is formed on the AlGaN barrier layer and between the source electrode 31 and the drain electrode 32.
  • the source electrode 31 and the drain electrode 32 are ohmic electrodes, and the gate electrode 33 is a Schottky electrode.
  • the source electrode 31, drain electrode 32, gate electrode 33, and active region constitute an HFET.
  • the active region means that carriers are generated between the source electrode 31 and the drain electrode 32 by a voltage applied to the gate electrode 33 disposed between the source electrode 31 and the drain electrode 32 on the AlGaN barrier layer.
  • This is a region of a flowing nitride semiconductor stack (GaN channel layer, AlGaN barrier layer).
  • a dielectric film 25 made of SiO 2 and a protective film 26 made of SiN are formed on the GaN-based semiconductor film 24, and the protective film 26 is formed on the dielectric film 25.
  • a via 34 (only the via on the drain electrode 32 is shown in FIG. 3) is formed in the region of the dielectric film 25 on the source electrode 31, the drain electrode 32, and the gate electrode 33. Each of the source electrode 31, the drain electrode 32, and the gate electrode 33 is connected to the bonding pad 14 (only one bonding pad is shown in FIG. 3) via the via 34.
  • SiN As material for the dielectric film 25, but using SiO 2, not limited thereto, SiN, may be an insulating material such as polyimide.
  • a channel is formed by the 2DEG layer 35 generated in the vicinity of the interface between the GaN channel layer and the AlGaN barrier layer, and this channel is controlled by applying a voltage to the gate electrode 33, and the source
  • the HFET having the electrode 31, the drain electrode 32, and the gate electrode 33 is turned on / off.
  • the HFET is turned off when a depletion layer is formed in the GaN channel layer under the gate electrode 33 when a negative voltage is applied to the gate electrode 33, while the gate electrode 33 is turned off when the voltage of the gate electrode 33 is zero. It operates as a normally-on type transistor in which the depletion layer disappears in the GaN channel layer below 33 and is turned on.
  • a dicing groove 27 is provided in the dicing area 21 that partitions the element area 20.
  • the dicing groove 27 is formed so that the GaN-based semiconductor film 24 is not exposed from the bottom surface 27 a of the dicing groove 27 by etching the dielectric film 25 and the protective film 26.
  • the bottom surface 27a of the dicing groove 27 is higher than the central portion in the width direction W of the bottom surface 27a of the dicing groove 27 (the upper side (opening side in FIG. 4 with respect to the bottom surface 27a). ) Has a shape change area 40.
  • the thickness of the dielectric film 25 on the bottom surface 27a of the dicing groove 27 is 0.2 ⁇ m to 3 ⁇ m
  • the width W0 of the dicing region 21 is 90 ⁇ m
  • the width W1 of the dicing groove 27 is 70 ⁇ m.
  • air discharge occurs at a low applied voltage.
  • the distance between the dicing groove 27 and the bonding pad 14 is 70 ⁇ m, air discharge is generated by applying about 600V.
  • the GaN-based semiconductor film 24 is not exposed from the surface of the bottom surface 27a of the dicing groove 27. For this reason, when testing the semiconductor element 30 in the wafer state, a breakdown voltage test or the like can be performed by applying a high voltage in the wafer state without destroying the semiconductor element 30.
  • an undoped AlGaN buffer layer, an undoped GaN channel layer, and an undoped AlGaN barrier layer are sequentially formed on a Si substrate 23 by using a MOCVD (Metal-Organic-Chemical-Vapor-Deposition) method.
  • MOCVD Metal-Organic-Chemical-Vapor-Deposition
  • the GaN-based semiconductor film 24 is formed by stacking.
  • the thickness of the undoped GaN channel layer is, for example, 1 ⁇ m
  • the thickness of the undoped AlGaN barrier layer is, for example, 30 nm.
  • a 2DEG layer 35 is generated in the vicinity of the interface between the undoped GaN channel layer and the undoped AlGaN barrier layer.
  • an element isolation groove 36 penetrating the 2DEG layer 35 is formed in a region where the semiconductor element 30 is not formed on the GaN-based semiconductor film 24.
  • the element isolation trench 36 is formed by using a RIE (reactive ion etching) apparatus using a chlorine-based gas after patterning a resist by a general photolithography method.
  • a semiconductor element 30 is formed. That is, recesses reaching the GaN channel layer through the AlGaN barrier layer and the 2DEG layer 35 are formed on the GaN-based semiconductor film 24 in the element region 20 at intervals.
  • the concave portion is not limited as long as it can penetrate the 2DEG layer 35 from the surface of the AlGaN barrier layer.
  • the resist is patterned by a general photolithography method, and RIE using a chlorine-based gas is performed. For example, it is formed to have a depth of 70 nm.
  • Ti, Al, and TiN are sequentially stacked in this recess by sputtering to form a source electrode 31 and a drain electrode 32 that are ohmic electrodes.
  • An ohmic contact is obtained between the 2DEG layer 35 and the ohmic electrode by annealing the substrate on which the source electrode 31 and the drain electrode 32 are formed, for example, at 400 ° C. or more and 500 ° C. or less for 10 minutes or more.
  • a gate electrode 33 made of a WN, W laminated film formed by sputtering is formed on the GaN-based semiconductor film 24 between the source electrode 31 and the drain electrode 32.
  • a SiN film manufactured by p-CVD (plasma CVD) and a SiO 2 film are laminated on the GaN-based semiconductor film 24, and the dielectric film 25 having a film thickness of, for example, 1.0 ⁇ m to 4.5 ⁇ m.
  • the film thickness of the dielectric film 25 varies depending on the metal film thickness of the semiconductor element to be manufactured.
  • vias 34 as contact portions (only the vias on the drain electrode 32 are shown in FIGS. 7 to 9) in the regions of the dielectric film 25 on the source electrode 31, the drain electrode 32, and the gate electrode 33.
  • the source electrode 31, the drain electrode 32, and the gate electrode 33 are connected to the bonding pad 14 provided on the dielectric film 25 through the via 34.
  • a metal ring 22 is formed around the semiconductor element 30 on the dielectric film 25.
  • the metal ring 22 is formed by patterning a resist by a general photolithography method and patterning a TiN, AlCu, and TiN laminated film by using a RIE method using a chlorine-based gas.
  • a protective film 26 made of SiN manufactured by p-CVD and having a film thickness of, for example, 0.9 ⁇ m is formed on the dielectric film 25.
  • the bonding pad 14 is exposed for connection with a signal processing circuit or the like and is not covered with the protective film 26.
  • the dicing grooves 27 are formed by patterning a resist by a photolithography method and performing dry etching by RIE using a fluorine-based gas.
  • the interlayer stress between the Si substrate 23 and the vicinity of the GaN-based semiconductor film 24 is increased during dicing, so that the dielectric at the bottom surface of the dicing groove is increased. Interlayer cracks may be more likely to occur compared to a conventional semiconductor wafer in which the body film is completely removed and the GaN-based semiconductor film is exposed from the bottom surface.
  • (1) a semiconductor wafer having no dicing groove, (2) a semiconductor wafer having a dicing groove but having a substantially flat bottom surface, and (3) the semiconductor wafer of the first embodiment. Dicing was carried out for each of 1 and the occurrence of interlayer cracks and surface chipping during blade dicing was examined.
  • the semiconductor wafer of the structure of said (1), (2) has the same structure as the semiconductor wafer 1 except for a dicing groove.
  • the surface chipping C and the interlayer crack P spreading from the cutting part 57 reached the metal ring 22 at the time of blade dicing.
  • This interlayer crack P is a crack generated in the vicinity of the GaN-based semiconductor film 24, and the metal ring 22 cannot stop the spread. For this reason, the interlayer crack P may spread to the element region.
  • the spread of the surface chipping C and the interlayer crack P can be suppressed by providing the dicing grooves.
  • the shape changing region 40 at the end of the bottom surface 27a of the dicing groove 27 on the element region 20 side, the spread of the surface chipping C and the interlayer crack P can be reliably suppressed, yield can be improved, and reliability can be improved. It was found that the semiconductor device 70 having a high height can be separated.
  • the shape change region 40 is provided on the bottom surface 27a on the element region 20 side of the dicing groove 27, and the bottom surface 27a of the dicing groove 27 is more than the central portion in the width direction W of the dicing groove 27.
  • the stress (crack) P3 generated near the interface between the GaN-based semiconductor film 24 and the dielectric film 25 is It can be directed in the direction of arrow A3.
  • the stress (crack) P4 generated near the interface between the Si substrate 23 and the GaN-based semiconductor film 24 generated when the dicing further proceeds can be directed in the direction of the arrow A4.
  • the semiconductor device 70 with high reliability can be obtained without using laser dicing, which is expensive and has a problem of removing debris (evaporation residue). For this reason, the low-cost semiconductor device 70 can be manufactured in a short cut time.
  • the semiconductor wafer 101 of the second embodiment is a two-layered multi-film comprising the first and second dielectric films 49 and 50 as the dielectric film 25 of the semiconductor wafer 1 in the first embodiment. It is composed of layers. In addition, the same number is attached
  • the dielectric film 125 for example, a SiN film having a thickness of 2.0 ⁇ m or less manufactured by p-CVD is used as the first dielectric film 49, and the second dielectric material is used.
  • the film 50 a SiO 2 film having a thickness of 2.0 ⁇ m or less manufactured by p-CVD is used.
  • the relationship between the thickness of the second dielectric film 50 and the spread of the crack P during blade dicing when the thickness of the first dielectric film 49 is 0.75 ⁇ m was examined. Dicing was performed so that the distance from the cut portion of the dicing groove 27 to the metal ring 22 in a cross-sectional view was 25 ⁇ m.
  • the spread of cracks P can be suppressed to 20 ⁇ m or less before the position (25 ⁇ m) reaching the metal ring 22. I understood.
  • the maximum film thickness of one layer constituting the dielectric film becomes smaller than that of a single-layer dielectric film having the same film thickness.
  • the stress (crack) P5 generated near the interface between the first dielectric film 49 and the second dielectric film 50 during blade dicing is directed in the direction of the arrow A5
  • the stress (crack) P6 generated near the interface between the GaN-based semiconductor film 24 and the dielectric film 25 can be directed in the direction of the arrow A6.
  • the stress (crack) P7 generated near the interface between the Si substrate 23 and the GaN-based semiconductor film 24 when dicing further proceeds can be directed in the direction of the arrow A7.
  • the stress generated by dicing can be directed to the outside of the semiconductor wafer 101 at a position before the wall surface 27b of the dicing groove 27, the spread of cracks, surface chipping, and film peeling is reliably suppressed, The yield of the separated semiconductor device 70 can be improved, and the reliability of the separated semiconductor device 70 can be improved.
  • the dielectric film 125 is composed of two layers of the first and second dielectric films 49 and 50, the relationship between the crack during blade dicing and the film thickness of the dielectric film 125 on the bottom surface 27a of the dicing groove 27. Investigated about.
  • the film thickness of the dielectric film 125 on the bottom surface 27 a of the dicing groove 27 due to variations in processing of the dicing groove 27. Is 3.0 ⁇ m or less, it is possible to reliably suppress the spread of cracks, surface chipping, and film peeling near the interface between the Si substrate 23 and the GaN-based semiconductor film 24, and the yield of the singulated semiconductor device 70. Can be improved, and the reliability of the separated semiconductor device 70 can be improved.
  • the thickness of the dielectric film 125 on the bottom surface 27a of the dicing groove 27 can be increased, the processing depth of the dicing groove 27 can be reduced. As a result, the processing time of the dicing groove 27 can be shortened, and the resist film thickness used when processing the dicing groove 27 can be reduced to reduce the processing cost.
  • the semiconductor wafer 201 of the third embodiment is composed of a dielectric film 225 obtained by further multilayering the dielectric film 125 of the second embodiment.
  • the same number is attached
  • the dielectric film 225 of the semiconductor wafer 201 of the third embodiment includes an SiN film (for example, a film thickness of 0.17 ⁇ m), an SiO 2 film (for example, a film thickness of 0.15 ⁇ m), an SiN film (for example, a film thickness of 0.25 ⁇ m), and SiO 2 It has a configuration in which two layers (for example, a film thickness of 0.75 ⁇ m), an SiN film (for example, a film thickness of 0.25 ⁇ m), and an SiO 2 film (for example, a film thickness of 0.93 ⁇ m) are sequentially stacked.
  • a SiN film (film thickness 0.17 ⁇ m), a SiO 2 film (film thickness 0.15 ⁇ m), a SiN film (film thickness 0.25 ⁇ m), a SiO 2 film (film thickness) 0.75 ⁇ m), SiN film (film thickness: 0.25 ⁇ m), and SiO 2 film (film thickness: 3.00 ⁇ m), which has a dielectric film laminated in order, and the shape changes to the bottom surface 27 a of the dicing groove 27
  • the region 40 is not provided (the bottom surface 27a of the dicing groove 27 is substantially flat)
  • the relationship between the presence / absence of the shape change region 40 and the spread of the surface chipping C and the interlayer crack P generated during blade dicing I investigated.
  • the semiconductor wafer of the comparative example has the same configuration as that of the semiconductor wafer 201 except for the configuration related to the dielectric film and the dicing groove. Further, as in the second embodiment, dicing was performed so that the distance from the cut portion of the dicing groove 27 to the metal ring 22 in a cross-sectional view was 25 ⁇ m.
  • the spread of cracks generated during blade dicing was mostly 10 ⁇ m or less, and at most 17 ⁇ m.
  • a plurality of cracks extending over 25 ⁇ m occurred.
  • the dielectric film is composed of two or more layers, it is possible to suppress the spread of cracks, surface chipping and film peeling, and to improve the yield of the separated semiconductor device 70, The reliability of the separated semiconductor device 70 can be improved.
  • the dielectric film was composed of 8 layers, it was confirmed that the same effect as the dielectric film 225 was obtained if the total thickness of the dielectric film was 3.0 ⁇ m or less.
  • the semiconductor device 170 according to the fourth embodiment is separated from the semiconductor wafer 201 according to the third embodiment, and as shown in FIG. 20, the semiconductor element 30 and bonding provided on the semiconductor element 30.
  • a pad 14 and a metal ring 22 provided so as to surround the semiconductor element 30 are provided.
  • the same components as those in the first to third embodiments are denoted by the same reference numerals, and the description of the first to third embodiments is cited.
  • the semiconductor device 170 is cut out so that a part of the dicing groove 27 remains on the outer periphery of the metal ring 22.
  • the width W0 of the dicing region 21 of the semiconductor wafer 201 is 90 ⁇ m and the width W1 of the dicing groove 27 is 70 ⁇ m.
  • a part of the dicing groove 27 is 10 ⁇ m to 15 ⁇ m on the outer periphery of the semiconductor device 170. It is left.
  • the semiconductor wafer 201 has a surface protection process, a back surface polishing process, a dicing tape application process, a surface protection tape peeling process, a dicing process, a die bonding process, a wire bonding process, a resin molding process, an exterior plating process, and a marking.
  • a process, a forming process, a test process, an appearance inspection process, and a packaging process are sequentially performed to be packaged and shipped.
  • the surface protective tape attaching step of step 1 is a step of attaching the surface protective tape 2 in order to protect the surface (semiconductor element) of the semiconductor wafer 201 from stress and dirt at the time of back surface polishing, which is the next step. It is.
  • the back surface polishing step of step 2 is a step of polishing the semiconductor wafer 201 with the surface protective tape 2 attached thereto to a predetermined thickness according to the type of package, and the polishing stage 3 to which the semiconductor wafer 201 is fixed. In this step, the polishing wheel 5 with the grindstone 4 is rotated to rotate.
  • the tape applying step of step 3 is a step of attaching the semiconductor wafer 201 to the dicing tape 7 attached to the wafer ring 6 as preparation for dicing which is the next step.
  • the surface protection tape peeling process of the process 4 is a process of peeling the surface protection tape 2 affixed on the semiconductor wafer 201 surface using the peeling tape 8, as shown in FIG.
  • the semiconductor wafer 201 is cut along the dicing area (scribe line) 21 in the vertical direction and the horizontal direction by the dicing blade 9, and separated into a predetermined chip size. It is a process to do.
  • the die-bonding process of process 6 is a process of mounting the separated semiconductor chip 10 on a lead frame as shown in FIG. Specifically, the paste 12 is applied on the island 11, and the separated semiconductor chip 10 is picked up using a collet 13, placed on a predetermined position on the paste 12, and thermally cured.
  • the wire bonding step of step 7 is a step of connecting the bonding pads 14 and the leads 15 of the semiconductor chip 10 mounted on the lead frame using the wires 16 as shown in FIG.
  • wire connection gold wire, silver wire, copper wire, aluminum wire or the like is used.
  • the resin molding step of step 8 is a step of injecting a plastic resin 18 into a mold die 17 on which a lead frame is set by a plunger 19 to form a package, and then thermosetting. .
  • the exterior plating step of step 9 is a step of removing the mold resin burrs leaking on the outer leads before plating, and then solder plating the outer leads for soldering and mounting on the substrate by the user.
  • the marking step of step 10 is a step of printing necessary information such as the product name on the surface of the package.
  • a method of printing using ink such as thermosetting ink or a method of engraving the package surface by laser irradiation is used.
  • the forming step of step 11 is a step of cutting each package individually from the lead frame and processing the outer leads into a predetermined shape using a mold.
  • the test process of the process 12 is a process of using a tester to determine whether the manufactured package is electrically good or defective.
  • the appearance inspection step of step 13 is a step of confirming the final appearance state of the device in accordance with the contents of the inspection standard.
  • visual inspection visual inspection that is confirmed by a person and measurement inspection using an inspection machine are used.
  • the packaging process of step 14 is stored in a predetermined shipping form (sleeve packaging using a plastic sleeve, tray packaging using a plastic tray, tape & reel packaging using an embossed tape), and further aluminum laminate sealing.
  • a predetermined shipping form strip packaging using a plastic sleeve, tray packaging using a plastic tray, tape & reel packaging using an embossed tape
  • This is a process of carrying out moisture-proof packaging, storing it in a designated case, and shipping it.
  • the surface protective tape 2 is applied to the front surface of the semiconductor wafer 201 to prevent contamination during back surface polishing, and polishing is performed to a specified polishing thickness.
  • the wafer since the Si substrate 23 and the GaN-based semiconductor film 24 have different thermal expansion coefficients or lattice constants, the wafer may be broken.
  • a WSS wafer support system
  • the polished semiconductor wafer 201 is bonded to the dicing tape 7 attached to the wafer ring 6, and the surface protection tape 2 is peeled off.
  • the surface protective tape 2 may be peeled off first and then attached to the dicing tape 7.
  • the semiconductor wafer 201 is cut along the dicing area (scribe line) 21 by the dicing blade 9 in the vertical and horizontal directions at a blade rotation speed of 30,000 rpm and a cutting speed of 5 mm / s. 170 is divided into pieces.
  • the semiconductor device 170 is separated into pieces using a dicing blade 9 instead of laser dicing. For this reason, the cutting time can be shortened and the semiconductor device 170 can be manufactured at a low cost as compared with the case of using laser dicing, which is expensive and has a problem of removing debris (evaporation residue).
  • the blade load is large and the generation rate of surface chipping and interlayer cracks is high in the single cut full cut method, at least the uniaxial 71 for cutting the GaN-based semiconductor film and the Si substrate are cut.
  • a two-step step cut method using a step cut using two shafts 72 is used. Thereby, the load of the blade at the time of blade dicing can be reduced, and the occurrence rate of surface chipping and interlayer cracks can be reduced.
  • the semiconductor device 170 is formed such that the end of the dicing groove 27 on the element region 20 side is higher than the central portion of the dicing groove 27 in the width direction W on the bottom surface 27a of the dicing groove 27. Since the semiconductor wafer 201 having the shape change region 40 is separated into individual pieces, the spread of cracks, surface chipping, and film peeling that occur during blade dicing is suppressed.
  • the spread of interlayer cracks and surface chipping generated during dicing is substantially reduced from the metal ring 22. It can be suppressed to a region 10 ⁇ m away. Therefore, the semiconductor device 170 having high yield and reliability can be obtained at low cost.
  • the bottom surface 27a of the dicing groove 27 is configured such that the end of the dicing groove 27 on the element region 20 side is higher than the central portion of the dicing groove 27 in the width direction W.
  • the shape change area 40 is provided, the present invention is not limited to this.
  • the shape of the bottom surface 327a of the dicing groove 327 is configured such that the end of the dicing groove 327 on the element region 20 side is lower than the center in the width direction of the bottom surface 327a of the dicing groove 327.
  • a change region 340 may be provided, and, as shown in FIG.
  • the end of the dicing groove 27 on the element region 20 side is located at the bottom surface 427 a of the dicing groove 427 rather than the central portion in the width direction of the dicing groove 27.
  • the shape change region 40 is formed by changing the film thickness of the dielectric films 25, 125, and 225 on the bottom surface 27a of the dicing groove 27.
  • the thickness of the dielectric films 25, 125, and 225 on the bottom surface 527a of the dicing groove 527 is made substantially constant, and the thickness of the protective film 526 is changed to form the shape change region 540. It may be.
  • the semiconductor wafer 301 according to the fifth embodiment of the present invention has a film thickness T1 of the GaN-based semiconductor film 24 without providing a shape change region in the dielectric film 325 on the bottom surface 727a of the dicing groove 727.
  • the ratio of the thickness T2 of the dielectric film 325 to the thickness of the dielectric film 325 is 3.3 or less.
  • the same number is attached
  • the film thickness T2 of the dielectric film 325 on the bottom surface 727a of the dicing groove 727 is 0.2 ⁇ m to 4 ⁇ m
  • the width W0 of the dicing region 21 is 90 ⁇ m
  • the width W1 of the dicing groove 27 is 70 ⁇ m.
  • the dielectric film 425 for example, a SiO 2 film having a thickness of 2.0 ⁇ m or less manufactured by p-CVD is used.
  • the film thickness of the dielectric film 1025 on the bottom surface 1027a of the dicing groove 1027 is large, and the ratio of the film thickness of the dielectric film 1025 to the film thickness of the GaN-based semiconductor film 24 is the same as that of the fifth embodiment.
  • the stress (crack) P8 generated near the interface between the GaN-based semiconductor film 24 and the dielectric film 1025 is directed in the direction of the arrow A8, and the Si substrate 23 and the GaN-based semiconductor film
  • the stress (crack) P9 generated near the interface with 24 is directed in the direction of arrow A9. For this reason, there are cases where these stresses cannot be released to the outside of the semiconductor wafer.
  • dicing was performed on wafers in which the ratio of the film thickness (T2) of the dielectric film to the film thickness (T1) of the GaN-based semiconductor film at the bottom of the dicing groove was changed, and side cracks (interlayers) during blade dicing were performed. The occurrence of cracks and surface chipping) was investigated.
  • Each of the semiconductor wafers used here has the same configuration as that of the semiconductor wafer 1 except for the ratio of the thickness (T2) of the dielectric film to the thickness (T1) of the GaN-based semiconductor film at the bottom of the dicing groove. Have.
  • the ratio (T2 / T1) of the film thickness (T2) of the dielectric film to the film thickness (T1) of the GaN-based semiconductor film at the bottom of the dicing groove is set to 3.3 or less, whereby surface chipping and interlayer It has been found that the spread of cracks can be reliably suppressed to improve the yield, and the highly reliable semiconductor device 70 can be singulated.
  • the ratio (T2 / T1) of the thickness (T2) of the dielectric film 325 to the thickness (T1) of the GaN-based semiconductor film 24 is set to 3.3 or less.
  • the stress (crack) P10 generated near the interface between the GaN-based semiconductor film 24 and the dielectric film 325 can be directed in the direction of the arrow A10.
  • the stress (crack) P11 generated near the interface between the Si substrate 23 and the GaN-based semiconductor film 24 generated when dicing further proceeds can be directed in the direction of the arrow A11.
  • the ratio of the film thickness (T2) of the protective film 426 to the film thickness (T1) of the GaN-based semiconductor film 24 is set to 3.3 or less on the bottom surface of the dicing groove 827.
  • the dielectric film 425 for example, a SiO 2 film having a thickness of 2.0 ⁇ m or less manufactured by p-CVD is used, and as the protective film 426, a SiN film having a thickness of 0.9 ⁇ m or less manufactured by p-CVD is used. Used.
  • the stress (crack) P12 generated in the vicinity of the interface between the protective film 426 and the GaN-based semiconductor film 24 is indicated by the arrow A12 before the side wall 827b of the dicing groove 827. Can be directed in the direction. Further, the stress (crack) P13 generated in the vicinity of the interface between the GaN-based semiconductor film 24 and the Si substrate 23 generated when the dicing further proceeds can be directed in the direction of the arrow A13. In other words, the stress generated by dicing can be directed to the outside of the semiconductor wafer 401 to make it difficult to enter the semiconductor element 30 side from the wall surface 827b of the dicing groove 827. Therefore, cracks, surface chipping, and spread of film peeling can be reliably ensured. Thus, the yield of the separated semiconductor device 70 can be improved, and the reliability of the separated semiconductor device 70 can be improved.
  • the processing depth of the dicing groove 827 can be reduced.
  • the processing time of the dicing groove 827 can be shortened, and the resist film thickness used in the processing of the dicing groove 827 can be reduced to reduce the processing cost.
  • the protective film 426 is laminated on the surface of the groove portion 428, thereby forming the dicing groove 827.
  • Two or more dielectric films may be laminated on the bottom surface of the dicing groove. That is, if the ratio of the total film thickness (T2) of the dielectric film on the bottom surface of the dicing groove to the film thickness (T1) of the GaN-based semiconductor film is 3.3 or less, the dielectric is formed so that the GaN-based semiconductor film is not exposed. A part of the film may be left, or a third dielectric film may be laminated on the protective film.
  • the semiconductor wafer 501 of the seventh embodiment has a dielectric film 25 corresponding to the film thickness T1 of the GaN-based semiconductor film 24 with the shape change region 40 provided on the bottom surface 927a of the dicing groove 927.
  • the semiconductor wafer 1 is different from the semiconductor wafer 1 of the first embodiment in that the ratio of the film thickness T2 is 3.3 or less.
  • the same number is attached
  • the largest film thickness of the dielectric film 25 is T2 in the highest portion of the shape change region 40, that is, the bottom surface 927a of the dicing groove 927.
  • the shape change region 40 is provided on the bottom surface 927a on the element region 20 side of the dicing groove 927, and the GaN-based semiconductor film 24 is formed on the bottom surface 927a of the dicing groove 927.
  • the ratio of the film thickness T2 of the dielectric film 25 to the film thickness T1 is 3.3 or less, and the end of the dicing groove 927 on the element region 20 side is located at the end of the dicing groove 927 in the width direction W. It is high. Thereby, the stress (crack) P14 generated near the interface between the GaN-based semiconductor film 24 and the dielectric film 225 can be directed in the direction of the arrow A14.
  • the stress (crack) P15 generated near the interface between the Si substrate 23 and the GaN-based semiconductor film 24 generated when the dicing further proceeds can be directed in the direction of the arrow A15.
  • stress generated during dicing, particularly blade dicing can be directed to the outside of the semiconductor wafer 501, a semiconductor that is separated into individual pieces by suppressing cracks, surface chipping, and film peeling that occur during dicing.
  • the yield of the device 70 can be improved and the reliability of the semiconductor device 70 to be separated can be improved.
  • dicing is performed on each of the semiconductor wafer 301 of the fifth embodiment and the semiconductor wafer 501 of the seventh embodiment where the bottom surfaces of the dicing grooves are substantially flat, and generation of interlayer cracks and surface chipping during blade dicing is performed. Examined.
  • the surface chipping C and the interlayer crack P spreading from the cutting part 57 stop before the wall surface 727b of the dicing groove 727 and continue to the metal ring 22 during blade dicing. Did not reach.
  • the surface chipping C and the interlayer cracks P that spread from the cutting portion 57 are formed in the dicing groove 927 during blade dicing. It stopped in front of the wall surface 927b and did not reach the metal ring 22. In particular, the interlayer crack P stopped before the wall surface 927b of the dicing groove 927 than the semiconductor wafer 301 of the fifth embodiment.
  • the shape change region 40 is not limited to the case where the bottom surface 927a of the dicing groove 927 is configured to be higher than the central portion of the dicing groove 927 in the width direction W, but the central portion of the dicing groove in the width direction W. It may be configured to be lower.
  • the semiconductor wafers 301, 401, 501 of the fifth to seventh embodiments can be separated into semiconductor devices 170, respectively, by the manufacturing method shown in the fourth embodiment.
  • the HFET having a recess structure in which the ohmic electrode reaches the GaN layer has been described as the semiconductor element 30.
  • the semiconductor element 30 may be an HFET in which ohmic electrodes to be a source electrode and a drain electrode are formed on an undoped AlGaN layer without forming a recess.
  • the semiconductor element 30 is not limited to the HFET using the 2DEG layer 35 but may be a field effect transistor having another configuration.
  • the semiconductor device is not limited to a normally-on type HFET, and may be a normally-off type semiconductor element.
  • the field effect transistor is not limited to a Schottky electrode, and may be an insulated gate field effect transistor.
  • the semiconductor wafers 1, 101, 201 of the present invention are A substrate 23; A GaN-based semiconductor film 24 stacked on the substrate 23; A plurality of element regions 20 having a semiconductor element 30 provided on the GaN-based semiconductor film 24 and a metal ring 22 provided on the GaN-based semiconductor film 24 and disposed so as to surround the semiconductor element 30.
  • the inventor has intensively studied the suppression of cracks, surface chipping, and film peeling that occur during dicing of the semiconductor wafers 1, 101, 201 having the GaN-based semiconductor film 24 grown on the Si substrate 23, particularly during blade dicing.
  • a dicing groove 27 is provided in the dielectric films 25, 125, and 225 so that the GaN-based semiconductor film 24 is not exposed, and the dicing groove 27 is further formed at the bottom surface 27a than the central portion in the width direction W of the dicing groove 27.
  • the end portion of the dicing groove 27 on the element region 20 side is lower than the center portion in the width direction W of the dicing groove 27 on the bottom surface 27 a of the dicing groove 27. Higher or lower.
  • stress generated during dicing can be directed to the outside of the semiconductor wafers 1, 101, 201 to suppress the spread of cracks, surface chipping, and film peeling, so that the yield of the separated semiconductor devices 70, 170 can be increased.
  • the reliability of the separated semiconductor devices 70 and 170 can be improved.
  • the dielectric films 125 and 225 are formed of a multilayer film having at least two layers.
  • the present inventor makes the dielectric films 125 and 225 covering the bottom 27a of the dicing groove 27 in a multilayer structure, and makes the film thickness of each layer below a certain level, so that cracks, surface generated during dicing, particularly blade dicing, It has been found that the spread of chipping and film peeling can be greatly reduced.
  • the entire film thickness of the dielectric films 125 and 225 is the same. Therefore, the film thickness of each layer is the same as that of the dielectric films 125 and 225. Compared to the case of forming with a layer, it becomes smaller. For this reason, the stress generated by dicing can be directed to the outside of the semiconductor wafers 101 and 201 at a position before the wall surface 27b of the dicing groove 27. As a result, cracks, surface chipping, and film peeling that occur during dicing can be reliably suppressed to improve the yield of the individual semiconductor devices 70 and 170, and the individual semiconductor devices 70 and 170 can be separated. Can improve the reliability.
  • the semiconductor devices 70 and 170 of the present invention include Semiconductor devices 70, 170 separated from the semiconductor wafers 1, 101, 201, In the dicing region 21, at least a part of the dicing groove 27 is cut out so as to remain in the semiconductor devices 70 and 170.
  • the semiconductor devices 70 and 170 having the above configuration since the shape of the bottom surface 27a on the element region 20 side of the dicing groove 27 is separated from the semiconductor wafers 1, 101 and 201 configured to change, the dicing is performed. Occasional cracks, surface chipping, and film peeling can be suppressed.
  • a highly reliable semiconductor device 170 can be obtained without using laser dicing, which is expensive and has a problem of removing debris (evaporation residue). For this reason, the low-cost semiconductor device 170 can be manufactured in a short cut time.
  • a method for manufacturing the semiconductor devices 70 and 170 of the present invention includes: Growing a GaN-based semiconductor film 24 on the substrate 23; An element region 20 having a plurality of semiconductor elements 30 and a metal ring 22 disposed so as to surround the semiconductor elements 30 is formed on the GaN-based semiconductor film 24, and dielectric films 25, 125, and 225 are formed.
  • Laminating steps Forming a dicing region 21 having dicing grooves 27 provided in a lattice shape so as to partition the element region 20; Dicing the dicing groove 27 to cut out semiconductor devices 70 and 170 including the semiconductor element 30 and at least a part of the dicing groove 27; With In the dicing groove 27, the GaN-based semiconductor film 24 is not exposed at the bottom surface 27a of the dicing groove 27, and the element of the dicing groove 27 is more than the central portion in the width direction W of the dicing groove 27. It is characterized in that it is formed so that the end on the region 20 side becomes higher or lower.
  • the dicing groove 27 is not exposed from the bottom surface 27a, and the dicing groove 27 is more than the central portion of the dicing groove 27 in the width direction W. Since the end of the dicing groove 27 on the element region 20 side is formed to be higher or lower, the stress generated by dicing can be directed to the outside of the semiconductor wafer 201.
  • the GaN-based semiconductor film 24 is not exposed from the surface of the bottom surface of the dicing groove 27. For this reason, when testing the semiconductor element 30 in the wafer state, a breakdown voltage test or the like can be performed by applying a high voltage in the wafer state without destroying the semiconductor element 30.
  • the semiconductor devices 70 and 170 are separated into pieces by blade dicing using a dicing blade.
  • the cost is high, and the semiconductor devices 70 and 170 having a low cutting time and a low cost are obtained as compared with laser dicing in which removal of debris (evaporation residue) is a problem. Can be provided.
  • the blade dicing is performed by step cut using one axis for cutting the GaN-based semiconductor film 24 and two axes for cutting the substrate 23.
  • the load on the dicing blade during blade dicing can be reduced, and the occurrence of correlated cracks and surface chipping can be reduced.
  • the semiconductor wafers 301, 401, 501 of the present invention are A substrate 23; A GaN-based semiconductor film 24 stacked on the substrate 23; A plurality of element regions 20 having a semiconductor element 30 provided on the GaN-based semiconductor film 24 and a metal ring 22 provided on the GaN-based semiconductor film 24 and disposed so as to surround the semiconductor element 30.
  • a lattice is formed on the dielectric films 25, 26, 325, 425, and 426 without exposing the GaN-based semiconductor film 24 along the outer periphery of the metal ring 22 so as to partition the element region 20.
  • the inventor has intensively studied the suppression of cracks, surface chipping, and film peeling that occur during dicing of the semiconductor wafers 301, 401, and 501 having the GaN-based semiconductor film 24 grown on the Si substrate 23, particularly during blade dicing.
  • dicing grooves 727, 827, and 927 are provided in the dielectric films 25, 26, 325, 425, and 426 so that the GaN-based semiconductor film 24 is not exposed, and the bottom surfaces 727a of the dicing grooves 727, 827, and 927 are In 827a and 927a, the ratio of the total film thickness of the dielectric films 25, 26, 325, 425, and 426 to the film thickness of the GaN-based semiconductor film 24 is set to 3.3 or less, thereby generating cracks generated during blade dicing, It was discovered that the spread (width) of surface chipping and film peeling can be suppressed.
  • the dielectric films 25, 26, 26, 227 a, 927 a with respect to the film thickness of the GaN-based semiconductor film 24 are formed on the bottom surfaces 727 a, 827 a, 927 a of the dicing grooves 727, 827, 927.
  • the ratio of the total film thickness of 325, 425, 426 is 3.3 or less.
  • the semiconductor device 70 with high reliability can be obtained without using laser dicing, which is expensive and has a problem of removing debris (evaporation residue). For this reason, the low-cost semiconductor device 70 can be manufactured in a short cut time.
  • the dielectric films 425 and 426 include at least first and second dielectric films 425 and 426 stacked on the GaN-based semiconductor film 24,
  • the dicing groove 827 penetrates the first dielectric film 425 to form a groove portion 428 through which the GaN-based semiconductor film 24 is exposed, and then at least the second dielectric film 426 is formed on the surface of the groove portion 428. It is formed by laminating.
  • the inventor forms a groove 428 that penetrates the first dielectric film 425 and exposes the GaN-based semiconductor film 24, and then laminates at least the second dielectric film 426 on the surface of the groove 428.
  • the dicing groove 827 it is possible to significantly reduce the spread of cracks, surface chipping and film peeling that occur during dicing, particularly during blade dicing.
  • the stress generated by dicing can be directed to the outside of the semiconductor wafer 401 at a position before the wall surface 827 b of the dicing groove 827.
  • cracks, surface chipping, and film peeling that occur during dicing can be reliably suppressed to improve the yield of the individual semiconductor devices 70 and 170, and the individual semiconductor devices 70 and 170 can be separated. Can improve the reliability.
  • An end of the dicing groove 927 on the element region 20 side in the width direction of the bottom surface 927a is higher or lower than a center portion in the width direction of the dicing groove 927.
  • the ratio of the total film thickness of the dielectric films 25 and 26 to the film thickness of the GaN-based semiconductor film 24 on the bottom surface 927a of the dicing groove 927 is 3.3 or less,
  • the end of the dicing groove 927 on the element region 20 side is higher or lower than the central portion of the dicing groove 927 in the width direction W.
  • the semiconductor devices 70 and 170 of the present invention include Semiconductor devices 70, 170 separated from the semiconductor wafers 301, 401, 501, In the dicing region 21, at least a part of the dicing grooves 727, 827, and 927 is cut out so as to remain in the semiconductor devices 70 and 170.
  • the ratio of the total film thickness of the dielectric films 25, 26, 325, 425, and 426 to the film thickness of the GaN-based semiconductor film 24 is 3.3 or less. Since the configured semiconductor wafers 301, 401, and 501 are separated into individual pieces, the spread of cracks, surface chipping, and film peeling that occur during dicing can be suppressed.
  • a method for manufacturing the semiconductor devices 70 and 170 of the present invention includes: Growing a GaN-based semiconductor film 24 on the substrate 23; An element region 20 having a plurality of semiconductor elements 30 and a metal ring 22 disposed so as to surround the semiconductor elements 30 is formed on the GaN-based semiconductor film 24, and at least one dielectric film 25, 26, 325, 425, 426, Forming a dicing region 21 having dicing grooves 727, 827, and 927 provided in a lattice shape so as to partition the element region 20; Dicing the dicing grooves 727, 827, 927 to cut out semiconductor devices 70, 170 including the semiconductor element 30 and at least a part of the dicing grooves 727, 827, 927; With The dicing grooves 727, 827, 927 are formed on the bottom surfaces 727a, 827a, 927a of the dicing grooves 727, 827, 927 without exposing the GaN-based semiconductor film 24, and the film thickness of the Ga
  • the dicing grooves 727, 827, and 927 are not exposed to the GaN-based semiconductor film 24 from the bottom surfaces 727 a, 827 a, and 927 a, and the GaN-based semiconductor film 24 is formed. Since the ratio of the total film thickness of the dielectric films 25, 26, 325, 425, and 426 to the film thickness is 3.3 or less, the stress generated by dicing is applied to the semiconductor wafers 301, 401, and 501. Can be directed outside.
  • the GaN-based semiconductor film 24 is not exposed from the surfaces of the bottom surfaces 727a, 827a, and 927a of the dicing grooves 727, 827, and 927. For this reason, when testing the semiconductor element 30 in the wafer state, a breakdown voltage test or the like can be performed by applying a high voltage in the wafer state without destroying the semiconductor element 30.

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Abstract

　半導体ウェハ（１）が、基板（２３）と、基板（２３）上に積層されたＧａＮ系半導体膜（２４）と、ＧａＮ系半導体膜（２４）上に設けられた複数の素子領域と、ＧａＮ系半導体膜（２４）上に積層された誘電体膜（２５）と、上記素子領域を区画するように上記誘電体膜を貫通することなく格子状に設けられたダイシング溝（２７）を有するダイシング領域（２１）とを備えている。そして、ダイシング溝（２７）の底面（２７ａ）において、ダイシング溝（２７）の幅方向（Ｗ）の中央部よりも、ダイシング溝（２７）の素子領域側の端部を高く、または、低くした。

Description

半導体ウェハ、半導体ウェハから個片化された半導体装置および半導体装置の製造方法
　本発明は、半導体ウェハと、この半導体ウェハから個片化された半導体装置およびその製造方法とに関する。
　近年、高耐圧特性を有し、且つ、大電流を流す用途に用いられているパワーデバイスが盛んに開発されている。このようなパワーデバイスの開発には、高い絶縁破壊電界、および、高い飽和電子速度を有する材料である窒化物半導体が注目されている。その中でもＧａＮ（窒化ガリウム）を用いたＧａＮパワーデバイスは、将来の低損失・高速パワースイッチングシステムにおいて省エネルギー化に大きく貢献するものと期待されている。
　上記ＧａＮパワーデバイスの製造において、通常シリコンで用いられるブレードダイシングを用いた場合、ＧａＮ膜がシリコンよりも硬く、また、ＧａＮ等の窒化物半導体とシリコンとは、格子定数および熱膨張係数等が異なるため、ダイシング時に、シリコン基板とＧａＮ膜との界面近傍に大きなストレスが発生する。そして、この界面近傍のストレスが発生した領域に、ダイシングによる機械的衝撃が加わると、この界面近傍を起点としてクラック等が発生してしまう。この問題を解決するため、例えば、レーザーダイシングが用いられる。
　レーザーダイシングを用いた従来の半導体ウェハとしては、例えば、特開２００６－２２２２５８号公報 (特許文献１)に記載されたものがある。この従来の半導体ウェハでは、レーザーダイシングとブレードダイシングとを組み合わせて、半導体ウェハを切断している。
特開２００６－２２２２５８号公報
　しかしながら、上記ＧａＮパワーデバイスの製造にレーザーダイシングを用いた場合でも、レーザーダイシング時に発生するデブリ（蒸発物残渣）を除去する必要があり、コストが増加するという問題があった。
　また、ブレードダイシングを用いる場合の問題を解決するために、ＧａＮ膜をエッチングにて除去する方法も考えられる。しかし、ＧａＮは化学的に非常に安定した物質であり、一般的な酸（塩酸、硫酸、硝酸等）や塩基では溶解せず、室温ではあらゆる溶液にエッチングされない。このため、半導体の製造工程におけるエッチングの際には、反応性イオンエッチングによるドライエッチングを行う必要があり、エッチング速度が遅く生産性が悪くなる。
　そこで、本発明の課題は、高い歩留りおよび信頼性を有する半導体ウェハと、この半導体ウェハから個片化された半導体装置およびその製造方法とを提供することにある。
　上記課題を解決するため、本発明の半導体ウェハは、
　基板と、
　上記基板上に積層されたＧａＮ系半導体膜と、
　上記ＧａＮ系半導体膜上に設けられた半導体素子と、上記ＧａＮ系半導体膜上に設けられると共に、上記半導体素子を囲むように配置された金属リングとを有する複数の素子領域と、
　上記ＧａＮ系半導体膜上に積層された誘電体膜と、
　上記誘電体膜上に開口すると共に、上記素子領域を区画するように上記金属リングの外周に沿って、上記誘電体膜を貫通することなく格子状に設けられたダイシング溝を有するダイシング領域と、
を備え、
　上記ダイシング溝の底面において、上記ダイシング溝の幅方向の中央部よりも、上記ダイシング溝の上記素子領域側の端部が高くなり、または、低くなっていることを特徴としている。
　また、本発明の半導体装置は、
　上記半導体ウェハから個片化された半導体装置であって、
　上記ダイシング領域のうち、上記ダイシング溝の少なくとも一部が、上記半導体装置に残されるよう切り出されたことを特徴としている。
　また、本発明の半導体装置の製造方法は、
　基板上にＧａＮ系半導体膜を成長させる工程と、
　上記ＧａＮ系半導体膜上に、複数の半導体素子と、この半導体素子を囲むように配置される金属リングとを有する素子領域を形成すると共に、誘電体膜を積層する工程と、
　上記素子領域を区画するように格子状に設けられるダイシング溝を有するダイシング領域を形成する工程と、
　上記ダイシング溝をダイシングして、上記半導体素子と上記ダイシング溝の少なくとも一部とを含む半導体装置を切り出す工程と、
を備え、
　上記ダイシング溝が、上記ダイシング溝の底面において、上記ＧａＮ系半導体膜が露出することなく、かつ、上記ダイシング溝の幅方向の中央部よりも、上記ダイシング溝の上記素子領域側の端部が高くなり、または、低くなるように形成されることを特徴としている。
　本発明によれば、ダイシング溝の底面において、ダイシング溝の幅方向の中央部よりも、ダイシング溝の上記素子領域側の端部が高くなり、または、低くなっている。このため、例えばブレードダイシングを用いた場合でも、ダイシング時に発生する応力を半導体ウェハの外部に向かわせて、クラック、表面チッピングおよび膜はがれの広がりを抑制できる。よって、個片化される半導体装置の歩留りを改善できると共に、この半導体装置の信頼性を向上できる。
　また、コストが高く、デブリ（蒸発物残渣）の除去が問題となるレーザーダイシングを用いなくても、信頼性の高い半導体装置を得ることができる。このため、信頼性が高く低コストの半導体装置を、短いカット時間で製造できる。
本発明の第１実施形態の半導体ウェハを示す平面図である。 図１の半導体ウェハのＸ部分の拡大図である。 図２のIII－III線から見た断面模式図である。 図１の半導体ウェハのダイシング溝を示す断面模式図である。 図１の半導体ウェハの製造方法を説明するための断面模式図である。 図５に続く半導体ウェハの製造方法を説明するための断面模式図である。 図６に続く半導体ウェハの製造方法を説明するための断面模式図である。 図７に続く半導体ウェハの製造方法を説明するための断面模式図である。 図８に続く半導体ウェハの製造方法を説明するための断面模式図である。 ダイシング溝の底面が略平坦である半導体ウェハのダイシング時に発生する層間クラックおよび表面チッピングの広がりを示す部分断面模式図である。 図１の半導体ウェハのダイシング時に発生する層間クラックおよび表面チッピングの広がりを示す部分断面模式図である。 ダイシング溝を形成していない半導体ウェハのダイシング時におけるダイシング表面を示す光学顕微鏡像の図である。 ダイシング溝を形成しているが、ダイシング溝の底面が略平坦である半導体ウェハのダイシング時におけるダイシング表面を示す光学顕微鏡像の図である。 図１の半導体ウェハのダイシング時におけるダイシング表面を示す光学顕微鏡像の図である。 本発明の第２実施形態の半導体ウェハの断面模式図である。 図１５の半導体ウェハのダイシング時における層間クラックの発生幅と第２の誘電体膜の膜厚との相関図である。 図１５の半導体ウェハのダイシング時に発生する層間クラックおよび表面チッピングの広がりを示す部分断面模式図である。 図１５の半導体ウェハのダイシング時におけるクラックの発生幅と、ダイシング溝の底面における誘電体膜の膜厚との相関図である。 ダイシングにより発生した層間クラックおよび表面チッピングの発生数について、本発明の第３実施形態の半導体ウェハと従来の半導体ウェハとを比較した比較図である。 本発明の第４実施形態の半導体装置を示す断面模式図である。 半導体ウェハをパッケージ化するための工程を示す図である。 図２１の表面保護テープ貼付工程を説明するための図である。 図２１の裏面研磨工程を説明するための図である。 図２１のダイシングテープ貼付工程を説明するための図である。 図２１の表面保護テープ剥がし工程を説明するための図である。 図２１のダイシング工程を説明するための図である。 図２１のダイボンド工程を説明するための図である。 図２１のワイヤボンド工程を説明するための図である。 図２１の樹脂モールド工程を説明するための図である。 図２０の半導体装置の製造方法を説明するための図である。 図３０に続く半導体装置の製造方法を説明するための図である。 図３１に続く半導体装置の製造方法を説明するための図である。 本発明の他の実施形態の半導体ウェハまたは半導体装置におけるダイシング溝を示す断面模式図である。 本発明の別の実施形態の半導体ウェハまたは半導体装置におけるダイシング溝を示す断面模式図である。 本発明の異なる実施形態の半導体ウェハまたは半導体装置におけるダイシング溝を示す断面模式図である。 本発明の第５実施形態の半導体ウェハのダイシング溝を示す断面模式図である。 ダイシング溝の底面の誘電体膜が厚い半導体ウェハのダイシング時に発生する層間クラックおよび表面チッピングの広がりを示す部分断面模式図である。 図３６の半導体ウェハのダイシング時に発生する層間クラックおよび表面チッピングの広がりを示す部分断面模式図である。 図３６の半導体ウェハのダイシング時におけるサイドクラックの広がり幅とＴ２／Ｔ１膜厚比との相関図である。 本発明の第６実施形態の半導体ウェハの断面模式図である。 図４０の半導体ウェハのダイシング時における層間クラックの発生幅と第２の誘電体膜の膜厚との相関図である。 本発明の第７実施形態の半導体ウェハの断面模式図である。 図４２の半導体ウェハのダイシング時に発生する層間クラックおよび表面チッピングの広がりを示す部分断面模式図である。 図３６の半導体ウェハのダイシング時におけるダイシング領域の表面を示す光学顕微鏡像の図である。 図４２の半導体ウェハのダイシング時におけるダイシング領域の表面を示す光学顕微鏡像の図である。
　（第１実施形態）
　本発明の第１実施形態の半導体ウェハ１は、図１，図２に示すように、複数の素子領域２０と、この素子領域２０を区画するように格子状に設けられたダイシング領域２１とを備えている。この素子領域２０内には、半導体素子３０（回路部）と、半導体素子３０上に設けられたボンディングパッド１４と、半導体素子３０を囲うように設けられた金属リング２２とが、各々設けられている。この半導体素子３０は、ＧａＮ系ＨＦＥＴ(Hetero-junction Field Effect Transistor；ヘテロ接合電界効果トランジスタ)である。
　なお、上記半導体ウェハ１から個片化される半導体装置７０は、素子領域２０と、この素子領域２０周囲のダイシング領域２１の一部とで、構成される。
　上記半導体素子３０は、図３に示すように、基板２３と、この基板２３上に積層されたＧａＮ系半導体膜２４とを有している。第１実施形態では、基板２３として、６インチサイズ厚さ６２５μｍのシリコン（Ｓｉ）基板を用いている。
　なお、基板２３は、Ｓｉ基板に限らず、例えばサファイヤ基板またはＳｉＣ基板であってもよい。
　ＧａＮ系半導体膜２４は、アンドープＡｌＧａＮバッファ層と、このアンドープＡｌＧａＮバッファ層上に積層されたアンドープＧａＮチャネル層と、このアンドープＧａＮチャネル層上に積層されたアンドープＡｌＧａＮバリア層とで構成された窒化物半導体積層体である。
　なお、説明の便宜上、アンドープＡｌＧａＮバッファ層、アンドープＧａＮチャネル層およびアンドープＡｌＧａＮバリア層を図示していない。また、半導体素子３０は、簡略化して模式的に示している。このため、ソース電極、ドレイン電極およびゲート電極の大きさや間隔は、実際のものとは異なっている。
　上記ＧａＮ系半導体膜２４では、アンドープＧａＮチャネル層とアンドープＡｌＧａＮバリア層との界面近傍に、２ＤＥＧ層(２次元電子ガス層)３５が発生する。この２ＤＥＧ層３５は、半導体素子３０の周囲に形成された素子分離溝３６によって、半導体素子３０領域のみに発生するようになっている。
　なお、上記ＧａＮチャネル層に替えて、上記ＡｌＧａＮバリア層よりもバンドギャップの小さい組成を有するＡｌＧａＮチャネル層としてもよい。また、上記ＡｌＧａＮバリア層上にキャップ層として、例えばＧａＮからなる約１ｎｍの厚さの層を設けてもよい。
　また、上記ＧａＮ系半導体膜２４は、ソース電極３１とドレイン電極３２とを備えている。ソース電極３１とドレイン電極３２とは、上記ＡｌＧａＮバリア層と２ＤＥＧ層３５を貫通してＧａＮチャネル層まで達する凹部に、互いに間隔をあけて形成されている。また、ＡｌＧａＮバリア層上、かつ、ソース電極３１およびドレイン電極３２の間には、ゲート電極３３が形成されている。
　上記ソース電極３１とドレイン電極３２とはオーミック電極であり、上記ゲート電極３３はショットキー電極である。上記ソース電極３１、ドレイン電極３２、ゲート電極３３および活性領域で、ＨＦＥＴを構成している。
　ここで、活性領域とは、ＡｌＧａＮバリア層上のソース電極３１とドレイン電極３２との間に配置されたゲート電極３３に印加される電圧によって、ソース電極３１とドレイン電極３２との間でキャリアが流れる窒化物半導体積層体(ＧａＮチャネル層、ＡｌＧａＮバリア層)の領域である。
　上記ＧａＮ系半導体膜２４（ＡｌＧａＮバリア層）上には、ＳｉＯ２からなる誘電体膜２５と、ＳｉＮからなる保護膜２６とが形成されている。誘電体膜２５は、ＧａＮ系半導体膜２４上に形成され、保護膜２６は、誘電体膜２５上に形成されている。誘電体膜２５のソース電極３１、ドレイン電極３２およびゲート電極３３上の領域に、コンタクト部としてのビア３４（図３では、ドレイン電極３２上のビアのみ図示している）が形成されている。ソース電極３１、ドレイン電極３２およびゲート電極３３の各電極は、ビア３４を介してボンディングパッド１４（図３では、一方のボンディングパッドのみ図示している）に接続されている。
　なお、誘電体膜２５の材料として、ＳｉＯ２を使用したが、これに限らず、ＳｉＮ、ポリイミドなどの絶縁材料を用いてもよい。
　上記構成の半導体素子３０では、ＧａＮチャネル層とＡｌＧａＮバリア層との界面近傍に発生した２ＤＥＧ層３５でチャネルが形成され、このチャネルを、ゲート電極３３に電圧を印加することにより制御して、ソース電極３１、ドレイン電極３２およびゲート電極３３を有するＨＦＥＴをオンオフさせる。このＨＦＥＴは、ゲート電極３３に負電圧が印加されているときにゲート電極３３下のＧａＮチャネル層に空乏層が形成されてオフ状態となる一方、ゲート電極３３の電圧がゼロのときにゲート電極３３下のＧａＮチャネル層に空乏層がなくなってオン状態となる、ノーマリーオンタイプのトランジスタとして動作する。
　また、上記素子領域２０を区画しているダイシング領域２１には、ダイシング溝２７が設けられている。このダイシング溝２７は、誘電体膜２５および保護膜２６をエッチングすることにより、ダイシング溝２７の底面２７ａからＧａＮ系半導体膜２４が露出しないように形成されている。
　上記ダイシング溝２７は、図４に示すように、その底面２７ａにおいて、ダイシング溝２７の底面２７ａの幅方向Ｗの中央部よりも高くなっている（底面２７ａに対して図４の上側（開口側）に変化している）形状変化領域４０を有している。
　第１実施形態の半導体ウェハ１では、ダイシング溝２７の底面２７ａにおける誘電体膜２５の膜厚を０．２μｍ～３μｍ、ダイシング領域２１の幅Ｗ０を９０μｍ、ダイシング溝２７の幅Ｗ１を７０μｍとしている。
　なお、ダイシング溝２７からＧａＮ系半導体膜を露出させた場合、低い印加電圧で空気放電が発生してしまう。例えば、ダイシング溝２７とボンディングパッド１４との間の距離が７０μｍのとき、約６００Ｖの印加で空気放電が発生する。
　これに対して、上記半導体ウェハ１では、ボンディングパッド１４に６００Ｖ～１０００Ｖの高電圧を印加しても、ダイシング溝２７の底面２７ａの表面からＧａＮ系半導体膜２４が露出しない。このため、ウェハ状態で半導体素子３０のテストを行う場合に、半導体素子３０を破壊することなく、ウェハ状態で高電圧を印加して耐圧試験等を実施することができる。
　続いて、上記半導体ウェハ１の製造方法を、図５～図９に従って説明する。
　まず、図５に示すように、Ｓｉ基板２３上に、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition：有機金属気相成長)法を用いて、アンドープＡｌＧａＮバッファ層、アンドープＧａＮチャネル層、アンドープＡｌＧａＮバリア層を順に積層し、ＧａＮ系半導体膜２４を形成する。アンドープＧａＮチャネル層の厚さは、例えば１μｍであり、アンドープＡｌＧａＮバリア層の厚さは、例えば３０ｎｍである。このアンドープＧａＮチャネル層とアンドープＡｌＧａＮバリア層との界面近傍に、２ＤＥＧ層３５が発生する。
　そして、図６に示すように、ＧａＮ系半導体膜２４上の半導体素子３０が形成されない領域に、２ＤＥＧ層３５を貫通する素子分離溝３６を形成する。この素子分離溝３６は、一般的なフォトリソグラフィ法によりレジストをパターニングし、塩素系ガスを使用したＲＩＥ(reactive ion etching：リアクティブイオンエッチング)装置を用いて形成される。
　次に、図７に示すように、半導体素子３０を形成する。すなわち、素子領域２０内のＧａＮ系半導体膜２４上に、ＡｌＧａＮバリア層および２ＤＥＧ層３５を貫通してＧａＮチャネル層まで達する凹部を、互いに間隔をあけて形成する。この凹部は、ＡｌＧａＮバリア層の表面から２ＤＥＧ層３５を貫通できるものであればよく、素子分離溝３６と同様に、一般的なフォトリソグラフィ法によりレジストをパターニングし、塩素系ガスを使用したＲＩＥを用いて、例えば７０ｎｍの深さを有するように形成される。
　続いて、この凹部にスパッタリングによりＴｉ,Ａｌ,ＴｉＮを順に積層して、オーミック電極であるソース電極３１およびドレイン電極３２を形成する。このソース電極３１およびドレイン電極３２が形成された基板を、例えば４００℃以上かつ５００℃以下で１０分以上アニールすることによって、２ＤＥＧ層３５とオーミック電極との間にオーミックコンタクトが得られる。
　続いて、ソース電極３１およびドレイン電極３２の間のＧａＮ系半導体膜２４上に、スパッタリングによって形成したＷＮ，Ｗ積層膜からなるゲート電極３３を形成する。
　続いて、ＧａＮ系半導体膜２４上に、ｐ－ＣＶＤ(プラズマＣＶＤ)で製造したＳｉＮ膜とＳｉＯ２膜とを積層して、例えば１．０μｍ～４．５μｍの膜厚を有する誘電体膜２５を形成する。なお、誘電体膜２５の膜厚は、作製する半導体素子のメタル膜厚により変化する。
　続いて、誘電体膜２５のソース電極３１、ドレイン電極３２およびゲート電極３３上の領域に、コンタクト部としてのビア３４（図７～９では、ドレイン電極３２上のビアのみ図示している）を形成する。そして、このビア３４を介して、ソース電極３１、ドレイン電極３２およびゲート電極３３の各電極を、誘電体膜２５上に設けたボンディングパッド１４に接続する。
　次に、誘電体膜２５上の半導体素子３０の周囲に、金属リング２２を形成する。この金属リング２２は、一般的なフォトリソグラフィ法によりレジストをパターニングし、塩素系ガスを用いた一般的はＲＩＥ法を用いて、ＴｉＮ、ＡｌＣｕ，ＴｉＮ積層膜をそれぞれパターニングすることにより形成される。
　次に、図８に示すように、誘電体膜２５上に、ｐ－ＣＶＤで製造したＳｉＮからなり、例えば０．９μｍの膜厚を有する保護膜２６を形成する。なお、ボンディングパッド１４は、信号処理回路等との接続のため露出されており、保護膜２６により覆われていない。
　その後、図９に示すように、ダイシング領域２１の保護膜２６および誘電体膜２５をエッチングして、ダイシング溝２７を形成する。このダイシング溝２７は、フォトリソグラフィ法によりレジストをパターニングし、フッ素系ガスを用いたＲＩＥでドライエッチングすることにより形成される。
　図４に示す第１実施形態の半導体ウェハ１のダイシング溝２７は、例えば、ＲＦパワーを７５０Ｗ，放電圧力を１７００mTorrとし、ガスの流量をＡｒ＝８００ｓｃｃｍ、ＣＦ４＝１２０ｓｃｃｍとしたＲＩＥ装置でドライエッチングすることにより得られる。
　ところで、ＧａＮ系半導体膜上に誘電体膜を形成している従来の半導体ウェハでは、ダイシング時に、Ｓｉ基板２３とＧａＮ系半導体膜２４近傍との層間応力が大きくなるため、ダイシング溝の底面の誘電体膜を完全に除去し、底面からＧａＮ系半導体膜を露出させた従来の半導体ウェハと比較して、層間クラックが発生しやすくなる場合がある。
　これは、次の理由による。すなわち、図１０に示すように、ダイシング溝６２７の底面６２７ａが略平坦である半導体ウェハをダイシングすると、ＧａＮ系半導体膜２４と誘電体膜６２５との界面近傍に発生する応力（クラック）Ｐ１は、矢印Ａ１方向に向かい、Ｓｉ基板２３とＧａＮ系半導体膜２４との界面近傍に発生する応力（クラック）Ｐ２は、矢印Ａ２方向に向かう。このため、これらの応力を半導体ウェハの外部に上手く逃がすことができない場合があるからである。
　ここで、（１）ダイシング溝を有していない半導体ウェハ、（２）ダイシング溝を有しているが、ダイシング溝の底面が略平坦である半導体ウェハ、（３）第１実施形態の半導体ウェハ１のそれぞれについてダイシングを行って、ブレードダイシング時の層間クラックおよび表面チッピングの発生について調べた。なお、上記（１），（２）の構成の半導体ウェハは、ダイシング溝を除いて、半導体ウェハ１と同じ構成を有している。
　（１）の半導体ウェハでは、図１２に示すように、ブレードダイシング時に、切断部５７から広がる表面チッピングＣおよび層間クラックＰが、金属リング２２まで達した。この層間クラックＰは、ＧａＮ系半導体膜２４近傍で発生するクラックであり、金属リング２２では、その広がりを止める事が出来ない。このため、素子領域にまで層間クラックＰが広がる場合があった。
　（２）の半導体ウェハでは、図１３に示すように、ブレードダイシング時に、切断部５７から広がる表面チッピングＣおよび層間クラックＰが、ダイシング溝の壁面で止まり、金属リングまで達しなかった。
　（３）の半導体ウェハ１では、図１４に示すように、ブレードダイシング時に、切断部５７から広がる表面チッピングＣおよび層間クラックＰが、ダイシング溝２７の壁面２７ｂの手前で止まった。
　上記結果から、ダイシング溝を設けることで、表面チッピングＣおよび層間クラックＰの広がりを抑制できることが分かった。特に、ダイシング溝２７の底面２７ａの素子領域２０側の端部に形状変化領域４０を設けることで、表面チッピングＣおよび層間クラックＰの広がりを確実に抑制して、歩留りを改善できると共に、信頼性の高い半導体装置７０を個片化できることが分かった。
　すなわち、上記構成の半導体ウェハ１では、ダイシング溝２７の素子領域２０側における底面２７ａに形状変化領域４０を設けて、ダイシング溝２７の底面２７ａにおいて、ダイシング溝２７の幅方向Ｗの中央部よりも、ダイシング溝２７の上記素子領域２０側の端部を高くすることで、図１１に示すように、ＧａＮ系半導体膜２４と誘電体膜２５との界面近傍に発生する応力（クラック）Ｐ３を、矢印Ａ３の方向に向かわせることができる。また、ダイシングがさらに進行した際に発生するＳｉ基板２３とＧａＮ系半導体膜２４との界面近傍に発生する応力（クラック）Ｐ４を、矢印Ａ４の方向に向かわせることができる。つまり、ダイシング時、特にブレードダイシング時に発生する応力を半導体ウェハ１の外部に向かわせることができるので、ダイシング時に発生するクラック、表面チッピングおよび膜はがれの広がりを抑制して、個片化される半導体装置７０の歩留りを改善できると共に、個片化される半導体装置７０の信頼性を向上できる。
　また、コストが高く、デブリ（蒸発物残渣）の除去が問題となるレーザーダイシングを用いなくても、信頼性の高い半導体装置７０を得ることができる。このため、低コストの半導体装置７０を短いカット時間で製造できる。
　（第２実施形態）
　第２実施形態の半導体ウェハ１０１は、図１５に示すように、第１実施形態における半導体ウェハ１の誘電体膜２５を第１，第２の誘電体膜４９，５０からなる２層の多膜層で構成したものである。なお、上記第１実施形態と同一の構成部には同一番号を付しており、第１実施形態の説明を援用する。
　第２実施形態の半導体ウェハ１０１では、誘電体膜１２５として、例えば、第１の誘電体膜４９として、ｐ－ＣＶＤで製造した膜厚２．０μｍ以下のＳｉＮ膜を用い、第２の誘電体膜５０として、ｐ－ＣＶＤで製造した膜厚２．０μｍ以下のＳｉＯ２膜を用いている。
　ここで、第１の誘電体膜４９の膜厚を０．７５μｍとした場合の第２の誘電体膜５０の膜厚とブレードダイシング時におけるクラックＰの広がりとの関係を調べた。なお、断面視におけるダイシング溝２７の切断部から金属リング２２までの距離が２５μｍとなるように、ダイシングを行った。
　図１６に示すように、第２の誘電体膜５０の膜厚が２．０μｍ以下の場合、クラックＰの広がりが金属リング２２に到達する位置（２５μｍ）よりも手前の２０μｍ以下に抑えられることが分かった。
　誘電体膜１２５を多層化することで、膜厚が同じ単層の誘電体膜と比べて、誘電体膜を構成する１つの層の最大膜厚が小さくなる。このため、図１７に示すように、ブレードダイシング時に第１の誘電体膜４９と第２の誘電体膜５０との界面近傍に発生する応力（クラック）Ｐ５を、矢印Ａ５の方向に向かわせ、ＧａＮ系半導体膜２４と誘電体膜２５との界面近傍に発生した応力（クラック）Ｐ６を、矢印Ａ６の方向に向かわせることができる。そして、ダイシングがさらに進行した際にＳｉ基板２３とＧａＮ系半導体膜２４との界面近傍に発生する応力（クラック）Ｐ７を、矢印Ａ７の方向に向かわせることができる。つまり、ダイシング溝２７の壁面２７ｂよりも手前の位置で、ダイシングによって発生する応力を半導体ウェハ１０１の外部に向かわせることができるので、クラック、表面チッピングおよび膜はがれの広がりを確実に抑制して、個片化された半導体装置７０の歩留りを改善できると共に、個片化された半導体装置７０の信頼性を向上できる。
　また、誘電体膜１２５を第１，第２の誘電体膜４９，５０の２層で構成した場合のブレードダイシング時のクラックとダイシング溝２７の底面２７ａにおける誘電体膜１２５の膜厚との関係について調べた。
　図１８に示すように、ダイシング溝２７の底面２７ａにおける誘電体膜１２５の膜厚が３．０μｍ以下の場合、クラックの広がりを２０μｍ以下に抑えられることが分かった。
　つまり、誘電体膜１２５を第１，第２の誘電体膜４９，５０の２層で構成した場合、ダイシング溝２７の加工のバラツキにより、ダイシング溝２７の底面２７ａにおける誘電体膜１２５の膜厚が３．０μｍ以下であれば、Ｓｉ基板２３とＧａＮ系半導体膜２４との界面近傍に発生するクラック、表面チッピングおよび膜剥がれの広がりを確実に抑制し、個片化された半導体装置７０の歩留りを改善できると共に、個片化された半導体装置７０の信頼性を向上できる。
　さらに、ダイシング溝２７の底面２７ａにおける誘電体膜１２５の膜厚を大きくできるので、ダイシング溝２７の加工深さを低減できる。これにより、ダイシング溝２７の加工時間を短縮できると共に、ダイシング溝２７の加工時に用いるレジスト膜厚を薄膜化して加工コスト低減できる。
　（第３実施形態）
　第３実施形態の半導体ウェハ２０１は、図示していないが、第２実施形態における誘電体膜１２５をさらに多層化した誘電体膜２２５で構成したものである。なお、上記第１，第２実施形態と同一の構成部には同一番号を付しており、第１，第２実施形態の説明を援用する。
　第３実施形態の半導体ウェハ２０１の誘電体膜２２５は、ＳｉＮ膜（例えば膜厚０．１７μｍ）、ＳｉＯ２膜（例えば膜厚０．１５μｍ）、ＳｉＮ膜（例えば膜厚０．２５μｍ）、ＳｉＯ２膜（例えば膜厚０．７５μｍ）、ＳｉＮ膜（例えば膜厚０．２５μｍ）、および、ＳｉＯ２膜（例えば膜厚０．９３μｍ）の６層を順に積層した構成を有している。
　ここで、上記半導体ウェハ２０１について、比較例として、ＳｉＮ膜（膜厚０．１７μｍ）、ＳｉＯ２膜（膜厚０．１５μｍ）、ＳｉＮ膜（膜厚０．２５μｍ）、ＳｉＯ２膜（膜厚０．７５μｍ）、ＳｉＮ膜（膜厚０．２５μｍ）、および、ＳｉＯ２膜（膜厚３．００μｍ）の６層を順に積層した誘電体膜を有し、ダイシング溝２７の底面２７ａに形状変化領域４０を設けていない（ダイシング溝２７の底面２７ａが略平坦である）半導体ウェハを用いて、形状変化領域４０の有無と、ブレードダイシング時に発生した表面チッピングＣおよび層間クラックＰの広がりとの関係を調べた。なお、比較例の半導体ウェハは、誘電体膜およびダイシング溝に関する構成を除いて、半導体ウェハ２０１と同じ構成を有している。また、第２実施形態と同様、断面視におけるダイシング溝２７の切断部から金属リング２２までの距離が２５μｍとなるように、ダイシングを行った。
　図１９に示すように、半導体ウェハ２０１では、ブレードダイシング時に発生するクラックの広がりは、大部分が１０μｍ以下であり、最大でも１７μｍであった。これに対して、体比例の半導体ウェハでは、２５μｍを超えて広がるクラックが複数発生した。
　このように、誘電体膜を２層以上の複数の層で構成しても、クラック、表面チッピングおよび膜はがれの広がりを抑制して、個片化された半導体装置７０の歩留りを改善できると共に、個片化された半導体装置７０の信頼性を向上できる。
　なお、誘電体膜を８層で構成した場合、誘電体膜の総膜厚が３．０μｍ以下であれば、上記誘電体膜２２５と同様の効果を有することを確認した。
　（第４実施形態）
　第４実施形態の半導体装置１７０は、上記第３実施形態の半導体ウェハ２０１から個片化されたものであり、図２０に示すように、半導体素子３０と、半導体素子３０上に設けられたボンディングパッド１４と、半導体素子３０を囲うように設けられた金属リング２２と、を備えている。なお、上記第１～第３実施形態と同一の構成部には同一番号を付しており、第１～第３実施形態の説明を援用する。
　上記半導体装置１７０は、金属リング２２の外周に、ダイシング溝２７の一部が残るように切り出されている。例えば、半導体ウェハ２０１のダイシング領域２１の幅Ｗ０が９０μｍであり、ダイシング溝２７の幅Ｗ１が７０μｍであるが、このとき、半導体装置１７０の外周には、ダイシング溝２７の一部が１０μｍ～１５μｍ残されている。
　続いて、上記半導体装置１７０の製造方法を、図２１～図３２に従って説明する。
　半導体装置１７０の製造方法の説明に先立って、半導体ウェハ２０１をパッケージ化するための工程を、図２１～図２９に従って説明する。
　図２１に示すように、半導体ウェハ２０１は、表面保護工程、裏面研磨工程、ダイシングテープ貼付工程、表面保護テープ剥がし工程、ダイシング工程、ダイボンド工程、ワイヤボンド工程、樹脂モールド工程、外装メッキ工程、マーキング工程、フォーミング工程、テスト工程、外観検査工程、および、包装工程の各工程を順に行ってパッケージ化され、出荷される。
　工程1の表面保護テープ貼付工程は、図２２に示すように、半導体ウェハ２０１の表面（半導体素子）を次工程である裏面研磨時のストレスや汚れから守るため、表面保護テープ２を貼り付ける工程である。
　工程２の裏面研磨工程は、図２３に示すように、表面保護テープ２を貼付けた半導体ウェハ２０１をパッケージの種類による所定の厚さに研磨する工程であり、半導体ウェハ２０１を固定した研磨ステージ３と砥石４の付いた研磨ホイール５を回転させる事により、研磨を実施する工程である。
　工程３のテープ貼付工程は、図２４に示すように、次工程であるダイシングの準備として、半導体ウェハ２０１をウェハリング６に貼り付けたダイシングテープ７に貼り合せる工程である。
　工程４の表面保護テープ剥し工程は、図２５に示すように、剥しテープ８を用いて、半導体ウェハ２０１表面に貼り付けた表面保護テープ２を剥離する工程である。
　工程５のダイシング工程は、図２６に示すように、半導体ウェハ２０１をダイシング領域（スクライブライン）２１に沿って、ダイシングブレード９で縦方向、横方向に切断し、所定のチップサイズに個片化する工程である。
　工程６のダイボンド工程は、図２７に示すように、個片化された半導体チップ１０をリードフレームに搭載する工程である。具体的には、アイランド１１上にペースト１２を塗布し、個片化された半導体チップ１０を、コレット１３を用いてピックアップし、ペースト１２上の所定の位置に載せ、熱硬化させる工程である。
　工程７のワイヤボンド工程は、図２８に示すように、リードフレームに搭載された半導体チップ１０のボンディングパッド１４およびリード１５を、ワイヤー１６を用いて接続する工程である。ワイヤー接続には、金線、銀線、銅線、アルミ線等が用いられる。
　工程８の樹脂モールド工程は、図２９に示すように、リードフレームがセットされたモールド金型１７にプラスチック樹脂１８をプランジャ１９にて注入してパッケージを形成し、その後、熱硬化させる工程である。
　工程９の外装メッキ工程は、メッキ前にアウターリード上に漏れたモールド樹脂バリを除去し、その後、ユーザーで基板へ半田付け実装する為に、アウターリードに半田メッキを施す工程である。
　工程１０のマーキング工程は、パッケージの表面に品種名等の必要情報を印刷する工程である。このマーキング工程には、熱硬化インク等のインクを用いて印刷する手法、あるいは、レーザー照射によりパッケージ表面を彫り込む手法などが使用される。
　工程１１のフォーミング工程は、金型を用いて、各パッケージをリードフレームから個々に切り離し、アウターリードを所定の形状に加工する工程である。
　工程１２のテスト工程は、製造したパッケージが電気的に良品であるか、不良品であるかテスターを用いて判定する工程である。
　工程１３の外観検査工程は、検査基準の内容に従い、デバイスの最終外観状態の確認を実施する工程である。外観検査には人が確認する目視検査と検査機による測定検査が用いられる。
　工程１４の包装工程は、所定の出荷形態（プラスチックスリーブを用いたスリーブ包装や、プラスチックトレイを用いたトレイ包装、エンボステープを用いたテープ＆リール包装）に収納し、更にアルミラミネート封止することで防湿包装を実施し、指定されたケースに収納し出荷する工程である。
　以上が、パッケージを製造するにあたり必要な工程である。
　次に、第４実施形態の半導体装置１７０の製造方法について、図３０～図３２に従って説明する。
　まず、図３０に示すように、半導体ウェハ２０１の表面に裏面研磨時の汚れ防止の為、表面保護テープ２を貼り、指定の研磨厚まで研磨を実施する。このとき、Ｓｉ基板２３とＧａＮ系半導体膜２４とでは、熱膨張係数あるいは格子定数が異なっているため、ウェハが割れる可能性がある。ＷＳＳ（ウェハサポートシステム）を用いて、このリスクを回避するようにしてもよい。
　次に、図３１に示すように、研磨した半導体ウェハ２０１を、ウェハリング６に貼り付けたダイシングテープ７に貼り合せ、表面保護テープ２を剥がす。この時、先に表面保護テープ２を剥がした後、ダイシングテープ７に貼り合せるようにしてもよい。
　そして、図３２に示すように、ダイシングブレード９により、半導体ウェハ２０１をダイシング領域（スクライブライン）２１に沿って、ブレード回転数30,000rpm、カット速度５mm/sで、縦横方向に切断し、半導体装置１７０を個片化する。
　なお、上記製造方法では、レーザーダイシングではなく、ダイシングブレード９を用いて半導体装置１７０を個片化している。このため、コストが高く、デブリ（蒸発物残渣）の除去が問題となるレーザーダイシングを用いる場合と比較して、カット時間を短縮でき、半導体装置１７０を低コストで製造できる。
　また、上記製造方法では、１回切りのフルカット方式ではブレードの負荷が大きく、表面チッピングや層間クラックの発生率が高いため、少なくともＧａＮ系半導体膜を切断する１軸７１と、Ｓｉ基板を切断する２軸７２とを用いたステップカットを用いる２回切りのステップカット方式を使用している。これにより、ブレードダイシング時のブレードの負荷を低減し、表面チッピングおよび層間クラックの発生率を下げることができる。
　このように、上記半導体装置１７０は、ダイシング溝２７の底面２７ａにおいて、ダイシング溝２７の幅方向Ｗの中央部よりも、ダイシング溝２７の上記素子領域２０側の端部が高くなるように形成された形状変化領域４０を有している半導体ウェハ２０１から個片化されているので、ブレードダイシング時に発生するクラック、表面チッピングおよび膜はがれの広がりが抑制される。
　また、レーザーダイシングを使用せず、製造コストを抑えたブレードダイシングを使用した場合であっても、図１９に示すように、ダイシング時に発生する層間クラックおよび表面チッピングの広がりが、金属リング２２から略１０μｍ離れた領域までに抑えられる。このため、低コストで、高い歩留りおよび信頼性を有する半導体装置１７０が得られる。
　上記第１～第３実施形態では、ダイシング溝２７の底面２７ａにおいて、ダイシング溝２７の幅方向Ｗの中央部よりも、ダイシング溝２７の上記素子領域２０側の端部が高くなるよう構成された形状変化領域４０を設けているが、これに限らない。例えば、図３３に示すように、ダイシング溝３２７の底面３２７ａにおいて、ダイシング溝３２７の底面３２７ａの幅方向の中央よりも、ダイシング溝３２７の素子領域２０側の端部が低くなるよう構成された形状変化領域３４０を設けてもよいし、図３４に示すように、ダイシング溝４２７の底面４２７ａにおいて、ダイシング溝２７の幅方向の中央部よりも、ダイシング溝２７の上記素子領域２０側の端部が高くなる部分と低くなる部分とを有するように構成された形状変化領域４４０を設けてもよい。
　図３３に示す断面形状を有するダイシング溝３２７は、例えば、ＲＦパワーを７５０Ｗ、放電圧力を１７００mTorrとし、ガスの流量をＡｒ＝８００ｓｃｃｍ、ＣＦ４＝６０ｓｃｃｍ、ＣＨＦ３＝６０ｓｃｃｍとしたＲＩＥ装置でドライエッチングすることにより得られる。
　図３４に示す断面形状を有するダイシング溝４２７は、例えば、ＲＦパワーを６５０Ｗ、放電圧力を１７００mTorrとし、ガスの流量をＡｒ＝６００ｓｃｃｍ、ＣＦ４＝１００ｓｃｃｍ、ＣＨＦ３＝６０ｓｃｃｍとしたＲＩＥ装置でドライエッチングすることにより得られる。
　また、上記第１～第３実施形態の半導体ウェハ１，１０１，２０１では、ダイシング溝２７の底面２７ａにおける誘電体膜２５，１２５，２２５の膜厚を変化させて形状変化領域４０を形成しているが、これに限らない。例えば、図３４に示すように、ダイシング溝５２７の底面５２７ａにおける誘電体膜２５，１２５，２２５の膜厚を略一定にし、保護膜５２６の膜厚を変化させて形状変化領域５４０を形成するようにしてもよい。
　図３５に示す断面形状を有するダイシング溝５２７は、例えば、ＲＦパワーを６５０Ｗ、放電圧力を１７００mTorrとし、ガスの流量をＡｒ＝６００ｓｃｃｍ、ＣＦ４＝１５０ｓｃｃｍ、ＣＨＦ３＝５０ｓｃｃｍとしたＲＩＥ装置でドライエッチングした後、Ｐ－ＣＶＤによりＳｉＮを底面５２７ａに形成することにより得られる。
　（第５実施形態）
　本発明の第５実施形態の半導体ウェハ３０１は、図３６に示すように、ダイシング溝７２７の底面７２７ａにおいて、誘電体膜３２５に形状変化領域を設けずに、ＧａＮ系半導体膜２４の膜厚Ｔ１に対する誘電体膜３２５の膜厚Ｔ２の比が３．３以下になるように形成されている点で、第１実施形態の半導体ウェハ１と異なっている。なお、上記第１実施形態と同一の構成部には同一番号を付しており、第１実施形態の説明を援用する。
　第５実施形態の半導体ウェハ３０１では、ダイシング溝７２７の底面７２７ａにおける誘電体膜３２５の膜厚Ｔ２を０．２μｍ～４μｍ、ダイシング領域２１の幅Ｗ０を９０μｍ、ダイシング溝２７の幅Ｗ１を７０μｍとしている。また、誘電体膜４２５として、例えば、ｐ－ＣＶＤで製造した膜厚２．０μｍ以下のＳｉＯ２膜を用いている。
　半導体ウェハ３０１のダイシング溝７２７は、例えば、ＲＦパワーを６５０Ｗ，放電圧力を１７００mTorrとし、ガスの流量をＡｒ＝６００ｓｃｃｍ、ＣＦ４＝１５０ｓｃｃｍ、ＣＨＦ３＝５０ｓｃｃｍとしたＲＩＥ装置でドライエッチングすることにより得られる。
　ところで、図３７に示すように、ダイシング溝１０２７の底面１０２７ａにおける誘電体膜１０２５の膜厚が厚く、ＧａＮ系半導体膜２４の膜厚に対する誘電体膜１０２５の膜厚の比が第５実施形態の半導体ウェハ３０１よりも大きい半導体ウェハをダイシングすると、ＧａＮ系半導体膜２４と誘電体膜１０２５との界面近傍に発生する応力（クラック）Ｐ８は、矢印Ａ８方向に向かい、Ｓｉ基板２３とＧａＮ系半導体膜２４との界面近傍に発生する応力（クラック）Ｐ９は、矢印Ａ９方向に向かう。このため、これらの応力を半導体ウェハの外部に上手く逃がすことができない場合がある。
　ここで、ダイシング溝の底におけるＧａＮ系半導体膜の膜厚（Ｔ１）に対する誘電体膜の膜厚（Ｔ２）の比を変えたウェハについて、それぞれダイシングを行って、ブレードダイシング時のサイドクラック（層間クラックおよび表面チッピング）の発生について調べた。なお、ここで用いた半導体ウェハの各々は、ダイシング溝の底におけるＧａＮ系半導体膜の膜厚（Ｔ１）に対する誘電体膜の膜厚（Ｔ２）の比を除いて、半導体ウェハ１と同じ構成を有している。
　図３９に示すように、ＧａＮ系半導体膜の膜厚（Ｔ１）に対する誘電体膜の膜厚（Ｔ２）の比（Ｔ２／Ｔ１）が３．３よりも大きくなると、ダイシング溝の側壁から広がるサイドクラックの広がりが大きくなることが分かった。一方、ＧａＮ系半導体膜の膜厚（Ｔ１）に対する誘電体膜の膜厚（Ｔ２）の比（Ｔ２／Ｔ１）が３．３以下になると、サイドクラックの広がりが－１５μｍ以下に抑制され、サイドクラックが金属リング２２に到達しないことが分かった。
　上記結果から、ダイシング溝の底におけるＧａＮ系半導体膜の膜厚（Ｔ１）に対する誘電体膜の膜厚（Ｔ２）の比（Ｔ２／Ｔ１）を３．３以下にすることで、表面チッピングおよび層間クラックの広がりを確実に抑制して、歩留りを改善できると共に、信頼性の高い半導体装置７０を個片化できることが分かった。
　すなわち、ダイシング溝７２７の底面７２７ａにおいて、ＧａＮ系半導体膜２４の膜厚（Ｔ１）に対する誘電体膜３２５の膜厚（Ｔ２）の比（Ｔ２／Ｔ１）を３．３以下にすることで、図３８に示すように、ＧａＮ系半導体膜２４と誘電体膜３２５との界面近傍に発生する応力（クラック）Ｐ１０を、矢印Ａ１０の方向に向かわせることができる。また、ダイシングがさらに進行した際に発生するＳｉ基板２３とＧａＮ系半導体膜２４との界面近傍に発生する応力（クラック）Ｐ１１を、矢印Ａ１１の方向に向かわせることができる。つまり、ダイシング時、特にブレードダイシング時に発生する応力を半導体ウェハ１の外部に向かわせることができるので、ダイシング時に発生するクラック、表面チッピングおよび膜はがれの広がりを抑制して、個片化される半導体装置７０の歩留りを改善できると共に、個片化される半導体装置７０の信頼性を向上できる。
　（第６実施形態）
　第６実施形態の半導体ウェハ４０１は、図４０に示すように、第１の誘電体膜としての誘電体膜４２５にＧａＮ系半導体膜２４が露出する溝部４２８を形成した後、この溝部４２８の表面上に第２の誘電体膜としての保護膜４２６を積層させて、ダイシング溝８２７を形成した点で、第５実施形態の半導体ウェハ３０１と異なっている。なお、上記第１実施形態と同一の構成部には同一番号を付しており、第１実施形態の説明を援用する。
　第６実施形態の半導体ウェハ４１では、ダイシング溝８２７の底面において、ＧａＮ系半導体膜２４の膜厚（Ｔ１）に対する保護膜４２６の膜厚（Ｔ２）の比を３．３以下にしている。また、誘電体膜４２５として、例えば、ｐ－ＣＶＤで製造した膜厚２．０μｍ以下のＳｉＯ２膜を用い、保護膜４２６として、ｐ－ＣＶＤで製造した膜厚０．９μｍ以下のＳｉＮ膜を用いている。
　この第６実施形態では、図４１に示すように、保護膜４２６とＧａＮ系半導体膜２４との界面近傍に発生する応力（クラック）Ｐ１２を、ダイシング溝８２７の側壁８２７ｂの手前で、矢印Ａ１２の方向に向かわせることができる。また、ダイシングがさらに進行した際に発生するＧａＮ系半導体膜２４とＳｉ基板２３との界面近傍に発生した応力（クラック）Ｐ１３を、矢印Ａ１３の方向に向かわせることができる。つまり、ダイシングによって発生する応力を半導体ウェハ４０１の外部に向かわせて、ダイシング溝８２７の壁面８２７ｂから半導体素子３０側に侵入し難くすることができるので、クラック、表面チッピングおよび膜はがれの広がりを確実に抑制して、個片化された半導体装置７０の歩留りを改善できると共に、個片化された半導体装置７０の信頼性を向上できる。
　また、ダイシング溝８２７が、誘電体膜４２５の加工のみで形成されるので、ダイシング溝８２７の加工深さが低減できる。これにより、ダイシング溝８２７の加工時間を短縮できると共に、ダイシング溝８２７の加工時に用いるレジスト膜厚を薄膜化して、加工コスト低減できる。
　なお、この第６実施形態では、誘電体膜４２５を貫通しＧａＮ系半導体膜２４が露出する溝部４２８形成した後、この溝部４２８の表面上に保護膜４２６を積層させることで、ダイシング溝８２７を形成したが、これに限らない。誘電体膜は、ダイシング溝の底面において、２層以上積層されていてもよい。すなわち、ダイシング溝の底面における誘電体膜の総膜厚（Ｔ２）のＧａＮ系半導体膜の膜厚（Ｔ１）に対する比が３．３以下であれば、ＧａＮ系半導体膜が露出しないように誘電体膜の一部を残していてもよいし、保護膜上に第３の誘電体膜を積層させてもよい。
　（第７実施形態）
　第７実施形態の半導体ウェハ５０１は、図４２に示すように、ダイシング溝９２７の底面９２７ａにおいて、形状変化領域４０を設けた状態で、ＧａＮ系半導体膜２４の膜厚Ｔ１に対する誘電体膜２５の膜厚Ｔ２の比が３．３以下になるように形成されている点で、第１実施形態の半導体ウェハ１と異なっている。なお、上記第１実施形態と同一の構成部には同一番号を付しており、第１実施形態の説明を援用する。
　第７実施形態の半導体ウェハ５０１では、形状変化領域４０の最も高い部分、すなわち、ダイシング溝９２７の底面９２７ａにおいて、最も大きい誘電体膜２５の膜厚をＴ２としている。
　第７実施形態の半導体ウェハ５０１のダイシング溝２７は、例えば、ＲＦパワーを７５０Ｗ，放電圧力を１７００mTorrとし、ガスの流量をＡｒ＝８００ｓｃｃｍ、ＣＦ４＝１２０ｓｃｃｍとしたＲＩＥ装置でドライエッチングすることにより得られる。
　また、図４３に示すように、上記構成の半導体ウェハ５０１では、ダイシング溝９２７の素子領域２０側における底面９２７ａに形状変化領域４０を設けて、ダイシング溝９２７の底面９２７ａにおいて、ＧａＮ系半導体膜２４の膜厚Ｔ１に対する誘電体膜２５の膜厚Ｔ２の比を３．３以下にすると共に、ダイシング溝９２７の幅方向Ｗの中央部よりも、ダイシング溝９２７の上記素子領域２０側の端部を高くしている。これにより、ＧａＮ系半導体膜２４と誘電体膜２２５との界面近傍に発生する応力（クラック）Ｐ１４を、矢印Ａ１４の方向に向かわせることができる。また、ダイシングがさらに進行した際に発生するＳｉ基板２３とＧａＮ系半導体膜２４との界面近傍に発生する応力（クラック）Ｐ１５を、矢印Ａ１５の方向に向かわせることができる。つまり、ダイシング時、特にブレードダイシング時に発生する応力を半導体ウェハ５０１の外部に向かわせることができるので、ダイシング時に発生するクラック、表面チッピングおよび膜はがれの広がりを抑制して、個片化される半導体装置７０の歩留りを改善できると共に、個片化される半導体装置７０の信頼性を向上できる。
　ここで、ダイシング溝の底面が略平坦な第５実施形態の半導体ウェハ３０１と、第７実施形態の半導体ウェハ５０１とのそれぞれについてダイシングを行って、ブレードダイシング時の層間クラックおよび表面チッピングの発生について調べた。
　図４３に示すように、第５実施形態の半導体ウェハ３０１では、ブレードダイシング時に、切断部５７から広がる表面チッピングＣおよび層間クラックＰが、ダイシング溝７２７の壁面７２７ｂの手前で止まり、金属リング２２まで達しなかった。
　図４４に示すように、第７実施形態の半導体ウェハ５０１でも第５実施形態の半導体ウェハ３０１と同様に、ブレードダイシング時に、切断部５７から広がる表面チッピングＣおよび層間クラックＰが、ダイシング溝９２７の壁面９２７ｂの手前で止まり、金属リング２２まで達しなかった。特に層間クラックＰについては、第５実施形態の半導体ウェハ３０１よりも、ダイシング溝９２７の壁面９２７ｂの手前で止まった。
　上記結果から、ダイシング溝の底面の素子領域側の端部に形状変化領域を設けると共に、ＧａＮ系半導体膜の膜厚Ｔ１に対する誘電体膜の膜厚Ｔ２の比を３．３以下にすることで、表面チッピングＣおよび層間クラックＰの広がりを確実に抑制して、歩留りを改善できると共に、信頼性の高い半導体装置７０を個片化できることが分かった。
　なお、形状変化領域４０は、ダイシング溝９２７の底面９２７ａにおいて、ダイシング溝９２７の幅方向Ｗの中央部よりも高くなるように構成されている場合に限らず、ダイシング溝の幅方向Ｗの中央部よりも低くなるように構成されていてもよい。
　上記第５～第７実施形態の半導体ウェハ３０１，４０１，５０１は、第４実施形態に示す製造方法で、それぞれ半導体装置１７０に個片化できる。
　また、上記第１～第７実施形態では、半導体素子３０として、オーミック電極がＧａＮ層に達するリセス構造のＨＦＥＴについて説明したが、これに限らない。例えば、半導体素子３０として、リセスを形成せずにアンドープＡｌＧａＮ層上にソース電極およびドレイン電極となるオーミック電極を形成したＨＦＥＴを用いてもよい。
　また、上記半導体素子３０は、２ＤＥＧ層３５を利用するＨＦＥＴに限らず、他の構成の電界効果トランジスタであってもよい。また、ノーマリーオンタイプのＨＦＥＴに限らず、ノーマリーオフタイプの半導体素子であってもよい。また、ショットキー電極に限らず、絶縁ゲート構造の電界効果トランジスタであってもよい。
　本発明および実施形態を纏めると、次のようになる。
　本発明の半導体ウェハ１，１０１，２０１は、
　基板２３と、
　上記基板２３上に積層されたＧａＮ系半導体膜２４と、
　上記ＧａＮ系半導体膜２４上に設けられた半導体素子３０と、上記ＧａＮ系半導体膜２４上に設けられると共に、上記半導体素子３０を囲むように配置された金属リング２２とを有する複数の素子領域２０と、
　上記ＧａＮ系半導体膜２４上に積層された誘電体膜２５，１２５，２２５と、
　上記誘電体膜２５，１２５，２２５上に開口すると共に、上記素子領域２０を区画するように上記金属リング２２の外周に沿って、上記誘電体膜２５，１２５，２２５を貫通することなく格子状に設けられたダイシング溝２７を有するダイシング領域２１と、
を備え、
　上記ダイシング溝２７の底面２７ａにおいて、上記ダイシング溝２７の幅方向Ｗの中央部よりも、上記ダイシング溝２７の上記素子領域２０側の端部が高くなり、または、低くなっていることを特徴としている。
　本発明者は、Ｓｉ基板２３上に成長させたＧａＮ系半導体膜２４を有する半導体ウェハ１，１０１，２０１のダイシング時、特にブレードダイシング時に発生するクラック、表面チッピング、膜剥がれの抑制について鋭意検討した結果、誘電体膜２５，１２５，２２５に、ＧａＮ系半導体膜２４が露出しないようにダイシング溝２７を設け、さらに、底面２７ａにおいて、上記ダイシング溝２７の幅方向Ｗの中央部よりも、上記ダイシング溝２７の上記素子領域２０側の端部が高くなり、または、低くなるようにダイシング溝２７を設けることで、ブレードダイシング時に発生するクラック、表面チッピング、膜剥がれの広がり（幅）が抑えられることを発見した。
　すなわち、上記構成の半導体ウェハ１，１０１，２０１によれば、ダイシング溝２７の底面２７ａにおいて、ダイシング溝２７の幅方向Ｗの中央部よりも、ダイシング溝２７の上記素子領域２０側の端部が高くなり、または、低くなっている。これにより、ダイシング時に発生する応力を半導体ウェハ１，１０１，２０１の外部に向かわせて、クラック、表面チッピングおよび膜はがれの広がりを抑制できるので、個片化された半導体装置７０，１７０の歩留りを改善できると共に、個片化された半導体装置７０，１７０の信頼性を向上できる。
　また、コストが高く、デブリ（蒸発物残渣）の除去が問題となるレーザーダイシングを用いなくても、信頼性の高い半導体装置７０，１７０を得ることができる。このため、低コストの半導体装置７０，１７０を短いカット時間で製造できる。
　一実施形態の半導体ウェハ１０１，２０１では、
　上記誘電体膜１２５，２２５が、少なくとも２層以上の多層膜で構成されている。
　さらに、本発明者は、ダイシング溝２７の底部２７ａを覆う誘電体膜１２５，２２５を多層構成にし、各層の膜厚を一定以下にすることで、ダイシング時、特にブレードダイシング時に発生するクラック、表面チッピングおよび膜剥がれの広がりを大幅に減少させることが可能になることを見出した。
　すなわち、上記実施形態によれば、誘電体膜１２５，２２５を多層化すると、誘電体膜１２５，２２５全体の膜厚は同じであるので、各層の膜厚は、誘電体膜１２５，２２５を単層で形成した場合に比べて、小さくなる。このため、ダイシングによって発生する応力を、ダイシング溝２７の壁面２７ｂよりも手前の位置で、半導体ウェハ１０１，２０１の外部に向かわせることができる。その結果、ダイシング時に発生するクラック、表面チッピングおよび膜はがれの広がりを確実に抑制して、個片化された半導体装置７０，１７０の歩留りを改善できると共に、個片化された半導体装置７０，１７０の信頼性を向上できる。
　また、本発明の半導体装置７０，１７０は、
　上記半導体ウェハ１，１０１，２０１から個片化された半導体装置７０，１７０であって、
　上記ダイシング領域２１のうち、上記ダイシング溝２７の少なくとも一部が、上記半導体装置７０，１７０に残されるよう切り出されたことを特徴としている。
　上記構成の半導体装置７０，１７０によれば、ダイシング溝２７の素子領域２０側における底面２７ａの形状が変化するように構成された半導体ウェハ１，１０１，２０１から個片化されているので、ダイシング時に発生するクラック、表面チッピングおよび膜はがれの広がりを抑制できる。
　また、コストが高く、デブリ（蒸発物残渣）の除去が問題となるレーザーダイシングを用いなくても、信頼性の高い半導体装置１７０を得ることができる。このため、低コストの半導体装置１７０を短いカット時間で製造できる。
　また、本発明の半導体装置７０，１７０の製造方法は、
　基板２３上にＧａＮ系半導体膜２４を成長させる工程と、
　上記ＧａＮ系半導体膜２４上に、複数の半導体素子３０と、この半導体素子３０を囲むように配置される金属リング２２とを有する素子領域２０を形成すると共に、誘電体膜２５，１２５，２２５を積層する工程と、
　上記素子領域２０を区画するように格子状に設けられるダイシング溝２７を有するダイシング領域２１を形成する工程と、
　上記ダイシング溝２７をダイシングして、上記半導体素子３０と上記ダイシング溝２７の少なくとも一部とを含む半導体装置７０，１７０を切り出す工程と、
を備え、
　上記ダイシング溝２７が、上記ダイシング溝２７の底面２７ａにおいて、上記ＧａＮ系半導体膜２４が露出することなく、かつ、上記ダイシング溝２７の幅方向Ｗの中央部よりも、上記ダイシング溝２７の上記素子領域２０側の端部が高くなり、または、低くなるように形成されることを特徴としている。
　上記構成の半導体装置７０，１７０の製造方法によれば、ダイシング溝２７が、底面２７ａからＧａＮ系半導体膜２４が露出することなく、かつ、上記ダイシング溝２７の幅方向Ｗの中央部よりも、上記ダイシング溝２７の上記素子領域２０側の端部が高くなり、または、低くなるように形成されるので、ダイシングによって発生する応力を半導体ウェハ２０１の外部に向かわせることができる。
　また、高コストなレーザーダイシングを使用せず、製造コストを抑えたブレードダイシングを使用した場合であっても、ダイシング時に発生する層間クラックおよび表面チッピングの広がりを抑えることができる。このため低コストで、歩留りおよび信頼性の高い半導体装置７０，１７０を提供できる。
　さらに、高電圧を印加しても、ダイシング溝２７底面の表面からＧａＮ系半導体膜２４が露出しない。このため、ウェハ状態で半導体素子３０のテストを行う場合に、半導体素子３０を破壊することなく、ウェハ状態で高電圧を印加して耐圧試験等を実施することができる。
　一実施形態の半導体装置の製造方法では、
　ダイシングブレードを用いるブレードダイシングによって、上記半導体装置７０，１７０を個片化する。
　上記実施形態によれば、ブレードダイシングを用いるため、コストが高く、デブリ（蒸発物残渣）の除去が問題となるレーザーダイシングと比較して、カット時間が短く、低コストの半導体装置７０，１７０を提供できる。
　一実施形態の半導体装置の製造方法では、
　上記ブレードダイシングが、上記ＧａＮ系半導体膜２４を切断する１軸と、上記基板２３を切断する２軸とを用いたステップカットにより行われる。
　上記実施形態によれば、ブレードダイシング時のダイシングブレードの負荷を低減し、相関クラックおよび表面チッピングの発生を低減できる。
　また、本発明の半導体ウェハ３０１，４０１，５０１は、
　基板２３と、
　上記基板２３上に積層されたＧａＮ系半導体膜２４と、
　上記ＧａＮ系半導体膜２４上に設けられた半導体素子３０と、上記ＧａＮ系半導体膜２４上に設けられると共に、上記半導体素子３０を囲むように配置された金属リング２２とを有する複数の素子領域２０と、
　上記ＧａＮ系半導体膜２４上に積層された少なくとも１層の誘電体膜２５，２６，３２５，４２５，４２６と、
　上記誘電体膜２５，２６，３２５，４２５，４２６上に開口すると共に、上記素子領域２０を区画するように上記金属リング２２の外周に沿って、上記ＧａＮ系半導体膜２４を露出させることなく格子状に設けられたダイシング溝７２７，８２７，９２７を有するダイシング領域２１と、
を備え、
　上記ダイシング溝７２７，８２７，９２７の底面７２７ａ，８２７ａ，９２７ａにおいて、上記ＧａＮ系半導体膜２４の膜厚に対する上記誘電体膜２５，２６，３２５，４２５，４２６の総膜厚の比が、３．３以下であることを特徴としている。
　本発明者は、Ｓｉ基板２３上に成長させたＧａＮ系半導体膜２４を有する半導体ウェハ３０１，４０１，５０１のダイシング時、特にブレードダイシング時に発生するクラック、表面チッピング、膜剥がれの抑制について鋭意検討した結果、誘電体膜２５，２６，３２５，４２５，４２６に、ＧａＮ系半導体膜２４が露出しないようにダイシング溝７２７，８２７，９２７を設け、さらに、このダイシング溝７２７，８２７，９２７の底面７２７ａ，８２７ａ，９２７ａにおいて、ＧａＮ系半導体膜２４の膜厚に対する上記誘電体膜２５，２６，３２５，４２５，４２６の総膜厚の比を３．３以下にすることで、ブレードダイシング時に発生するクラック、表面チッピング、膜剥がれの広がり（幅）が抑えられることを発見した。
　すなわち、上記構成の半導体ウェハ３０１，４０１，５０１によれば、ダイシング溝７２７，８２７，９２７の底面７２７ａ，８２７ａ，９２７ａにおいて、上記ＧａＮ系半導体膜２４の膜厚に対する上記誘電体膜２５，２６，３２５，４２５，４２６の総膜厚の比が、３．３以下になっている。これにより、ダイシング時に発生する応力を半導体ウェハ３０１，４０１，５０１の外部に向かわせて、クラック、表面チッピングおよび膜はがれの広がりを抑制できるので、個片化された半導体装置７０，１７０の歩留りを改善できると共に、個片化された半導体装置７０，１７０の信頼性を向上できる。
　また、コストが高く、デブリ（蒸発物残渣）の除去が問題となるレーザーダイシングを用いなくても、信頼性の高い半導体装置７０を得ることができる。このため、低コストの半導体装置７０を短いカット時間で製造できる。
　一実施形態の半導体ウェハ４０１では、
　上記誘電体膜４２５，４２６が、上記ＧａＮ系半導体膜２４上に積層された第１，第２の誘電体膜４２５，４２６を少なくとも含み、
　上記ダイシング溝８２７が、上記第１の誘電体膜４２５を貫通し上記ＧａＮ系半導体膜２４が露出する溝部４２８を形成した後、この溝部４２８の表面上に少なくとも上記第２の誘電体膜４２６を積層させることにより形成されている。
　さらに、本発明者は、第１の誘電体膜４２５を貫通しＧａＮ系半導体膜２４が露出する溝部４２８を形成した後、この溝部４２８の表面上に少なくとも第２の誘電体膜４２６を積層させることにより、ダイシング溝８２７を形成することにより、ダイシング時、特にブレードダイシング時に発生するクラック、表面チッピングおよび膜剥がれの広がりを大幅に減少させることが可能になることを見出した。
　すなわち、上記実施形態によれば、ダイシングによって発生する応力を、ダイシング溝８２７の壁面８２７ｂよりも手前の位置で、半導体ウェハ４０１の外部に向かわせることができる。その結果、ダイシング時に発生するクラック、表面チッピングおよび膜はがれの広がりを確実に抑制して、個片化された半導体装置７０，１７０の歩留りを改善できると共に、個片化された半導体装置７０，１７０の信頼性を向上できる。
　一実施形態の半導体ウェハ５０１では、
　上記ダイシング溝９２７の底面９２７ａの幅方向の上記素子領域２０側の端部が、上記ダイシング溝９２７の幅方向の中央部よりも高くなり、または、低くなっている。
　この実施形態の半導体ウェハ５０１によれば、ダイシング溝９２７の底面９２７ａにおいて、ＧａＮ系半導体膜２４の膜厚に対する上記誘電体膜２５，２６の総膜厚の比が３．３以下であると共に、ダイシング溝９２７の幅方向Ｗの中央部よりも、ダイシング溝９２７の上記素子領域２０側の端部が高くなり、または、低くなっている。これにより、ダイシング時に発生する応力を半導体ウェハ５０１の外部に向かわせて、クラック、表面チッピングおよび膜はがれの広がりを抑制できるので、個片化された半導体装置７０，１７０の歩留りを改善できると共に、個片化された半導体装置７０，１７０の信頼性を向上できる。
　また、本発明の半導体装置７０，１７０は、
　上記半導体ウェハ３０１，４０１，５０１から個片化された半導体装置７０，１７０であって、
　上記ダイシング領域２１のうち、上記ダイシング溝７２７，８２７，９２７の少なくとも一部が、上記半導体装置７０，１７０に残されるよう切り出されたことを特徴としている。
　上記構成の半導体装置７０，１７０によれば、上記ＧａＮ系半導体膜２４の膜厚に対する上記誘電体膜２５，２６，３２５，４２５，４２６の総膜厚の比が３．３以下になるように構成された半導体ウェハ３０１，４０１，５０１から個片化されているので、ダイシング時に発生するクラック、表面チッピングおよび膜はがれの広がりを抑制できる。
　また、本発明の半導体装置７０，１７０の製造方法は、
　基板２３上にＧａＮ系半導体膜２４を成長させる工程と、
　上記ＧａＮ系半導体膜２４上に、複数の半導体素子３０と、この半導体素子３０を囲むように配置される金属リング２２とを有する素子領域２０を形成すると共に、少なくとも１層の誘電体膜２５，２６，３２５，４２５，４２６を積層する工程と、
　上記素子領域２０を区画するように格子状に設けられるダイシング溝７２７，８２７，９２７を有するダイシング領域２１を形成する工程と、
　上記ダイシング溝７２７，８２７，９２７をダイシングして、上記半導体素子３０と上記ダイシング溝７２７，８２７，９２７の少なくとも一部とを含む半導体装置７０，１７０を切り出す工程と、
を備え、
　上記ダイシング溝７２７，８２７，９２７が、上記ダイシング溝７２７，８２７，９２７の底面７２７ａ，８２７ａ，９２７ａにおいて、上記ＧａＮ系半導体膜２４が露出することなく、かつ、上記ＧａＮ系半導体膜２４の膜厚に対する上記誘電体膜２５，２６，３２５，４２５，４２６の総膜厚の比が、３．３以下になるように形成されることを特徴としている。
　上記構成の半導体装置７０，１７０の製造方法によれば、ダイシング溝７２７，８２７，９２７が、底面７２７ａ，８２７ａ，９２７ａからＧａＮ系半導体膜２４が露出することなく、かつ、ＧａＮ系半導体膜２４の膜厚に対する誘電体膜２５，２６，３２５，４２５，４２６の総膜厚の比が、３．３以下になるように形成されるので、ダイシングによって発生する応力を半導体ウェハ３０１，４０１，５０１の外部に向かわせることができる。
　また、高コストなレーザーダイシングを使用せず、製造コストを抑えたブレードダイシングを使用した場合であっても、ダイシング時に発生する層間クラックおよび表面チッピングの広がりを抑えることができる。このため低コストで、歩留りおよび信頼性の高い半導体装置７０，１７０を提供できる。
　さらに、高電圧を印加しても、ダイシング溝７２７，８２７，９２７の底面７２７ａ，８２７ａ，９２７ａの表面からＧａＮ系半導体膜２４が露出しない。このため、ウェハ状態で半導体素子３０のテストを行う場合に、半導体素子３０を破壊することなく、ウェハ状態で高電圧を印加して耐圧試験等を実施することができる。
　上記第１～第７実施形態および変形例で述べた構成要素は、適宜、組み合わせてもよく、また、適宜、選択、置換、あるいは、削除してもよいのは、勿論である。
１，１０１，２０１，３０１，４０１，５０１　半導体ウェハ
１４　ボンディングパッド
２０　素子領域
２１　ダイシング領域
２２　金属リング
２３　基板
２４　ＧａＮ系半導体膜
２５，１２５，２２５，３２５，４２５　誘電体膜
２６，１２６，４２６，５２６　保護膜
２７，７２７，８２７，９２７　ダイシング溝
２７ａ，３２７ａ，４２７ａ，５２７ａ，７２７ａ，８２７ａ，９２７ａ　底面
２７ｂ　壁面
３０　半導体素子
３１　ソース電極
３２　ドレイン電極
３３　ゲート電極
３４　ビア
３５　２ＤＥＧ層
３６　素子分離溝
４０，３４０，４４０，５４０　形状変化領域
７０，１７０　半導体装置
４２８　溝部

Claims (10)

  1. 　基板（２３）と、
    　上記基板（２３）上に積層されたＧａＮ系半導体膜（２４）と、
    　上記ＧａＮ系半導体膜（２４）上に設けられた半導体素子（３０）と、上記ＧａＮ系半導体膜（２４）上に設けられると共に、上記半導体素子（３０）を囲むように配置された金属リング（２２）とを有する複数の素子領域（２０）と、
    　上記ＧａＮ系半導体膜（２４）上に積層された誘電体膜（２５，１２５，２２５）と、
    　上記誘電体膜（２５，１２５，２２５）上に開口すると共に、上記素子領域（２０）を区画するように上記金属リング（２２）の外周に沿って、上記誘電体膜（２５，１２５，２２５）を貫通することなく格子状に設けられたダイシング溝（２７）を有するダイシング領域（２１）と、
    を備え、
    　上記ダイシング溝（２７）の底面において、上記ダイシング溝（２７）の幅方向の中央部よりも、上記ダイシング溝（２７）の上記素子領域（２０）側の端部が高くなり、または、低くなっていることを特徴とする半導体ウェハ。
  2. 　請求項１に記載の半導体ウェハにおいて、
    　上記誘電体膜（１２５，２２５）が、少なくとも２層以上の多層膜で構成されていることを特徴とする半導体ウェハ。
  3. 　請求項１または２に記載の半導体ウェハから個片化された半導体装置であって、
    　上記ダイシング領域（２１）のうち、上記ダイシング溝（２７）の少なくとも一部が、上記半導体装置に残されるよう切り出されたことを特徴とする半導体装置。
  4. 　基板（２３）上にＧａＮ系半導体膜（２４）を成長させる工程と、
    　上記ＧａＮ系半導体膜（２４）上に、複数の半導体素子（３０）と、この半導体素子（３０）を囲むように配置される金属リング（２２）とを有する素子領域（２０）を形成すると共に、誘電体膜（２５，１２５，２２５）を積層する工程と、
    　上記素子領域（２０）を区画するように格子状に設けられるダイシング溝（２７）を有するダイシング領域（２１）を形成する工程と、
    　上記ダイシング溝（２７）をダイシングして、上記半導体素子（３０）と上記ダイシング溝（２７）の少なくとも一部とを含む半導体装置（７０，１７０）を切り出す工程と、
    を備え、
    　上記ダイシング溝（２７）が、上記ダイシング溝（２７）の底面において、上記ＧａＮ系半導体膜（２４）が露出することなく、かつ、上記ダイシング溝（２７）の幅方向の中央部よりも、上記ダイシング溝（２７）の上記素子領域（２０）側の端部が高くなり、または、低くなるように形成されることを特徴とする半導体装置の製造方法。
  5. 　請求項４に記載の半導体装置の製造方法において、
    　ダイシングブレードを用いるブレードダイシングによって、上記半導体装置（７０，１７０）を個片化することを特徴とする半導体装置の製造方法。
  6. 　基板（２３）と、
    　上記基板（２３）上に積層されたＧａＮ系半導体膜（２４）と、
    　上記ＧａＮ系半導体膜（２４）上に設けられた半導体素子（３０）と、上記ＧａＮ系半導体膜（２４）上に設けられると共に、上記半導体素子（３０）を囲むように配置された金属リング（２２）とを有する複数の素子領域（２０）と、
    　上記ＧａＮ系半導体膜（２４）上に積層された少なくとも１層の誘電体膜（２５，２６，３２５，４２５，４２６）と、
    　上記誘電体膜（２５，２６，３２５，４２５，４２６）上に開口すると共に、上記素子領域（２０）を区画するように上記金属リング（２２）の外周に沿って、上記ＧａＮ系半導体膜（２４）を露出させることなく格子状に設けられたダイシング溝（７２７，８２７，９２７）を有するダイシング領域（２１）と、
    を備え、
    　上記ダイシング溝（７２７，８２７，９２７）の底面（７２７ａ，８２７ａ，９２７ａ）において、上記ＧａＮ系半導体膜（２４）の膜厚に対する上記誘電体膜（２５，２６，３２５，４２５，４２６）の総膜厚の比が、３．３以下であることを特徴とする半導体ウェハ。
  7. 　請求項６に記載の半導体ウェハにおいて、
    　上記誘電体膜（４２５，４２６）が、上記ＧａＮ系半導体膜（２４）上に積層された第１，第２の誘電体膜（４２５，４２６）を少なくとも含み、
    　上記ダイシング溝（８２７）が、上記第１の誘電体膜（４２５）を貫通し上記ＧａＮ系半導体膜（２４）が露出する溝部（４２８）を形成した後、この溝部（４２８）の表面上に少なくとも上記第２の誘電体膜（４２６）を積層させることにより形成されていることを特徴とする半導体ウェハ。
  8. 　請求項６または７に記載の半導体ウェハにおいて、
    　上記ダイシング溝（７２７，８２７，９２７）の底面（７２７ａ，８２７ａ，９２７ａ）の幅方向の上記素子領域（２０）側の端部が、上記ダイシング溝（７２７，８２７，９２７）の幅方向の中央部よりも高くなり、または、低くなっていることを特徴とする半導体ウェハ。
  9. 　請求項６から８のいずれか１つに記載の半導体ウェハから個片化された半導体装置（７０，１７０）であって、
    　上記ダイシング領域（２１）のうち、上記ダイシング溝（７２７，８２７，９２７）の少なくとも一部が、上記半導体装置（７０，１７０）に残されるよう切り出されたことを特徴とする半導体装置。
  10. 　基板（２３）上にＧａＮ系半導体膜（２４）を成長させる工程と、
    　上記ＧａＮ系半導体膜（２４）上に、複数の半導体素子（３０）と、この半導体素子（３０）を囲むように配置される金属リング（２２）とを有する素子領域（２０）を形成すると共に、少なくとも１層の誘電体膜（２５，２６，３２５，４２５，４２６）を積層する工程と、
    　上記素子領域（２０）を区画するように格子状に設けられるダイシング溝（７２７，８２７，９２７）を有するダイシング領域（２１）を形成する工程と、
    　上記ダイシング溝（７２７，８２７，９２７）をダイシングして、上記半導体素子（３０）と上記ダイシング溝（２７）の少なくとも一部とを含む半導体装置（７０，１７０）を切り出す工程と、
    を備え、
    　上記ダイシング溝（７２７，８２７，９２７）が、上記ダイシング溝（７２７，８２７，９２７）の底面（７２７ａ，８２７ａ，９２７ａ）において、上記ＧａＮ系半導体膜（２４）が露出することなく、かつ、上記ＧａＮ系半導体膜（２４）の膜厚に対する上記誘電体膜（２５，２６，３２５，４２５，４２６）の総膜厚の比が、３．３以下になるように形成されることを特徴とする半導体装置の製造方法。
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