KR101896788B1 - 능동 원자 저장소를 이용한 집적 회로 밀도의 향상 - Google Patents

능동 원자 저장소를 이용한 집적 회로 밀도의 향상 Download PDF

Info

Publication number
KR101896788B1
KR101896788B1 KR1020160137852A KR20160137852A KR101896788B1 KR 101896788 B1 KR101896788 B1 KR 101896788B1 KR 1020160137852 A KR1020160137852 A KR 1020160137852A KR 20160137852 A KR20160137852 A KR 20160137852A KR 101896788 B1 KR101896788 B1 KR 101896788B1
Authority
KR
South Korea
Prior art keywords
conductor
layer
asc
active
oriented along
Prior art date
Application number
KR1020160137852A
Other languages
English (en)
Other versions
KR20170057127A (ko
Inventor
타펜 구오
밍시엔 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/941,770 external-priority patent/US9818694B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170057127A publication Critical patent/KR20170057127A/ko
Application granted granted Critical
Publication of KR101896788B1 publication Critical patent/KR101896788B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11879—Data lines (buses)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Abstract

집적 회로(IC)는, IC의 하나의 층에 있는 제1 전도체 및 제2 전도체를 포함하며, 제1 전도체는 제1 방향을 따라 배향되고, 제2 전도체는 제1 방향에 전반적으로 수직인 제2 방향을 따라 배향되며, 제2 전도체는 제1 전도체에 전기적으로 접속된다. IC는, IC의 또다른 층에 있으며 제2 전도체 위에 제2 방향을 따라 배향된 제3 전도체, 제1 전도체와 제3 전도체를 접속시키는 제1 비아, 및 제2 전도체와 제3 전도체를 접속시키는 제2 비아를 더 포함한다.

Description

능동 원자 저장소를 이용한 집적 회로 밀도의 향상{ENHANCING INTEGRATED CIRCUIT DENSITY WITH ACTIVE ATOMIC RESERVOIR}
우선권
본 출원은, 2015년 11월 16일 출원된, 발명의 명칭이 "Active Atomic Reservoir for Enhancing Electromigration Reliability In Integrated Circuits"인 미국 특허 출원 번호 제14/941,770호의 부분계속출원이며, 그 전체가 참조에 의해 여기에 포함된다.
반도체 집적 회로(IC; integrated circuit)는 칩 상의 개별 디바이스들을 접속하도록 금속성 상호접속부를 사용한다. IC 기술의 계속된 스케일링에 대한 주된 어려움은 금속성 상호접속부의 전자이주(EM; electromigration) 고장이다. EM은 전기 전류가 유도하는 금속 자기확산(self-diffusion)의 현상을 지칭한다. 간략하게 서술하자면, EM은 전자 전류 사이의 모멘텀(momentum) 교환("전자풍"력)으로부터 생기는 전도체 내의 재료의 수송(transport)이다. EM이 유도하는 재료 고갈(depletion)은 인장 응력의 발달을 초래할 것이며, 축적(accumulation)은 블록킹 경계에서 압축 응력의 발달을 초래한다. 응력 구배로부터 역류 플럭스가 생기며 이는 EM 플럭스에 대항한다(counter). 응력이 보이드 생성에 요구되는 임계값을 초과하는 경우, 라인은 고장날 것이다. 회로 상호접속부가 반송하는(carry) 높은 전류 밀도 때문에 IC 금속화 신뢰성을 평가하는 것은 중요하다. 예를 들어, 박막 IC 상호접속부는 105 내지 106 A/cm2 범위의 비교적 높은 전류 밀도를 반송하며, 이는 전자 흐름 방향으로 큰 플럭스의 원자들을 초래한다. 따라서, 타겟 전류 밀도에서 타겟 제품 수명에 대하여 EM 영향을 견딜 수 있는 IC를 설계 및/또는 제조해야 할 필요성이 존재한다.
하나의 접근법에서, 더미 비아(또는 비아 플러그)가 전도체에 추가된다. 더미 비아는 비기능적이며, 이는 신호 라인의 부분을 형성하지 않는다. 더미 비아는 또한 수동적이며(passive), 이는 어떠한 전압으로도 바이어싱되지 않는다. 더미 비아는 하나의 단부에서 전도체에 접속되고 다른 단부에서는 플로팅(floating) 상태로 남는다. 더미 비아는 전도체에 대한 수동(passive) 원자 저장소(atomic reservoir)가 된다. 이러한 접근법은 일반적으로 EM에 작은 영향을 미치는데, 전도체의 상부 표면이 우세한 EM 확산 경로가 아니기 때문이다. 연구들은, 비아가 원자 플럭스 발산을 대신한다는 것을 보여주었으며, 이를 주요 EM 신뢰성 쟁점이 되게 하였다. 다른 접근법에서는, 다양한 자리에서 전도체의 폭을 연장함으로써 더미 라인이 전도체에 추가된다. 이러한 더미 라인은 전도체에 대한 수동 원자 저장소가 된다. 이러한 접근법은 그 자체의 단점을 갖는다. 전도체의 전류가 방향을 변경할 때에, 이전의 수동 원자 저장소는 수동 원자 싱크(sink)가 될 수 있는데, 이는 EM의 수명을 악화시킨다. 따라서, 이들 분야에서의 개선이 필요하다.
집적 회로(IC)는, IC의 하나의 층에 있는 제1 전도체 및 제2 전도체를 포함하며, 제1 전도체는 제1 방향을 따라 배향되고, 제2 전도체는 제1 방향에 전반적으로 수직인 제2 방향을 따라 배향되며, 제2 전도체는 제1 전도체에 전기적으로 접속된다. IC는, IC의 또다른 층에 있으며 제2 전도체 위에 제2 방향을 따라 배향된 제3 전도체, 제1 전도체와 제3 전도체를 접속시키는 제1 비아, 및 제2 전도체와 제3 전도체를 접속시키는 제2 비아를 더 포함한다.
본 개시는 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시되지 아니며 단지 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1은 집적 회로(IC)의 사시도이다.
도 2는 본 개시의 다양한 양상에 따라 구성된, 도 1의 IC의 상호접속 구조물의 일부의 사시도이다.
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 및 도 10은 일부 실시예에 따라 도 1의 IC의 상호접속 구조물의 일부의 상부 평면도이다.
도 11은 본 개시의 실시예에 따라 EM 신뢰성의 개선을 보여주는 그래프이다.
도 12a 및 도 12b는 일부 실시예에 따라 IC에서의 예시적인 전력 그리드 및 표준 셀 배치를 예시한다.
도 13a는 본 개시의 다양한 양상에 따라 구성된, 전력 그리드 상의 능동 원자 저장소를 갖는 IC의 부분 사시도이다.
도 13b는 실시예에 따라 예시적인 전력 그리드, 표준 셀, 및 능동 원자 저장소를 갖는 도 13a의 상부 평면도를 예시한다.
도 14 및 도 15는 일부 실시예에 따라 도 13a의 IC에서의 예시적인 전력 그리드 및 능동 원자 저장소를 예시한다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 예를 들어, 하나의 실시예에 관련하여 기재된 특징부 및/또는 컴포넌트는, 이러한 조합이 명시적으로 도시되지 않는다 해도, 본 개시에 따른 디바이스, 시스템, 또는 방법의 또 다른 실시예를 형성하도록 본 개시의 다른 실시예에 관련하여 기재된 특징부 및/또는 컴포넌트와 결합될 수 있다. 또한, 기재된 디바이스에 대한 임의의 수정 및 본 개시의 원리의 임의의 부가의 응용이 본 개시가 속하는 당해 기술 분야에서의 통상의 지식을 가진 자에게 보통 떠오를 것으로 충분히 고려된다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가, 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
본 개시는 일반적으로 반도체 디바이스에 관한 것이다. 보다 상세하게는, 집적 회로(IC)에 대한 다층 상호접속부에 관한 것이다. 본 개시의 목적은, EM 관점에서 IC 상호접속부의 신뢰성을 개선하기 위한 능동(active) 원자 저장소를 제공하는 것이다. 능동 원자 저장소는, IC의 특정 전압으로 바이어싱되지만 IC의 신호 라인의 부분을 형성하지 않는 전도체를 포함한다. 오히려, 이는 연결되어 있는 다른 전도체에 대한 원자 소스로서 작용한다. 그 다른 전도체는, EM에 민감한 IC의 전원 레일(power rail) 및/또는 신호 라인일 수 있다. 예를 들어, 이들은 IC가 동작 중일 때 높은 전류 밀도를 반송할 수 있다. 다음의 설명에서, 능동 원자 저장소의 전도체는 원자 소스 전도체(ASC; atomic source conductor)로서 지칭되며, ASC가 연결되어 있는 전도체는 타겟 전도체로 지칭된다. 타겟 전도체는 전원 레일 및 신호 라인을 포함할 수 있다. 하나의 양상에서, ASC는 비교적 작은 전류 밀도를 반송하는 짧은 전도체이다. ASC 및 타겟 전도체는, 전자들이 항상 ASC로부터 각자의 타겟 전도체로 흐르도록 상이한 전압들로 바이어싱된다. 이는 효과적으로 ASC가 금속성 이온들의 능동 공급원이 되게 하며, 타겟 전도체의 EM 수명을 부스팅한다. IC에서의 다층 상호접속부를 수반하는 실시예의 설명을 통해 본 개시의 능동 원자 저장소의 많은 양상들이 아래에 기재될 것이다.
도 1은 본 개시의 다양한 양상에 따라 구성된 IC(100)의 사시도를 도시한다. 도 1을 참조하면, IC(100)는 기판(102) 및 기판(102) 위에 형성된 배선 층(104)을 포함한다. 배선 층(104)은 전도 라인(점선으로 표시됨) 및 비아(도시되지 않음)를 포함한다. 다양한 전도 라인 및 비아는 기판(102)에서의 능동(예를 들어, 트랜지스터) 및/또는 수동(예를 들어, 저항) 디바이스를 접속시키는 상호접속 구조물(105)을 형성한다. 다양한 실시예에서, IC(100)는 4개, 5개, 6개, 7개, 또는 그 이상의 배선 층과 같은 임의의 수의 배선 층(104)을 포함할 수 있다는 것을 유의하여야 한다.
실시예에서, 기판(102)은 실리콘 기판(예를 들어, 웨이퍼)을 포함한다. 대안으로서, 기판(102)은, 게르마늄과 같은 또다른 원소 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 또 다른 대안에서, 기판(102)은 SOI(semiconductor on insulator)이다. 기판(102)은 p-타입 전계 효과 트랜지스터(PFET; p-type field effect transistor), n-타입 FET(NFET), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide semiconductor field effect transistor), 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide semiconductor) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 및 고주파수 트랜지스터와 같은 능동 디바이스를 포함한다. 트랜지스터는 평면 트랜지스터 또는 FinFET과 같은 멀티게이트 트랜지스터일 수 있다. 기판(102)은 저항, 커패시터, 및 인덕터와 같은 수동 디바이스를 더 포함할 수 있다.
배선 층(104)은 상호접속 구조물(105)의 전도 라인 및 비아가 매립되는 유전체 재료를 포함한다. 실시예에서, 유전체 재료는, TEOS(tetraethylorthosilicate) 산화물, 미도핑 실리케이트 글래스, 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass)와 같은 도핑 실리콘 산화물, 및/또는 기타 적합한 유전체 재료와 같은 로우 K(low-K) 유전체 재료를 포함할 수 있다. 실시예에서, 전도 라인은 각각 외층으로서 전기 전도성 금속-확산 배리어 층을 그리고 내층으로서 금속 전도체를 포함할 수 있다. 예를 들어, 금속-확산 배리어 층은 탄탈(Ta) 또는 탄탈 질화물(TaN)을 포함할 수 있고, 금속 전도체는 구리(Cu), 알루미늄(Al), 텅스텐(W), 코발트(Co), 은(Ag), 금(Au), 및 기타 적합한 금속을 포함할 수 있다. 마찬가지로, 비아는 각각 외층으로서 금속-확산 배리어 층을 그리고 내층으로서 금속 플러그를 포함할 수 있다.
도 2는 본 개시의 다양한 양상에 따라 구성된, 상호접속 구조물(105)의 일부의 예를 도시한다. 도 2를 참조하면, 상호접속 구조물(105)은 하나의 배선 층(104)(도 1) 내의 제1 전도체(106) 및 또다른 배선 층(104)(도 1) 내의 제2 전도체(107)를 포함한다. 상호접속 구조물(105)은 제1 및 제2 전도체(106 및 107)를 접속시키는 금속 플러그(108)(비아의 일부)를 더 포함한다. 실시예에서, 제1 전도체(106), 제2 전도체(107), 및 금속 플러그(108)는 각각, 구리(Cu), 알루미늄(Al), 텅스텐(W), 코발트(Co), 은(Ag), 금(Au), 또는 다른 적합한 금속을 포함할 수 있다. 금속 특징부(106, 107, 및 108)는 각각 금속-확산 배리어 층에 의해 둘러싸일 수 있다(또는 덮일 수 있음). 금속-확산 배리어 층은 특징부(106, 107, 및 108)의 금속 재료가 배선 층(104)의 유전체 재료 층 내로 확산하는 것을 막는다. 금속-확산 배리어 층은 EM을 겪지 않는 내화 금속일 수 있다. 단순화를 위한 목적으로, 금속-확산 배리어 층 및 유전체 재료 층은 도시되지 않는다.
실시예에서, 제1 전도체(106), 제2 전도체(107), 및 금속 플러그(108)는 인접한 배선 층(104)에 배치된다. 예를 들어, 제2 전도체(107)는 제1 금속 층(M1)에 배치되고, 금속 플러그(108)는 M1 층 위의 제1 비아 층(Via1)에 배치되고, 제1 전도체(106)는 Via1 층 위의 제2 금속 층(M2)에 배치된다. 하나의 특정 예에서, 금속 플러그(108) 및 제1 전도체(106)는 듀얼 다마신 프로세스를 사용하여 하나의 배선 층(104)에 형성될 수 있다. 다양한 실시예에서, 제1 및 제2 전도체(106 및 107)의 각각은 M0, M1, M2,... Mn 금속 층과 같은 임의의 배선 층(104)에 배치될 수 있다. 그러나, 제1 및 제2 전도체(106 및 107)는 상이한 배선 층에 배치된다. 또한, 제1 전도체(106)는 다양한 실시예에서 제2 전도체(107) 위에 또는 아래에 배치될 수 있다.
도 2는 금속 플러그(108)를 통해 제1 전도체(106)를 따라 페이지의 우측을 향해 가는 전자 경로(109)를 더 예시한다(전자의 싱크는 도시되지 않음). IC(100)가 동작 중일 때에, 전자는 경로(109)를 따라 흐른다. 전류는 전자의 반대 방향으로 흐른다는 것을 유의하여야 한다. 설명 편의를 위해, 본 개시에서는 전자 흐름의 방향이 사용된다. 전자는 금속 특징부(106, 107 및 108)로부터 금속성 이온을 그와 함께 끌어당길 수 있다. 연구들은, 전자 경로가 방향을 바꾸는 전도체/비아의 영역이 EM에 가장 민감하다는 것을 보여주었다. 하나의 이러한 영역(110)이, 도 2에서 금속 플러그(108) 위의 제1 전도체(106) 상에 점선으로 예시되어 있다. EM의 문제가 적절하게 다뤄지지 않는다면, 시간이 지남에 따라 금속성 이온들은 영역(100)에서 또는 근방에서 고갈하여 "회로 개방" 고장을 야기할 수 있다. 본 개시는 EM의 영향을 완화시키도록 돕기 위해 능동 원자 저장소(111)를 제공한다. 도 2는 능동 원자 저장소(111)의 실시예를 예시한다.
계속해서 도 2를 참조하면, 본 실시예에서, 능동 원자 저장소(111)는, 원자 소스 전도체(ASC)인 전도체(112), 및 ASC(112)를 전원 레일(116)에 접속시키는 금속 플러그(114)를 포함한다. ASC(112)는 제1 전도체(106)와 동일한 배선 층(104)에 배치된다. 전원 레일(116)은 IC(100)의 전압 소스이다. 실시예에서, ASC(112) 및 금속 플러그(114)는 각각 제1 전도체(106) 및 금속 플러그(108)와 본질적으로 동일한 재료를 포함한다. ASC(112) 및 금속 플러그(114)는 각각 금속-확산 배리어 층(도시되지 않음)에 의해 둘러싸일 수 있다. 전원 레일(116) 및 제2 전도체(107)는 동일하거나 상이한 배선 층(104)(도 1)에 배치될 수 있다. 도 2는 전자가 ASC(112)로부터 제1 전도체(106)로 흐르는 전자 경로(117)를 더 예시한다. 본 실시예에서, ASC(112)에 대한 전압 소스 및 제1 전도체(106)에 대한 전압 소스는, 전자 경로(117)가 IC(100)의 모든 동작 모드에서 동일한 방향을 유지하도록 구성된다. 실시예에서, 전자 경로(117)를 따른 전류 밀도(jasc)는 전자 경로(109)를 따른 전류 밀도(jc)와 같거나 이보다 더 작다(jasc≤jc). 다양한 실시예에서, (jasc/jc)의 비는 설계 요구에 따라 조정될 수 있다. 비가 증가(감소)할 때, 제1 전도체(106)의 EM 수명은 증가(감소)하지만, 능동 원자 저장소(111)의 EM 수명은 감소(증가)한다. 또한, ASC(112)의 길이는 제1 전도체(106)의 길이보다 더 작을 수 있다. 실시예에서, ASC(112)의 길이는 0.02 마이크론(㎛) 내지 2 ㎛의 범위이다. ASC(112)는 계면(118)에서 제1 전도체(106)와 연결된다. 실시예에서, 제1 전도체(106) 및 ASC(112)는 동일한 프로세스에 의해 그리고 동일한 재료로 형성된다. 이러한 경우에, 계면(118)은 구별가능한 계면이 아니라 가상의 경계일 뿐이다. 본 실시예에서, ASC(112)는 제1 전도체(106)와 동일한 폭을 갖는다. 이는 제1 전도체(106)의 하나의 단부에서 제1 전도체(106)와 연결되고, 제1 전도체(106)의 길이방향 축을 따라 연장한다.
IC(100)가 동작 중일 때, 전자는 IC(100)의 동작 모드에 따라 경로(109)를 따라 흐른다. 제1 전도체(106)의 금속성 이온들은 전자를 따라 끌어당겨지며 예를 들어 영역(110)에서 고갈할 수 있다. 동시에, ASC(112)의 금속성 이온들은 경로(117)를 따라 이동하고 제1 전도체(106) 안으로 주입하여 손실된 금속성 이온을 보충한다. 이는 2가지 힘에 의해 유발될 수 있다. 첫 번째로, 경로(117)를 따라 이동하는 전자는 그들과 함께 일부 금속성 이온들을 반송한다. 두 번째로, 영역(110) 내의 금속성 이온들이 고갈됨에 따라, 농도 구배가 경로(117)를 따라 형성된다. 결합된 힘은 능동 원자 저장소(111)를, 어떠한 전압 소스에도 바이어싱되지 않은 더미 원자 저장소(다르게 말하자면, 플로팅)보다 더 효과적이게 한다. 또한, 더미 원자 저장소의 경우, 전자 경로(109)가 그의 방향을 뒤바꾸면(예를 들어, IC(100)의 재구성으로 인해), 더미 원자 저장소는 수동 원자 싱크가 될 수 있으며, 이는 제1 전도체(106)에 미치는 EM의 효과를 악화시킬 것이다. 본 개시에서, 능동 원자 저장소(111)는 IC(100)의 모든 동작 하에 전자 경로(117)의 방향을 동일하게 유지한다. 따라서, 능동 원자 저장소(111)는 원자 싱크가 되지 않는다. 이는 ASC(112) 및 제1 전도체(106)에 대한 각자의 전압 소스를 적절하게 구성함으로써 실현될 수 있다.
실시예에서, 능동 원자 저장소(111)는 상호접속 구조물(105)의 다른 부분을 형성하는 동일 프로세스에서 형성된다. 예를 들어, 전원 레일(116) 및 제2 전도체(107)는 동일한 프로세스에 의해 그리고 동일한 배선 층(104)에 형성될 수 있고, 금속 플러그(114 및 108)는 동일한 프로세스에 의해 그리고 동일한 배선 층(104)에 형성될 수 있고, ASC(112) 및 제1 전도체(106)는 동일한 프로세스에 의해 그리고 동일한 배선 층(104)에 형성될 수 있다. 하나의 예에서, 전원 레일(116) 및 제2 전도체(107)는, 기판(102)(도 1) 위에 유전체 층을 성막하고(예를 들어, 제1 배선 층(104)의 일부로서), 그 안에 트렌치를 형성하도록 유전체 층을 에칭하며, 전기 전도성 금속-확산 배리어 층 및 금속 전도체로 트렌치를 과충전하고, 과도한 배리어 층 및 금속 전도체를 제거하도록 IC(100)의 상부 표면을 평탄화함으로써 형성될 수 있다. 남은 금속 전도체는 제2 전도체(107) 및 전원 레일(116)이 된다.
하나의 예에서, 금속 플러그(114/108) 및 전도체(112 및 106)는 듀얼 다마신 프로세스를 통해 형성되며, 이는 아래에 간략하게 기재된다. 처음에, 전원 레일(116) 및 제2 전도체(107)를 포함하는 배선 층(104) 위에 유전체 층이 성막된다. 그 다음, 유전체 층은 그 안에 트렌치를 형성하도록 리소그래피 프로세스 및 에칭 프로세스에 의해 패터닝된다. 트렌치의 하부 부분은 금속 플러그(108 및 114)에 대한 비아 홀을 정의하고, 트렌치의 상부 부분은 제1 전도체(106) 및 ASC(112)에 대한 트랙 트렌치를 정의한다. 그 후에, 하나 이상의 전기 전도성 금속-확산 배리어 층이 비아 홀 및 트랙 트렌치의 측벽 상에 성막되고, 금속 전도체가 배리어 층 위에 성막된다. 배리어 층 및 금속 전도체는 트렌치를 과충전한다. 그 다음에 과도한 재료를 제거하고 IC(100)의 상부 표면을 평탄화하도록 화학 기계적 평탄화(CMP; chemical mechanical planarization) 프로세스가 수행된다. 남은 금속 전도체는 금속 플러그(108 및 114), 제1 전도체(106), 및 ASC(112)가 된다.
도 3 내지 도 11은 본 개시의 양상에 따라 구성된, 능동 원자 저장소(들)를 갖는 상호접속 구조물(105)의 다양한 실시예를 예시한다.
도 3을 참조하면, 제1 전도체(106) 및 2개의 능동 원자 저장소(111a 및 111b)를 갖는 상호접속 구조물(105)의 실시예가 부분적으로 그리고 상부 평면도로 도시되어 있다. 제1 전도체(106)는 2개의 금속 플러그(108a 및 108b)에 의해 IC(100)의 다른 전도체 또는 디바이스에 접속된다. 금속 플러그(108a 및 108b)는 제1 전도체(106)의 두 단부 근방에 배치된다. 전자는 금속 플러그(108a 및 108b)로부터 2개의 다른 비아로, 각각 제1 전도체(106)의 2개의 세그먼트를 따라 흐른다. 금속 플러그(108a 및 108b) 뿐만 아니라 그 근방은 EM에 대한 관심사이다. 능동 원자 저장소(111a)는 ASC(112a) 및 ASC(112a)를 IC(100)의 전압 소스(도시되지 않음)에 접속시키는 금속 플러그(114a)를 포함한다. 능동 원자 저장소(111b)는, ASC(112b) 및 ASC(112b)를 IC(100)의 또다른 전압 소스(도시되지 않음)에 접속시키는 금속 플러그(114b)를 포함한다. 능동 원자 저장소(111a 및 111b)에 대한 전압 소스는 동일하거나 상이할 수 있다. ASC(112a 및 112b)는 2개의 각 단부에서 제1 전도체(106)에 연결되고, 제1 전도체(106)의 길이방향 축을 따라 연장한다. ASC(112a 및 112b)는 제1 전도체(106)와 동일한 폭을 갖는다. 도 3의 상호접속 구조물(105)의 다른 양상은 도 2에 관련하여 기재된 바와 동일하거나 유사하다.
도 4를 참조하면, 제1 전도체(106) 및 2개의 능동 원자 저장소(111a 및 111b)를 갖는 상호접속 구조물(105)의 다른 실시예가 부분적으로 그리고 상부 평면도로 도시되어 있다. 능동 원자 저장소(111a 및 111b)의 금속 플러그(114a 및 114b)는 각각 금속 플러그(108a 및 108b)에 연결되어 2개의 직사각형 금속 플러그를 형성한다. 다르게 말하자면, 금속 플러그(114a 및 108a)는 나란히 서로 접촉하여 배치되어 있으며, 금속 플러그(114b 및 108b)는 나란히 서로 접촉하여 배치되어 있다. 연구들은, 직사각형 금속 플러그가 사각형 금속 플러그보다 더 높은 EM 신뢰성을 갖는다는 것을 보여주었다. 도 4의 상호접속 구조물(105)의 다른 양상은 도 3에 관련하여 기재된 바와 동일하다.
도 5를 참조하면, 제1 전도체(106) 및 2개의 능동 원자 저장소(111a 및 111b)를 갖는 상호접속 구조물(105)의 다른 실시예가 부분적으로 그리고 상부 평면도로 도시되어 있다. 상호접속 구조물(105)은 제1 전도체(106)를 IC(100)의 하나 이상의 다른 전도체 또는 디바이스에 접속시키는 3개의 금속 플러그(108a, 108b, 및 108c)를 포함한다. 금속 플러그(108c)는 금속 플러그(108a 및 108b) 사이에 배치된다. 설계에 의해 그리고 도시된 바와 같은 동작 모드에서, 전자는 금속 플러그(108a 및 108b)로부터 금속 플러그(108c)로 흐른다. 능동 원자 저장소(111a 및 111b)는 제1 전도체(106)와 동일한 층에 각각 ASC(112a 및 112b)를 포함한다. ASC(112a 및 112b)는 제1 전도체(106)의 길이방향 축에 수직인 방향을 따라 그리고 각각 금속 플러그(108a 및 108b)에 가장 가까운 제1 전도체(106)에 연결된다. 도시된 바와 같은 실시예에서, ASC(112a 및 112b)는 제1 전도체(106)의 동일 측에 배치된다. 대안의 실시예에서, ASC(112a 및 112b)는 제1 전도체(106)의 대향 측에 배치된다. 도 5의 상호접속 구조물(105)의 다른 양상은 도 3에 관련하여 기재된 바와 동일하다.
도 6을 참조하면, 제1 전도체(106) 및 2개의 능동 원자 저장소(111a 및 111b)를 갖는 상호접속 구조물(105)의 실시예가 부분적으로 그리고 상부 평면도로 도시되어 있다. 2개의 능동 원자 저장소(111a 및 111b)는 각각 "L" 형상의 ASC(112a 및 112b)를 포함한다. "L" 형상의 ASC(112a 및 112b) 각각에서, ASC의 하나의 세그먼트는 제1 전도체(106)에 평행하고, ASC의 다른 세그먼트는 수직 각도를 형성하도록 제1 전도체(106)에 연결된다. 도 6의 상호접속 구조물(105)의 다른 양상은 도 5에 관련하여 기재된 바와 동일하다. 연구들은, "L" 형상의 ASC 및 직선 ASC(예를 들어, 도 5)가 필적할 만한 EM 수명 성능을 갖는다는 것을 보여주었다. 이는 ASC의 폭 및 길이가 특정 상호접속 구조물에 대하여 조정될 때 설계 유연성을 향상한다.
도 7을 참조하면, 제1 전도체(106) 및 4개의 능동 원자 저장소(111a, 111b, 111c, 및 111d)를 갖는 상호접속 구조물(105)의 실시예가 부분적으로 그리고 상부 평면도로 도시되어 있다. 상호접속 구조물(105)은 3개의 금속 플러그(108a, 108b, 및 108c)를 포함한다. 금속 플러그(108c)는 금속 플러그(108a 및 108b) 사이에 배치된다. 설계에 의해 그리고 도시된 바와 같은 동작 모드에서, 전자는 금속 플러그(108a 및 108b)로부터 금속 플러그(108c)로 흐른다. 능동 원자 저장소(111a-111d)는 각각 ASC(112a, 112b, 112c, 및 112d)를 포함한다. ASC(112a-112d)는 각각, 금속 플러그(114a, 114b, 114c, 및 114d)에 의해 IC(100)의 하나 이상의 전압 소스에 접속된다. ASC(112a 및 112c)는, 제1 전도체(106)의 대향 측에 그리고 금속 플러그(108a)에 가장 가까운 제1 전도체(106)에 연결된다. ASC(112a 및 112c)는 제1 전도체(106)의 길이방향 축에 수직인 방향을 따라 세로로 배향된다. ASC(112a 및 112c)는 단일 ASC(112a 또는 112c)보다 제1 전도체(106)의 EM 성능에 대한 더 강한 부스팅을 제공한다. ASC(112b 및 112d)는 금속 플러그(108b)에 가장 가까운 제1 전도체(106)에 연결된다. ASC(112b)는 제1 전도체(106)의 길이방향 축에 수직인 방향을 따라 세로로 배향된다. ASC(112d)는 제1 전도체(106)의 단부에 연결되고 제1 전도체(106)의 길이방향 축을 따라 연장한다. ASC(112b 및 112d)는 단일 ASC(112b 또는 112d)보다 제1 전도체(106)의 EM 성능에 대한 더 강한 부스팅을 제공한다.
도 8을 참조하면, 제1 전도체(106) 및 3개의 능동 원자 저장소(111a, 111b, 및 111c)를 갖는 상호접속 구조물(105)의 다른 실시예가 부분적으로 그리고 상부 평면도로 도시되어 있다. 상호접속 구조물(105)은 4개의 금속 플러그(108a, 108b, 108c, 및 108d)를 포함한다. 금속 플러그(108a 및 108d)는 제1 전도체(106)의 2개의 단부 근방에 배치되고, 금속 플러그(108b 및 108c)는 제1 전도체(106)의 중간 부분에 배치된다. 설계에 의해 그리고 도시된 바와 같은 동작 모드에서, 전자는 금속 플러그(108a, 108b, 및 108c)로부터 금속 플러그(108d)로 제1 전도체(106)의 3개의 세그먼트를 따라 흐른다. 능동 원자 저장소(111a-111c)는 각각 ASC(112a, 112b, 및 112c)를 포함한다. ASC(112a-112c)의 각각은 제1 전도체(106)의 길이방향 축에 수직인 각자의 방향을 따라 제1 전도체(106)에 연결된다. ASC(112a-112c)가 연결되어 있는 제1 전도체(106)의 3개의 세그먼트의 EM 성능의 요구에 따라, ASC(112a, 112b, 및 112c)는 동일한 치수(폭, 길이, 형상) 또는 상이한 치수를 가질 수 있다.
도 9를 참조하면, 제1 전도체(106) 및 6개의 능동 원자 저장소(111a, 111b, 111c, 111d, 111e, 및 111f)를 갖는 상호접속 구조물(105)의 또 다른 실시예가 부분적으로 그리고 상부 평면도로 도시되어 있다. 도 8의 실시예와 마찬가지로, 본 실시예의 상호접속 구조물(105)은 4개의 금속 플러그(108a, 108b, 108c, 및 108d)를 포함한다. 능동 원자 저장소(111a-111f)는 각각 ASC(112a, 112b, 112c, 112d, 112e, 및 112f)를 포함한다. ASC(112a, 112b, 및 112c)는 각각 금속 플러그(114a, 114b, 및 114c)에 의해 제1 전원 레일(116a)에 접속된다. ASC(112d, 112e, 및 112f)는 각각 금속 플러그(114d, 114e, 및 114f)에 의해 제2 전원 레일(116b)에 접속된다. ASC의 쌍(112a 및 112d)은 금속 플러그(108a)에 가까운 제1 전도체(106)에 연결된다. ASC의 쌍(112b 및 112e)은 금속 플러그(108b)에 가까운 제1 전도체(106)에 연결된다. ASC의 쌍(112c 및 112f)은 금속 플러그(108c)에 가까운 제1 전도체(106)에 연결된다. 2개의 전원 레일(116a 및 116b)은 동일한 배선 층(104) 또는 상이한 배선 층(104)(도 1)에 배치될 수 있다. 능동 원자 저장소의 각 쌍(111a/111d, 111b/111e, 및 111c/111f)은 제1 전도체(106)의 각자의 세그먼트의 EM 성능을 부스팅한다.
도 10을 참조하면, 상호접속 구조물(105)의 또 다른 실시예가 부분적으로 그리고 상부 평면도로 도시되어 있다. 상호접속 구조물(105)은 V1, V2, V3, 및 V4로 표기된 4개의 전압 소스를 포함한다. 상호접속 구조물(105)은 전도체(106a, 106b, 106c, 및 106d)를 더 포함한다. 전도체(106a 및 106c)는 전압 소스 V1에 접속되며(또는 바이어싱됨), 전압 소스 V1에 대한 전원 레일이 되게 한다. 마찬가지로, 전도체(106b 및 106d)는 전압 소스 V2에 접속되며(또는 바이어싱됨), 전압 소스 V2에 대한 전원 레일이 되게 한다. 상호접속 구조물(105)은 전도체(116a, 116b, 116c, 및 116d)를 더 포함한다. 전도체(116a 및 116c)는 전압 소스 V3에 대한 전원 레일이다. 전도체(116b 및 116d)는 전압 소스 V4에 대한 전원 레일이다. 전도체(106a-106d 및 116a-116d)는 "y" 방향을 따라 세로로 배향된다. 실시예에서, 전도체(106a-106d)는 동일한 배선 층(104)(도 1)(예를 들어, M2 층)에 배치되고, 전도체(116a 및 116c)는 동일한 배선 층(104)(예를 들어, M0 층)에 배치되고, 전도체(116b 및 116d)는 동일한 배선 층(104)(예를 들어, M3 층)에 배치된다. 다른 실시예에서, 전도체(106a-106d 및 116a-116d)의 전부 또는 일부가 동일한 배선 층(104)에 배치된다.
상호접속 구조물(105)은 전도체(106a-106d 및 116a-116d)가 배치되는 바와 상이한 배선 층(104)에 "x" 방향을 따라 길게 배향된 전도체(107)를 더 포함한다. 상호접속 구조물(105)은 각각 전도체(106a-106d)를 전도체(107) 중의 하나 이상에 접속시키는 금속 플러그(108a, 108b, 108c, 및 108d)를 더 포함한다.
상호접속 구조물(105)은 능동 원자 저장소(111a, 111b, 111c, 및 111d)를 더 포함한다. 능동 원자 저장소(111a-111d)는 전도체(106a-106d)와 동일한 배선 층(104)에 각각 ASC(112a, 112b, 112c, 및 112d)를 포함한다. ASC(112a-112d)는 "x" 방향을 따라 길게 배향되고, 각각 금속 플러그(108a-108d)에 가장 가까운 전도체(106a-106d)에 연결된다. 능동 원자 저장소(111a-111d)는 금속 플러그(114a, 114b, 114c 및 114d)를 더 포함한다. 금속 플러그(114a-114d)는 각각 ASC(112a-112d)를 전원 레일(116a-116d)에 접속시킨다. 능동 원자 저장소(111a-111d)는 메시 구조를 형성하도록 상호접속 구조물(105)의 다른 부분과 집적된다.
도 11은 본 개시의 양상에 따라 구성된 능동 원자 저장소의 실시예의 일부 이점을 예시한다. 도 11을 참조하면, 그래프(150, 152, 및 154)는 시뮬레이션을 통해 3개의 전도체의 EM 성능을 예시한다. 수평 축은 정규화된 고장까지의 시간(time-to-failure)이고, 수직 축은 EM으로 인한 고장의 누적 확률이다. 3개의 전도체는 동일한 길이(L=20 ㎛) 및 동일한 폭을 갖고, 동일한 재료를 포함한다. 그래프 150과 연관된 제1 전도체는, 수동 또는 능동 원자 저장소 둘다 갖지 않는다(예를 들어, 도 3의 전도체(106)). 이는 비교를 위한 기준점으로서 작용한다. 그래프 152와 연관된 제2 전도체는, 10 ㎛의 길이를 갖는 수동 원자 저장소에 의해 연결된다(예를 들어, 금속 플러그(114a)를 갖지만 전압 바이어싱이 없는 도 3의 전도체(112a)). 그래프 154와 연관된 제3 전도체는, ASC의 길이가 10 ㎛인 능동 원자 저장소(예를 들어, 도 3의 능동 원자 저장소(111a))에 의해 연결된다. 도 11에 도시된 바와 같이, 능동 원자 저장소는 수동 원자 저장소보다 전도체의 EM 성능에 훨씬 더 나은 부스팅을 제공한다.
일부 실시예에서, IC의 EM 성능을 부스팅하는 것에 추가적으로, 본 개시의 양상에 따르면, 능동 원자 저장소는 IC 내의 회로 밀도를 향상시키기 위해 사용될 수 있다.
반도체 제조가 점점 더 작은 기하학적 크기로 발전함에 따라, 전원 레일 설계 및 레이아웃은 때때로 회로 밀도를 더 증가시키기 위한 병목이 될 수 있다. 단지 예로서, 도 12a 및 도 12b는 본 개시의 실시예에 따라 구성된, 표준 셀 및 전원 레일을 갖는 IC(200)의 일부 레이아웃을 예시한다. (Cell 1, 2, 3, 및 4와 같은)표준 셀은 미리 설계된 로직 게이트 및 트랜지스터를 갖는다. (M0 Power Rail 및 M1 Power Rail과 같은)전원 레일은 표준 셀에 VDD(포지티브 공급 전압) 및 VSS(네가티브 공급 전압)과 같은 전압을 공급한다. 전원 레일은, 때때로 전력 그리드(power grid)라 지칭되는 그리드 형태의 수평 및 수직 라인으로서 구성된다. 도 12b에 더 도시된 바와 같이, VSS 및 VDD에 대한 전원 레일은 수평 및 수직 방향 둘 다로 교대로 배치된다. 표준 셀은 전원 레일 사이의 공간에 배치된다. 일반적으로 얼마나 많은 표준 셀들이 2개의 인접한 전원 레일 사이에 배치될 수 있는지는 (예컨대, 설계 규칙에 의해)한정된다. 도 12a 및 도 12b에 도시된 예에서, 하나의 셀 또는 (도 12b에서의 "Cell2 DH"의 경우와 같은)셀의 반이 2개의 인접한 전원 레일 사이에 배치된다. 전원 레일은, IC의 상이한 층에 있다 하더라도 표준 셀과 동일한 레이아웃 공간을 공유한다. EM 쟁점으로 인해, 금속 전도체인 전원 레일은 보통 와이드 스트립(wide strip)인 것으로 설계된다. 전원 레일의 폭은 일부 표준 셀 설계에서 레이아웃 자원의 약 33%를 소비하는 것으로 관찰되었다(전원 레일의 길이는 일반적으로 관심이 덜함). 전원 레일의 폭이 감소되면(아래에 설명되는 바와 같이, IC(200)에서의 경우임), 절약된 공간은 IC에 더 많은 표준 셀을 배치하기 위해 사용될 수 있으며, 그리하여 그의 회로 밀도를 증가시킬 수 있다.
따라서, 본 개시의 목적은 IC에서의 전원 레일의 폭을 감소시키고 능동 원자 저장소를 사용하여 감소된 폭 전원 레일의 EM 성능을 부스팅하는 것이다. 능동 원자 저장소는 표준 셀에 대하여 사용될 수 있는 레이아웃 자원을 소비하지 않는 방식으로 배치된다. 이는 IC의 회로 밀도를 효과적으로 증가시킨다. 능동 원자 저장소 및 감소된 폭 전원 레일의 조합은, 능동 원자 저장소 없는 전폭(full-width) 전원 레일보다 상당한 또는 더 나은 EM 성능을 제공한다. 일부 실시예에 따르면, 능동 원자 저장소는 상부 라우팅 층(들)의 다른 전원 레일 바로 아래에 배치되고 표준 셀에 대하여 보유된 추가적인 라우팅 자원을 소비하지 않는다. 일부 부가의 실시예에서, 능동 원자 저장소는 이들 전원 레일보다 더 작은 점유면적을 가지며, 즉 상부 평면도로부터 보면 이들 전원 레일 아래에 숨어있다. 본 개시에 따른 실시예는 EM에 대한 우려를 완화시키면서 IC의 회로 밀도를 예를 들어 일부 경우에 10% 내지 12% 만큼 효과적으로 증가시킬 수 있다.
도 13a는 본 개시의 다양한 양상에 따라 구성된, EM 성능이 능동 원자 저장소에 의해 부스팅된 전력 그리드(201)를 갖는 IC(200)의 부분 사시도를 도시한다. 도 13a를 참조하면, 전력 그리드(201)는 (도 1의 배선 층(104)과 같은)개별 배선 층에 전원 레일(214)(2개 도시됨) 및 전원 레일(208)(1개 도시됨)을 포함한다. 일 실시예에서, 전원 레일(214) 중 하나는 제5 전도체일 수 있다. 전원 레일(208)은 "x" 방향을 따라 길게 배향되며, 전원 레일(214)은 "x" 방향에 전반적으로 수직인 "y" 방향을 따라 길게 배향된다. 여기에서, 용어 "전반적으로 수직"은, 방향 "x" 및 "y"가 90도이거나 표준 제조 편차(들)(예컨대, 오버레이 정렬 편차)로 인해 90도에 가까운 각도를 형성하는 것을 의미한다. 전원 레일(214 및 208)은 각각 구리(Cu), 알루미늄(Al), 텅스텐(W), 코발트(Co), 은(Ag), 금(Au), 또는 기타 적합한 금속을 포함할 수 있다. IC(200)는 다양한 능동 및/또는 수동 영역 및 소자를 포함하는 기판(202)을 포함한다. 실시예에서, 기판(202)은 기판(102)과 동일하거나 유사하다. IC(200)는 소스 컨택, 드레인 컨택, 게이트 컨택, 및 복수의 소스 및/또는 드레인 컨택을 전기적으로 접속시키는 로컬 상호접속과 같은 디바이스 레벨 컨택(204)을 더 포함한다. 디바이스 레벨 컨택(204)은 전원 레일(208)을 갖는 배선 층 아래에 있으며 비아(206)를 통해 전원 레일(208)에 접속된다. 도시된 예에서, 전원 레일(208)은 가장 아래의 금속 배선 층(104)(때때로 "M0" 층으로 지칭됨)에 있으며, 전원 레일(214)은 M0 층 바로 위의 금속 배선 층에 있다(즉, 이들은 "M1" 층에 있음). 전원 레일(208 및 214)은 비아(213)를 통해 접속된다.
본 실시예에서, 전원 레일(208)의 폭(예컨대, "y" 축에 따른 그의 치수)은 어떠한 능동 원자 저장소도 갖지 않는 정규 설계에 비교하여 감소된다. 이는 상기 설명된 바와 같이 IC(200)의 회로 밀도를 증가시키기 위한 것이다. 전원 레일(208)의 EM 성능을 부스팅하기 위해, IC(200)는 능동 원자 저장소(211)를 더 포함한다. 이 실시예에서, 능동 원자 저장소(211)는 비아(212)를 통해 전원 레일(214)에 접속되는 ASC(210)를 포함한다. ASC(210)는 전원 레일(208)과 동일한 배선 층에 배치되며 "y" 방향을 따라 길게 배향된다. 이 실시예에서, ASC(210)는 전원 레일(208)과 물리적으로 합쳐진다(join). 도 13a는 실시예에 따라 IC(200)가 동작 중일 때의 전자 경로(216 및 217)를 더 예시한다. 전자 경로(216)는 비아(213)로부터 멀어지는 쪽으로 전원 레일(208)을 따라 디바이스 레벨 컨택(204)으로 흐른다. 전자 경로(217)는 비아(212)로부터 ASC(210)를 따라 비아(213)에 인접한 전원 레일(208)로 흐른다. 전자 경로(216)를 따른 전류 밀도는 전자 경로(217)를 따른 전류 밀도와 동일하거나 더 크다. 적어도 전자 경로(217)를 통해, ASC(210)는 EM으로 인한 금속성 이온의 그의 손실에 대하여 전원 레일(208)에 보상한다.
도 13b는 구체적으로 전원 레일(208 및 214) 및 능동 원자 저장소(211)를 갖는 IC(200)의 일부의 상부 평면도를 예시한다. 도 13b를 참조하면, IC(200)는 전원 레일(208)과 나란히 다양한 표준 셀(Cell 1, 2, 3, 4, 5, 6, 및 7)을 포함한다. 표준 셀(1-7)은 메모리 셀, 로직 게이트, PFET, NFET, MOSFET, CMOS, FINFET, 저항, 커패시터, 인덕터, 및 기타 적합한 회로 요소를 포함할 수 있다. 표준 셀(1-7)은 기판(202)의 활성 영역에 적어도 부분적으로 상주할 수 있다. 전원 레일(208 및 214)은 동일 전압(이 실시예에서는 VSS)으로 바이어싱되며 비아(213)를 통해 접속된다. 단순하게 하기 위한 목적으로, 전원 레일(208) 사이 및 전원 레일(214) 사이의 VDD 전원 레일은 도시되지 않는다.
계속 도 13b를 참조하면, 전원 레일(214)은 "x" 및 "y" 방향 둘 다를 따라 ASC(210)보다 더 큰 치수를 갖는다. ASC(210) 및 비아(212)는 전원 레일(214) 바로 아래에 그리고 표준 셀을 배치하는 데에 사용 또는 보유되지 않는 공간에 있다. 따라서, 능동 원자 저장소(211)는 IC(200)의 회로 밀도가 우려되는 한 추가의 레이아웃 및 라우팅 자원을 소비하지 않는다.
도 13b는 전자 경로(216 및 217) 및 전원 레일(208)로부터 표준 셀(1-7)로의 전자 경로를 포함한 다양한 전자 경로의 방향을 더 예시한다. 다양한 실시예에서, 전류 밀도는, 능동 원자 저장소(211)가 IC(200)의 EM 병목이 되지 않도록, 전류 밀도(216)보다 훨씬 더 작도록 제어된다. 예를 들어, 비아(213)는 비아(212)보다 더 낮은 저항을 제공하도록 큰 비아 또는 비아 그룹(도 14에 도시되는 바와 같이)인 것으로 설계될 수 있다.
일부 실시예에서, ASC(210)의 길이 L1("y" 방향을 따라)은 최대화되며, 이는 전원 레일(208)의 EM 성능을 증가시킨다. 일반적으로, L1과 L2(2개의 비아(213) 사이의 "x" 방향을 따른 전원 레일(208)의 길이) 사이의 비율은 EM 마진 이득에 비례한다. 길이 L1은 전원 레일(208)과 동일 배선 층 내의 인접한 전원 레일(도 13b에는 도시되지 않지만 도 14 및 도 15에 도시됨) 사이의 거리에 가깝도록 최대화될 수 있다.
도 14는 본 개시의 양상에 따라 구성된 전력 그리드(201)의 실시예의 상부 평면도를 예시한다. 도 14를 참조하면, 실시예에 따라, 수평("x" 방향을 따라) 전원 레일(208A, 208B, 및 208C)이 교대로 상이한 공급 전압에 할당된다. 본 실시예에서, 전원 레일(208A 및 208C)는 VDD에 할당되며, 전원 레일(208B)은 VSS에 할당된다. 전원 레일(214A-D)은, 이 실시예에서는 VSS인, 전원 레일(208B)과 동일한 공급 전압에 할당된다. 전원 레일(214A-D)은 전원 레일 사이의 다양한 교차점에서 비아(213)를 통해 전원 레일(208B)에 전기적으로 접속된다. 실시예에서, 전원 레일(208A-C) 및 전원 레일(214A-D)은 2개의 인접한 배선 층에 있다. 예를 들어, 전원 레일(208A-C)은 M0 배선 층에 있으며, 전원 레일(214A-D)은 M1 배선 층에 있다. 다른 예로서, 전원 레일(208A-C)은 M1 배선 층에 있으며, 전원 레일(214A-D)은 M2 배선 층에 있다. 다른 실시예에서, 전원 레일(214A-D)은 수평이며 전원 레일(208A-C)은 수직이다.
도 14에 도시된 예에서, 상기 설명된 바와 같이, 적어도 전원 레일(208B)은 감소된 폭을 갖는다. 전원 레일(208B)의 EM 성능을 부스팅하도록, 능동 원자 저장소(211A, 211B, 211C, 211D, 211E, 및 211F)를 포함한 다양한 능동 원자 저장소가 IC(200)에 추가된다. 다양한 능동 원자 저장소(211A-F)는 수직으로 배향되고 전원 레일(214A, 214B, 214C 및 214D) 아래에 배치된다. 능동 원자 저장소(211A-F)의 각각은 ASC를 포함한다. 예를 들어, 능동 원자 저장소(211A 및 211E)는 각각 ASC(210A 및 210E)를 포함한다. ASC(211A-E)의 각각은 2개의 단부를 갖는데, 하나의 단부는 전원 레일(208)과 합쳐지고 다른 단부는 하나 이상의 전원 레일(214)에 전기적으로 접속되며 또한 기판(202)의 플로팅 활성 영역에 접속된다. 실시예에서, 플로팅 활성 영역은, p 타입 기판(예컨대, p 타입 도펀트를 갖는 반도체)으로부터 n 타입 활성 영역으로 전자의 누설 경로로서 작용하는, n 타입 활성 영역(예컨대, n 타입 도펀트를 갖는 반도체)이다. 누설 경로는 전자 경로(217) 상의 전류 밀도를 한정한다. 다양한 실시예에서, ASC(예컨대, 210A)는 도 13a에 도시된 바와 같이 비아(206), 디바이스 레벨 컨택(204) 및 기타 적합한 전도성 특징부를 통해 각자의 플로팅 n 타입 활성 영역에 접속될 수 있다. ASC(211F)는, 전원 레일(208)에 합쳐지는 하나의 단부 및 전원 레일(214)에 전기적으로 접속되는 다른 단부를 갖는다.
능동 원자 저장소는 감소된 폭 전원 레일의 일측 또는 양측에 배치될 수 있다. 예를 들어, 능동 원자 저장소(211)는 도 13b에서 전원 레일(20)의 일측에 배치된다. 예를 들어, 능동 원자 저장소(211A 및 211B)는 전원 레일(208B)의 EM 성능을 더 부스팅하기 위해 비아(213)에 인접한 전원 레일(208B)의 대향 측에 배치된다. 부가의 실시예에서, 211A 및 211C와 같은 둘 이상의 능동 원자 저장소가 나란히 배치될 수 있다. 능동 원자 저장소(211A 및 211C)는 각각 비아(212A 및 212C)를 통해 2개의 평행한 전원 레일(214A 및 214B)에 접속된다. 이 부가의 실시예에서, ASC(210A 및 210C)는 기판(202)의 공통 플로팅 n 타입 활성 영역에 접속된다.
또 다른 실시예에서 능동 원자 저장소(211E)에 도시된 바와 같이, ASC(210E)는 전원 레일(214C)(또는 214D)의 단일 스트립보다 더 넓지만 2개의 인접한 전원 레일(214C 및 214D)에 의해 정의된 총 폭(W2)보다는 더 좁으며, 여기에서 W2는 전원 레일(214C)의 폭, 전원 레일(214D)의 폭, 및 전원 레일(214C 및 214D) 사이의 갭(S)의 폭의 합이다(여기에서, "폭"은 "x" 축을 따라 정의됨). 2개의 인접한 전원 레일(214) 아래의 공간은 표준 셀을 배치하는 데에 사용되지 않는다(도 12a에 도시된 바와 같이). 따라서, ASC(210E)는 회로 밀도가 우려되는 한 추가적인 레이아웃 자원을 소비하지 않는다. 이 실시예에서, ASC(210E)는 여전히 전원 레일(214) 바로 아래에 있는 것으로 고려된다. ASC(210E)의 넓은 전도체는 능동 원자 저장소(211E)에 대한 저장소 영역을 증가시킨다. 능동 원자 저장소(211A-F)의 길이는 EM 마진 영역을 증가시키도록 최대화될 수 있다. 예를 들어, 능동 원자 저장소(211A-F)의 각각은, 전원 레일(208A 및 208C)을 단락시키지 않고서(즉, 이들은 전원 레일(208A 및 208C)로부터 이격되어 있음) 설계 규칙이 허용하는 한 전원 레일(208A 또는 208C)에 가까이 연장할 수 있다.
능동 원자 저장소(211A-E)의 각각 내에서, ASC는 둘 이상의 부분 또는 섹션을 가질 수 있다. 능동 원자 저장소(211A)를 예로 들면, ASC(210A)는 2개의 부분(210A-1 및 210A-2)을 갖는다. 비아(212A)는 부분(210A-1) 상에 안착하고, 부분(210A-2)은 부분(210A-1)을 전원 레일(208B)에 접속시킨다.
실시예에서, 일부 비아 설계는 전원 레일(214 및 208) 사이의 저항을 감소시키기 위해 사용될 수 있으며, 그리하여 전류 밀도(216)가 전류 밀도(217)보다 더 큼을 보장한다. 예를 들어, 도 14에 도시된 바와 같이, 비아 그룹(213)이 전원 레일(214 및 208)의 교차점 각각에 배치될 수 있다. 또 다른 예를 들면, (큰 정사각 비아와 같은)최소 크기보다 더 큰 비아가 비아(213)에 사용된다.
도 15는 본 개시의 양상에 따라 구성된 전력 그리드(201)의 또 다른 실시예를 예시한다. 도 15를 참조하면, 이 실시예에서, 전원 레일(208A 및 208C)은 VSS에 할당되며 전원 레일(208B 및 214A-D)은 VDD에 할당된다. 적어도 전원 레일(208B)은 감소된 폭을 갖고, 전원 레일(208B)의 EM 성능을 부스팅하도록 다양한 능동 원자 저장소(211J, 211K, 211L, 211M 및 211N)가 추가된다. 도 15는 ASC(210)를 따라 비아(213)로의 전자 경로(217), 전원 레일(208B)을 따라 비아(213)로의 전자 경로(216) 및 표준 셀(1-7)로부터 전원 레일(208B)로의 다양한 전자 경로를 포함한 다양한 전자 경로를 더 예시한다. 도 14와 도 15를 비교하면, 전자 경로(217)가 둘 다의 설계에서 동일한 방향을 갖는다는 것이 보여진다. 이는 능동 원자 저장소(211A-F 및 211J-N)가 각자의 영역에서 전원 레일(208B)을 적절하게 보상함을 보장한다. 능동 원자 저장소(211A-E)와 유사하게, 능동 원자 저장소(211J-N)의 각각은, 그의 ASC가 전원 레일(208B)에 합쳐진 하나의 단부 및 그의 ASC가 전원 레일(214A-D)에 접속하며 또한 기판(202)의 플로팅 n 타입 활성 영역에 접속하는 다른 단부를 갖는다. 도 15에서의 전력 그리드(201)의 다른 양상은 도 14에서와 유사하다.
한정하는 것으로 의도되지 않지만, 본 개시의 하나 이상의 실시예는 반도체 디바이스 및 그의 형성에 많은 이점을 제공한다. 예를 들어, 본 개시의 실시예는 다양한 구성의 능동 원자 저장소를 제공한다. 구체적으로, 능동 원자 저장소는 일부 실시예에서 전원 레일의 EM 성능을 부스팅하기 위해 사용된다. 이들 전원 레일의 폭은 유리하게 감소될 수 있고, 절약된 공간은 더 많은 회로 요소들을 IC로 패킹하는 데에 사용된다. 또한, 능동 원자 저장소는 표준 셀을 배치하는 데에 사용 또는 보유되지 않는 공간에 추가된다. 따라서, 본 개시의 실시예는 EM에 대한 우려를 완화하면서 IC 내의 회로 밀도를 효과적으로 증가시킬 수 있다.
하나의 예시적인 양상에서, 본 개시는 집적 회로(IC)에 관한 것이다. IC는, IC의 하나의 층에 있는 제1 전도체 및 제2 전도체를 포함하며, 제1 전도체는 제1 방향을 따라 배향되고, 제2 전도체는 제1 방향에 전반적으로 수직인 제2 방향을 따라 배향되며, 제2 전도체는 제1 전도체에 전기적으로 접속된다. IC는, IC의 또다른 층에 있으며 제2 전도체 위에 제2 방향을 따라 배향된 제3 전도체, 제1 전도체와 제3 전도체를 접속시키는 제1 비아, 및 제2 전도체와 제3 전도체를 접속시키는 제2 비아를 더 포함한다.
또다른 예시적인 양상에서, 본 개시는 집적 회로(IC)에 관한 것이다. IC는, IC의 하나의 층에 있는 제1 전도체 및 제2 전도체를 포함하며, 제1 전도체는 제1 방향을 따라 배향되고, 제2 전도체는 제1 방향에 수직인 제2 방향을 따라 배향되며, 제2 전도체가 제1 전도체에 물리적으로 합쳐진다. IC는, IC의 또다른 층에 있으며 제2 전도체 위에 제2 방향을 따라 배향된 제3 전도체, 제1 전도체와 제3 전도체를 접속시키는 제1 비아, 제2 전도체와 제3 전도체를 접속시키는 제2 비아, 및 IC의 하나의 층 아래에 있으며 제2 전도체에 전기적으로 접속되는 n 타입 활성 영역을 더 포함한다. 제1 전도체 및 제3 전도체는 IC의 전원 레일이며, 제1 전압으로 바이어싱되도록 구성된다.
또다른 예시적인 양상에서, 본 개시는 집적 회로(IC)에 관한 것이다. IC는, IC의 하나의 층에 있는 제1 전도체 및 제2 전도체를 포함하며, 제1 전도체는 제1 방향을 따라 배향되고, 제2 전도체는 제1 방향에 수직인 제2 방향을 따라 배향되며, 제2 전도체의 일부가 제1 전도체에 합쳐진다. IC는, IC의 또다른 층에 있으며 제2 전도체 바로 위에 제2 방향을 따라 배향된 제3 전도체, 제1 전도체와 제3 전도체를 접속시키는 제1 비아, 제2 전도체와 제3 전도체를 접속시키는 제2 비아, IC의 하나의 층 아래에 있으며 제2 전도체에 전기적으로 접속되는 n 타입 활성 영역, 및 IC의 하나의 층에 있으며 제1 방향을 따라 배향된 제4 전도체를 더 포함한다. 제2 전도체는 제4 전도체로부터 이격되어 있다. 제1 전도체, 제3 전도체 및 제4 전도체는 IC의 전원 레일이다. 제1 전도체 및 제3 전도체는 제1 전압으로 바이어싱되도록 구성된다. 제4 전도체는 제1 전압과 상이한 제2 전압으로 바이어싱되도록 구성된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 집적 회로(IC; integrated circuit)에 있어서,
    IC의 하나의 층에 있는 제1 전도체 및 제2 전도체로서, 상기 제1 전도체는 제1 방향을 따라 배향되고, 상기 제2 전도체는 상기 제1 방향에 수직인 제2 방향을 따라 배향되며, 상기 제2 전도체는 상기 제1 전도체에 전기적으로 접속되는 것인, 상기 제1 전도체 및 제2 전도체;
    상기 IC의 또다른 층에 있으며, 상기 제2 전도체 위에서 상기 제2 방향을 따라 배향된 제3 전도체;
    상기 제1 전도체와 제3 전도체를 접속시키는 제1 비아; 및
    상기 제2 전도체와 상기 제3 전도체를 접속시키는 제2 비아
    를 포함하고,
    상기 제1 및 제3 전도체는 상기 IC의 전원 레일이고, 상기 제2 전도체는 원자 소스 전도체(ASC; atomic source conductor)이며,
    상기 제1 전도체 내의 전자 경로가 상기 제1 비아에 인접하는 상기 제1 전도체의 제1 부분으로부터, 상기 제1 비아로부터 이격된 상기 제1 전도체의 제2 부분으로 형성되는 것인, 집적 회로(IC).
  2. 청구항 1에 있어서, 상기 제2 전도체는 상기 IC의 플로팅(floating) n 타입 활성 영역에 접속되는 것인 집적 회로(IC).
  3. 청구항 1에 있어서, 상기 제1 전도체 및 상기 제3 전도체는 상기 IC의 네가티브 공급 전압(VSS) 또는 포지티브 공급 전압(VDD)으로 바이어싱되는 것인 집적 회로(IC).
  4. 청구항 1에 있어서, 상기 제3 전도체는 상기 제2 전도체 바로 위에 있으며, 상기 제1 방향과 상기 제2 방향 둘 다를 따라 상기 제2 전도체보다 더 큰 치수를 갖는 것인 집적 회로(IC).
  5. 청구항 1에 있어서, 상기 제2 전도체는 상기 제1 방향을 따라 상기 제3 전도체보다 더 큰 치수를 갖는 것인 집적 회로(IC).
  6. 청구항 1에 있어서,
    상기 IC의 상기 하나의 층에 있으며, 상기 제2 방향을 따라 배향되고, 상기 제2 전도체에 대향하여 상기 제1 전도체에 전기적으로 접속되는 제4 전도체; 및
    상기 제3 전도체와 상기 제4 전도체를 접속시키는 제3 비아를 더 포함하는 집적 회로(IC).
  7. 청구항 1에 있어서,
    상기 IC의 상기 하나의 층에 있으며, 상기 제2 전도체에 평행하고, 상기 제1 전도체에 전기적으로 접속되는 제4 전도체;
    상기 IC의 상기 또다른 층에 있으며, 상기 제3 전도체에 평행하고, 상기 제4 전도체 위에 있는 제5 전도체;
    상기 제1 전도체와 상기 제5 전도체를 접속시키는 제3 비아; 및
    상기 제4 전도체와 상기 제5 전도체를 접속시키는 제4 비아를 더 포함하는 집적 회로(IC).
  8. 청구항 1에 있어서,
    상기 제1 비아에 인접하게 상기 제1 전도체와 상기 제3 전도체를 접속시키는 적어도 하나의 비아를 더 포함하는 집적 회로(IC).
  9. 집적 회로(IC)에 있어서,
    IC의 하나의 층에 있는 제1 전도체 및 제2 전도체로서, 상기 제1 전도체는 제1 방향을 따라 배향되고, 상기 제2 전도체는 상기 제1 방향에 수직인 제2 방향을 따라 배향되며, 상기 제2 전도체가 상기 제1 전도체에 물리적으로 합쳐지는(join) 것인, 상기 제1 전도체 및 제2 전도체;
    상기 IC의 또다른 층에 있으며, 상기 제2 전도체 위에서 상기 제2 방향을 따라 배향된 제3 전도체;
    상기 제1 전도체와 상기 제3 전도체를 접속시키는 제1 비아;
    상기 제2 전도체와 상기 제3 전도체를 접속시키는 제2 비아; 및
    상기 IC의 상기 하나의 층 아래에 있으며 상기 제2 전도체에 전기적으로 접속되는 n 타입 활성 영역을 포함하고,
    상기 제1 전도체 및 상기 제3 전도체는 상기 IC의 전원 레일이며, 제1 전압으로 바이어싱되도록 구성되고,
    상기 제2 전도체는 원자 소스 전도체(ASC; atomic source conductor)이며,
    상기 제1 전도체 내의 전자 경로가 상기 제1 비아에 인접하는 상기 제1 전도체의 제1 부분으로부터, 상기 제1 비아로부터 이격된 상기 제1 전도체의 제2 부분으로 형성되는 것인, 집적 회로(IC).
  10. 집적 회로(IC)에 있어서,
    IC의 하나의 층에 있는 제1 전도체 및 제2 전도체로서, 상기 제1 전도체는 제1 방향을 따라 배향되고, 상기 제2 전도체는 상기 제1 방향에 수직인 제2 방향을 따라 배향되며, 상기 제2 전도체의 일부가 상기 제1 전도체에 합쳐지는 것인, 상기 제1 전도체 및 제2 전도체;
    상기 IC의 또다른 층에 있으며, 상기 제2 전도체 바로 위에서 상기 제2 방향을 따라 배향된 제3 전도체;
    상기 제1 전도체와 상기 제3 전도체를 접속시키는 제1 비아;
    상기 제2 전도체와 상기 제3 전도체를 접속시키는 제2 비아;
    상기 IC의 상기 하나의 층 아래에 있으며 상기 제2 전도체에 전기적으로 접속되는 n 타입 활성 영역; 및
    상기 IC의 상기 하나의 층에 있으며 상기 제1 방향을 따라 배향된 제4 전도체를 포함하고,
    상기 제2 전도체는 상기 제4 전도체로부터 이격되어 있으며,
    상기 제1 전도체, 상기 제3 전도체 및 상기 제4 전도체는 상기 IC의 전원 레일이고,
    상기 제1 전도체 및 상기 제3 전도체는 제1 전압으로 바이어싱되도록 구성되며,
    상기 제4 전도체는 상기 제1 전압과 상이한 제2 전압으로 바이어싱되도록 구성되고,
    상기 제2 전도체는 원자 소스 전도체(ASC; atomic source conductor)이며,
    상기 제1 전도체 내의 전자 경로가 상기 제1 비아에 인접하는 상기 제1 전도체의 제1 부분으로부터, 상기 제1 비아로부터 이격된 상기 제1 전도체의 제2 부분으로 형성되는 것인, 집적 회로(IC).
KR1020160137852A 2015-11-16 2016-10-21 능동 원자 저장소를 이용한 집적 회로 밀도의 향상 KR101896788B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US14/941,770 US9818694B2 (en) 2015-11-16 2015-11-16 Active atomic reservoir for enhancing electromigration reliability in integrated circuits
US14/941,770 2015-11-16
US15/098,894 2016-04-14
US15/098,894 US9929087B2 (en) 2015-11-16 2016-04-14 Enhancing integrated circuit density with active atomic reservoir

Publications (2)

Publication Number Publication Date
KR20170057127A KR20170057127A (ko) 2017-05-24
KR101896788B1 true KR101896788B1 (ko) 2018-09-07

Family

ID=58640013

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160137852A KR101896788B1 (ko) 2015-11-16 2016-10-21 능동 원자 저장소를 이용한 집적 회로 밀도의 향상

Country Status (5)

Country Link
US (2) US9929087B2 (ko)
KR (1) KR101896788B1 (ko)
CN (1) CN106876382B (ko)
DE (1) DE102016114784B4 (ko)
TW (1) TWI662675B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013048628A1 (en) * 2011-09-29 2013-04-04 Rambus Inc. Structure for delivering power
US10529407B2 (en) * 2017-07-20 2020-01-07 Samsung Electronics Co., Ltd. Memory device including a plurality of power rails and method of operating the same
KR102599048B1 (ko) 2018-08-16 2023-11-06 삼성전자주식회사 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
US10964705B2 (en) * 2018-09-10 2021-03-30 Semiconductor Components Industries, Llc Method of forming a semiconductor device
US11094695B2 (en) * 2019-05-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and method of forming the same
KR20210024321A (ko) 2019-08-21 2021-03-05 삼성전자주식회사 반도체 소자
US11943939B2 (en) * 2021-01-04 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method
CN113917828A (zh) * 2021-10-13 2022-01-11 中国科学院精密测量科学与技术创新研究院 一种适用于可搬运光钟系统的原子束装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012053130A1 (ja) * 2010-10-19 2012-04-26 パナソニック株式会社 半導体装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61239649A (ja) 1985-04-13 1986-10-24 Fujitsu Ltd 高速集積回路パツケ−ジ
JP3009788B2 (ja) 1991-11-15 2000-02-14 日本特殊陶業株式会社 集積回路用パッケージ
US5696030A (en) 1994-09-30 1997-12-09 International Business Machines Corporation Integrated circuit contacts having improved electromigration characteristics and fabrication methods therefor
US5770519A (en) 1995-06-05 1998-06-23 Advanced Micro Devices, Inc. Copper reservoir for reducing electromigration effects associated with a conductive via in a semiconductor device
US5987086A (en) 1996-11-01 1999-11-16 Motorola Inc. Automatic layout standard cell routing
US6072945A (en) 1997-06-26 2000-06-06 Sun Microsystems Inc. System for automated electromigration verification
JP2001515661A (ja) 1998-01-09 2001-09-18 マイクロチップ テクノロジー インコーポレイテッド 付随のｉｃチップおよびコイルを含む集積回路（ｉｃ）パッケージならびにその製造方法
US5963831A (en) 1998-05-22 1999-10-05 United Microelectronics Corp. Method of making an interconnect structure employing equivalent resistance paths to improve electromigration resistance
US6483736B2 (en) * 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6717268B2 (en) 2001-11-13 2004-04-06 Intel Corporation Electromigration-reliability improvement of dual damascene interconnects
KR100829556B1 (ko) * 2002-05-29 2008-05-14 삼성전자주식회사 자기 저항 램 및 그의 제조방법
US6919639B2 (en) * 2002-10-15 2005-07-19 The Board Of Regents, The University Of Texas System Multiple copper vias for integrated circuit metallization and methods of fabricating same
US6881351B2 (en) * 2003-04-22 2005-04-19 Freescale Semiconductor, Inc. Methods for contacting conducting layers overlying magnetoelectronic elements of MRAM devices
US8314024B2 (en) * 2008-12-19 2012-11-20 Unity Semiconductor Corporation Device fabrication
US7301236B2 (en) 2005-10-18 2007-11-27 International Business Machines Corporation Increasing electromigration lifetime and current density in IC using vertically upwardly extending dummy via
US7532483B2 (en) 2006-06-09 2009-05-12 Peregrine Semiconductor Corporation Mounting integrated circuit dies for high frequency signal isolation
US8564079B2 (en) * 2008-04-21 2013-10-22 Qualcomm Incorporated STT MRAM magnetic tunnel junction architecture and integration
US20100127333A1 (en) 2008-11-21 2010-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. novel layout architecture for performance enhancement
KR101557102B1 (ko) * 2009-03-12 2015-10-13 삼성전자주식회사 반도체 소자의 금속 연결배선
JP2010219332A (ja) * 2009-03-17 2010-09-30 Toshiba Corp 多層配線層の電源配線構造およびその製造方法
FR2963153B1 (fr) * 2010-07-26 2013-04-26 Centre Nat Rech Scient Element magnetique inscriptible
US8674465B2 (en) * 2010-08-05 2014-03-18 Qualcomm Incorporated MRAM device and integration techniques compatible with logic integration
US8723154B2 (en) * 2010-09-29 2014-05-13 Crossbar, Inc. Integration of an amorphous silicon resistive switching device
KR20120126442A (ko) 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 소자의 패턴 형성 방법
KR20130005185A (ko) 2011-07-05 2013-01-15 에스케이하이닉스 주식회사 미세 홀 배열 및 미세 전극 배열 형성 방법
US8694945B2 (en) * 2011-12-20 2014-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic place and route method for electromigration tolerant power distribution
US8956808B2 (en) 2012-12-04 2015-02-17 Globalfoundries Inc. Asymmetric templates for forming non-periodic patterns using directed self-assembly materials
US9230647B2 (en) * 2013-12-27 2016-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal line connection for improved RRAM reliability, semiconductor arrangement comprising the same, and manufacture thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012053130A1 (ja) * 2010-10-19 2012-04-26 パナソニック株式会社 半導体装置

Also Published As

Publication number Publication date
KR20170057127A (ko) 2017-05-24
TW201729380A (zh) 2017-08-16
TWI662675B (zh) 2019-06-11
CN106876382B (zh) 2019-11-05
US20180218976A1 (en) 2018-08-02
CN106876382A (zh) 2017-06-20
US10312189B2 (en) 2019-06-04
DE102016114784A1 (de) 2017-05-18
US20170141029A1 (en) 2017-05-18
DE102016114784B4 (de) 2022-03-31
US9929087B2 (en) 2018-03-27

Similar Documents

Publication Publication Date Title
KR101896788B1 (ko) 능동 원자 저장소를 이용한 집적 회로 밀도의 향상
KR102272740B1 (ko) 후면측 전력 공급 회로를 포함하는 반도체 디바이스
US10643986B2 (en) Power gating for three dimensional integrated circuits (3DIC)
KR102195406B1 (ko) 핀펫과 로컬 인터커넥트 층을 포함하는 반도체 장치 및 그 제조 방법
US10658293B2 (en) Semiconductor device having a multilayer wiring structure
US10573634B2 (en) Semiconductor device
KR101845600B1 (ko) 집적 회로에서의 전자이주 신뢰성을 향상시키기 위한 능동 원자 저장소
US20150108583A1 (en) Densely packed standard cells for integrated circuit products, and methods of making same
KR20170063410A (ko) 파워 혼 및 스마크 금속 절단부를 가진 표준-셀 레이아웃 구조물
WO2017212644A1 (ja) 半導体装置
US11309248B2 (en) Semiconductor integrated circuit device
US10950540B2 (en) Enhancing integrated circuit density with active atomic reservoir
CN108074920B (zh) 半导体装置
US11581302B2 (en) Interconnected vertical diode group
CN116913888A (zh) 局部互连电源轨和上部电源轨
TW201921682A (zh) 在採用高密度金屬佈線中之高效能電池設計

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant