CN106876382B - 集成电路 - Google Patents

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Abstract

一种集成电路，包括一第一导体及一第二导体，设置于上述集成电路的一层中，其中上述第一导体面朝一第一方向，上述第二导体面朝与上述第一方向垂直的一第二方向，且上述第二导体电性连接至上述第一导体；一第三导体，设置于上述集成电路的另一层中，面朝上述第二方向以及位在上述第二导体之上；一第一介层窗，连接上述第一及第三导体；以及一第二介层窗，连接上述第二及第三导体。

Description

集成电路
技术领域
本发明涉及一种集成电路，尤其是指具有加强电迁移稳定度的主动原子库的集成电路。
背景技术
半导体集成电路(IC)利用金属内连线(metallic interconnect)以连接晶片上的各别元件。关于集成电路技术的持续尺寸缩减主要挑战是金属内连线的电子迁移(electromigration,EM)故障。电子迁移指的是电流感应金属自扩散的现象。简单地说，电子迁移是由于电流之间的动量交换(“电子风”力)造成导体里物质传输的发生。电子迁移促使的物质损耗将导致拉应力的发展，同时累积将导致区块边界上压应力的发展。回流流量起始于应力梯度并且逆响应电迁移通量。假如应力超越孔洞形核(void nucleation)的临界值，这个线将失效。因为电路内连线承载高电流密度，所以评估集成电路金属化的稳定度非常重要。举例来说，薄膜集成电路内连线在105到106安培/平方公分的范围内承载相对高的电流密度，在电子流方向中导致大的原子通量。因此，为了在标的电流密度的标的产物生命周期，有需要设计或者制造可以抵抗电迁移冲击的集成电路。
虚拟介层窗(dummy via)(或者介层窗插塞)被加在导体上是一种方式。虚拟介层窗是非功能性的─它并未形成信号线的一部分。虚拟介层窗也是被动的─它不会被偏压至任何电压。虚拟介层窗的一端被连接至导体，另一端则浮接。对导体而言，虚拟介层窗成为一个被动式原子库(passive atomic reservoir)。此种方式在电子迁移上通常有较小的影响，因为导体的顶面不是主导的(dominant)电子迁移扩散路径。研究显示出介层窗是原子通量(flux)发散的地方，使得它们成为主要的电子迁移稳定度的关注点。在另一种方式中，通过扩大不同地方的导体宽度，虚拟线(dummy line)被加在导体上。对导体而言，虚拟线成为一个被动式原子库。这种方式有它自己的缺陷。当导体的电流方向改变时，先前的被动式原子库可能变成会恶化(worsen)电子迁移生命周期的被动式原子槽(passive atomicsink)。因此，这些地方需要改良。
发明内容
本公开提供一种集成电路，包括：一第一导体及一第二导体，设置于上述集成电路的一层中，其中上述第一导体面朝一第一方向，上述第二导体面朝与上述第一方向垂直的一第二方向，且上述第二导体电性连接至上述第一导体；一第三导体，设置于上述集成电路的另一层中，面朝上述第二方向以及位在上述第二导体之上；一第一介层窗，连接上述第一及第三导体；以及一第二介层窗，连接上述第二及第三导体。
在本公开的一实施例，其中上述第二导体连接至上述集成电路的一浮动N型主动区。
在本公开的一实施例，其中上述第三导体直接位于上述第二导体之上，且在上述第一方向及上述第二方向皆具有大于上述第二导体的尺寸。
在本公开的一实施例，其中上述第二导体在上述第一方向具有大于上述第三导体的尺寸。
在本公开的一实施例，还包括一第四导体，设置于上述集成电路的上述另一层中，上述第四导体位于上述第二导体之上且平行于上述第三导体，其中上述第二导体在上述第一方向上窄于上述第三导体、上述第四导体及位于上述第三导体与上述第四导体间的一间距的总尺寸。
在本公开的一实施例，其中上述第二导体及上述第四导体连接至上述集成电路的一第一共用浮动N型主动区。
在本公开的一实施例，其中上述第二介层窗的电阻值高于上述第一介层窗的电阻值。
在本公开的一实施例，还包括：
至少一介层窗，连接至邻近于上述第一介层窗的上述第一导体及上述第三导体。
在本公开的一实施例，还包括：
一第三介层窗，着落在上述第一导体上、邻近于上述第一介层窗，并将上述第一导体连接至上述集成电路的一标准单元。
本公开提供一种集成电路，包括：一第一导体及一第二导体，设置上述集成电路的一层中，其中上述第一导体面朝一第一方向，上述第二导体面朝与上述第一方向垂直的一第二方向，以及上述第二导体实体连接至上述第一导体；一第三导体，设置上述集成电路的另一层中，面朝上述第二方向，且位在上述第二导体之上；一第一介层窗，连接上述第一导体及上述第三导体；一第二介层窗，连接上述第二导体及上述第三导体；以及一N型主动区，位于上述集成电路的一层的下方且电性连接至上述第二导体，其中上述第一导体及上述第三导体为上述集成电路的电源轨且用以被偏压至一第一电压。
在本公开的一实施例，其中上述第三导体沿着上述第一方向及第二方向皆具有大于第二导体的尺寸。
在本公开的一实施例，还包括：
一或多个介层窗，连接邻近于上述第一介层窗的上述第一导体及上述第三导体。
本公开提供一种集成电路，包括：一第一导体及一第二导体，设置于上述集成电路的一层中，其中上述第一导体面朝一第一方向，上述第二导体面朝与上述第一方向垂直的一第二方向，以及上述第二导体的一部分连接至上述第一导体；一第三导体，设置于上述集成电路的另一层中，面朝上述第二方向且位在上述第二导体之上；一第一介层窗，连接上述第一导体及上述第三导体；一第二介层窗，连接上述第二导体及上述第三导体；一N型主动区，位于上述集成电路的上述层的下方且电性连接至上述第二导体；以及一第四导体，设置于上述集成电路的上述层中，且面朝上述第一方向，其中：上述第二导体与上述第四导体分隔开；上述第一导体、上述第三导体以及上述第四导体为上述集成电路的电源轨；上述第一导体及上述第三导体用以偏压至一第一电压；以及上述第四导体用以偏压至与上述第一电压不同的一第二电压。
附图说明
从阅读以下的详细说明并搭配说明书附图，能对本公开有最佳的理解。必须强调的是，根据工业上的标准作业，各种特征并没有按比例画出，仅做说明用途。事实上，为了更清晰的讨论，各种特征的尺寸可能随意增加或减小。
图1是集成电路的透视图。
图2是图1集成电路内互连(interconnect)结构的部分透视图，上述互连结构是根据本公开的各个特征所建造。
图3、4、5、6、7、8、9和10是根据本公开的一些实施例所实现的图1集成电路内互连结构的部分的顶视图。
图11是展示出利用本公开的实施例以改善电子迁移稳定度的图。
图12A及12B是描绘出利用本公开实施例的集成电路中的电网(power grid)及标准单元的放置。
图13A是为本公开的某些实施例中具有位在一电网上的主动原子库的一集成电路的一局部透视图。
图13B是根据本公开的某些实施例描绘出图13A中具有电网、标准单元与主动原子库的一集成电路的俯视图，上述集成电路。
图14及15是根据本公开的某些实施例描绘出图13A中的集成电路的电网及主动原子库。
附图标记说明：
100、200～集成电路；
102、202～基板；
104～线路层；
105～互连结构；
106～第一导体；
107～第二导体；
106a、106b、106c、106d、116a、116b、116c、116d～导体；
108、108a、108b、108c、108d、114、114a、114b、114c、114d、114e、114f～金属插塞；
109、117、216、217～电子路径；
110～区域；
111、111a、111b、111c、111d、111e、111f、211A、211B、211C、211D、211E、211J、211K、211L、211M、211N～主动原子库；
112、112a、112b、112c、112d、112e、112f、210、210A、210B、210C、210D、210E～原子源导体；
116、208、208A、208B、208C、214、214A、214B、214C、214D～电源轨；
118～接口；
150、152、154～图表；
V1、V2、V3、V4～电压源；
VDD～正电源电压；
VSS～负电源电压；
201～电网；
204～装置等级接点；
206、212、212A、212B、212C、213～介层窗；
D1、D2～间距。
具体实施方式
为了执行供给主体物的不同功能，以下发明提供许多不同实施例或范例。为了简洁，以下说明的是元件和布局的特例。这些当然仅仅是范例，而且没有被限制的打算。举例来说，上面叙述的第一特征或第二特征的构造遵循可能包括在直接接触中形成的第一和第二特征的实施例，也可能包括额外的特征可能被形成在第一和第二特征之间，使得第一和第二特征可能没有直接接触的实施例。此外，本公开可能在各种范例上重复参考数字和/或字母。重复的目的是为了简化和明晰，并未要让它主宰先前讨论的各种实施例和/或表面配置之间的关系。
更进一步的，空间相关的术语，像是“在…下面”、“在…之下”、“向下”、“上”、“向上”诸如此类，当要说明图像时，这些可能被使用作为描述一个元件或特征和另一个元件或特征的关系。除了描述图像的方向外，空间相关的术语旨在包含装置使用或操作上的不同方向。仪器可能被另外定位(旋转90度或者是其他方向)，于是在此处被使用的空间相关的术语可能同样被阐释。
本公开通常和半导体装置相关。更特别的是本公开是与集成电路(IC)中多层内互连线(multilayer interconnect)相关。本公开的其中一个目的是为了改善在电子迁移方面集成电路内连线的稳定度，以供给主动原子库(active atomic reservoir)。主动原子库包括被偏压至集成电路的特定电压的导体，但不会形成集成电路信号线(signal line)的一部分。除此之外，对于它们所连结的其他导体，它们的表现就像是原子射源。其他导体可能是易受电子迁移所影响的集成电路中的电源轨及/或信号线。举例而言，在集成电路的操作中，它们可能承载高电流密度。在以下的讨论中，主动原子库的导体被视为原子源导体(ASC)，而原子源导体所连接的导体则被视为标的导体。标的导体可能包括电源轨(powerrail)和信号线。在某一方面，原子源导体系承载相对小的电流密度的短导体(shortconductor)。原子源导体和标的导体被偏压到不同的电压使得电子总是从原子源导体流向个别的标的导体。这有效地让原子源导体成为金属离子的主动供应(active supply)，以提高标的导体的电子迁移生命周期。本公开关于主动原子库的许多特征，将经由如下包含在集成电路上的多层内互连线的实施例的叙述来讨论。
图1是集成电路100的透视图。参考图1，集成电路100包括基板102以及形成在基板102上的多个线路层104。线路层104包括多个导电线(用假想线表示)及贯孔(亦可称为介层窗)(via)(未图示)。各种导电线和介层窗形成在基板102中连接主动(即晶体管)及/或被动式(即电阻)装置的一互连结构105。值得注意的是，在本公开所述的各种实施例中，集成电路100可能包含任意数量的线路层104，像是4、5、6、7甚或是更多数量的线路层。
在本公开的某些实施例中，基板102包括硅基板(例如：一晶圆)。除此之外，基板102可包含另一种基本半导体(elementary semiconductor)，例如：锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的复合半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金半导体；或者它们的组合。除此之外，基板102是绝缘体上的半导体(semiconductor on isulator；SOI)。基板102包括主动装置(例如：p型场效晶体管(PFET)、n型FET(NFET)、金属氧化物半导体场效晶体管(MOSFET)、互补式金属氧化物半导体(CMOS)、双极晶体管、高压晶体管和高频晶体管)。晶体管可能是平面晶体管或像鳍式FET(FinFET)的多栅极晶体管。基板102可能进一步包括被动式装置(例如：电阻、电容及电感)。
线路层104包括被嵌入至互连结构105的导电线及介层窗的介电材料。在本公开所述的某些实施例中，介电材料可能包括像是四乙氧基硅烷(TEOS)氧化物的低K介电材料、未掺杂硅的酸盐玻璃(silicate glass)、或像是硼磷硅玻璃(BPSG)的掺杂硅氧化物、氟硅玻璃(FSG)、磷硅玻璃(PSG)、硼硅玻璃(BSG)及/或其它合适的介电材料。在本公开的某些实施例中，导电线可能各别包括导电性金属扩散阻障层(metal-diffusion barrier layer)作为一外层以及金属导体作为一内层。举例而言，金属扩散阻障层可能包含钽(Ta)或氮化钽(TaN)，而金属导体可能包含铜(Cu)、铝(Al)、钨(W)、钴(Co)、银(Ag)、金(Au)和其它合适的金属。同样的，介层窗可能个别包含金属扩散阻障层作为一外层和金属插塞作为一内层。
图2是图1集成电路内互连结构105的一部分透视图，上述互连结构是根据本公开的各个特征所建造。参考图2，互连结构105包括在一线路层104(图1)的第一导体106和在另一线路层104(图1)的第二导体107。互连结构105进一步包含连结第一导体106和第二导体107的金属插塞108(介层窗的一部分)。在本公开的某些实施例中，第一导体106、第二导体107及金属插塞108可能各别包含铜(Cu)、铝(Al)、钨(W)、钴(Co)、银(Ag)、金(Au)和其它合适的金属。第一导体(或金属特征)106、第二导体(或金属特征)107和金属插塞(或金属特征)108可能各别被金属扩散阻障层所环绕(或覆盖)。金属扩散阻障层防止第一导体(或金属特征)106、第二导体(或金属特征)107和金属插塞(或金属特征)108的金属材料扩散至线路层104的介电材料层。金属扩散阻障层可能是不会遭受电子迁移影响的一耐火金属。为了简化的目的，金属扩散阻障层和介电材料层没有显示在图上。
在本公开的一实施例中，第一导体106、第二导体107和金属插塞108被放置于相邻的线路层104。举例而言，第二导体107被放置于第一金属层(M1)，金属插塞108被放置于M1层上面的第一介层窗(via)层(Via1)，以及第一导体106被放置于第一介层窗层上面的第二金属层(M2)。举一个具体的例子，使用双镶崁工艺(dual damascene process)可在线路层104形成金属插塞108和第一导体106。在本公开其它实施例中，第一导体106及第二导体107可能被设置于多个线路层104中的任何一层(例如：在M0、M1、M2、…Mn金属层)。第一导体106与第二导体107可能被设置在不同的线路层中。更进一步而言，在本公开的其它实施例里，第一导体106可能被设置在第二导体107之上面或下面。
图2进一步描绘出沿着第一导体106通过金属插塞108往页面右边(电子汇流槽(the sink of the electrons)并未图示)流动的电子路径109。当集成电路100运行中，电子流沿电子路径109流动。值得注意的是，电流是为电子流的反方向。为了方便讨论起见，本公开使用电子流的方向。电子沿着第一导体(或金属特征)106、第二导体(或金属特征)107和金属插塞(或金属特征)108拉动它们的金属性离子。研究显示出因电子路径改变其方向的导体/介层窗区域是非常容易受到电子迁移的影响。像这样的区域(区域110)在图2中是用虚线标示在金属插塞108上的第一导体106上。假如电子迁移的问题没有被正确的处理，金属性离子可能随着时间的流逝在区域110上或者附近耗尽而造成“断路”故障。本公开是提供主动原子库111来帮助缓和电子迁移的冲击。图2描绘出主动原子库111的实施例。
仍然参考图2，在本公开里，主动原子库111包括一导体(原子源导体(atomicsource conductor；ASC))112以及将原子源导体112连接至电源轨116的金属插塞114。原子源导体112被设置在与第一导体106相同的线路层104。电源轨116是为集成电路100的一电压源。在本公开的一实施例中，原子源导体112和金属插塞114本质上分别包括与第一导体106及金属插塞108一样的材料。原子源导体112和金属插塞114可能各自被金属扩散阻障层(未图示)所环绕。电源轨116及第二导体107可能被设置在相同的线路层104或者不同的线路层。图2进一步说明电子从原子源导体112流至第一导体106的电子路径117。在本公开的实施例里，电压源被配置给原子源导体112以及第一导体106，使得在集成电路100所有的操作模式下，电子路径117可以维持相同的方向。在本公开的一实施例中，沿着电子路径117的电流密度jasc等于或小于沿着电子路径109的电流密度jc(jasc≤jc)。在本公开的其他实施例中，jasc/jc的比值可能根据设计需求而调整。当jasc/jc比值增加(减少)，第一导体106的电子迁移生命周期增加(减少)，但主动原子库111的电子迁移生命周期减少(增加)。更进一步而言，原子源导体112的长度可能小于第一导体106的长度。在本公开所述的一实施例中，原子源导体112的长度在0.02微米(μm)到2μm之间。原子源导体112在一接口118连结第一导体106。在本公开所述的一实施例中，第一导体106和原子源导体112是由相同的工艺和相同的材料所构成。在这种情况下，接口118仅为一虚边界(imaginary boundary)，且不是一个可以区别的接口。在本公开所述的实施例里，原子源导体112有和第一导体106一样的宽度。原子源导体112在第一导体106的一端点加入第一导体106，而且沿着第一导体106的长轴而延伸。
当集成电路100在操作时，电子是根据集成电路100的操作模式沿着电子路径109流动。第一导体106的金属性离子被电子拖走并且可能耗尽(例如：在区域110)。同一时间，原子源导体112的金属性离子沿着路径117移动，注入至第一导体106以填补失去的金属性离子。这可能是两种力所导致。第一种力可能为电子沿着电子路径117移动，承载了一些金属性离子。第二种力可能为当金属性离子在区域110耗尽时，有浓度梯度沿电子路径117形成。组合起来的力使得主动原子库111比未被偏压至任何电压源(换言之，浮接)的虚拟原子库更有效率。更进一步地以虚拟原子库而言，假如电子路径119倒转它的方向(例如：由于集成电路100的重新配置)，虚拟电子库可能成为使得第一导体106上的电子迁移效应更恶化的被动式原子槽。在本公开所述的实施例中，于集成电路100的所有操作下，主动原子库111将电子路径117的方向保持为相同。因此，主动原子库111不会变成原子槽。这样可以经由正确的配置原子源导体112以及第一导体106个别的电压源而实现。
在本公开的一实施例中，主动原子库是由和形成互连结构105的其它部分的同样的工艺所形成。举例来说，电源轨116和第二导体107可用相同的工艺所形成以及可在相同的线路层104，金属插塞114和108可用相同的工艺所形成以及可在相同的线路层104，原子源导体112和第一导体106可用相同的工艺所形成以及可在相同的线路层104。在本公开的一实施例中，电源轨116和第二导体107可用下列方式形成：在基板102(图1)(例如：如同线路层104的一部分)沉积介电层、蚀刻介电层以于其中形成沟渠、以导电金属扩散阻障层和金属导体填满沟渠、以及平坦化集成电路100的顶面以便移除多余的阻障层和金属导体。留下来的金属导体成为第二导体107以及电源轨116。
在本公开所述的一实施例中，金属插塞114/108以及原子源导体112和电源轨116会经由以下简要叙述的双镶嵌工艺所形成。首先，介电层被设置在包含电源轨116和第二导体107的线路层104上面。接着，利用微影工艺(lithography process)和蚀刻工艺，将介电层图案化以于其中形成沟渠。沟渠之下部分定义为供金属插塞108和114所用的介层窗洞(via hole)，而沟渠之上部分定义为给第一导体106和原子源导体112使用的径沟渠(tracktrench)。继而，一或多个导电金属扩散阻障层被设置在介层窗洞和径沟渠的侧壁，而金属导体则被设置在阻障层上面。阻障层和金属导体填满沟渠。化学机械平坦化(CMP)工艺继而执行清除多余的材料和使集成电路100的顶面平坦化。留下来的金属导体成为金属插塞108和114、第一导体106以及原子源导体112。
图3-11说明和根据本公开的各个特征所构成的主动原子库的互连结构105的各种实施例。这些实施例是非限定的实施例。
参考图3，其中所示的是具有第一导体106和两个主动原子库111a和111b的互连结构105的实施例的部分顶视图。第一导体106靠两个金属插塞108a及108b连结集成电路100的其它导体或装置。金属插塞108a和108b被设置在第一导体106的两端附近。电子沿着第一导体106的两区段分别从金属插塞108a和108b流至其它两介层窗。金属插塞108a、108b以及其附近区域是电子迁移的关注点。主动原子库111a包括原子源导体112a将原子源导体112a连接至集成电路100的电压源(未图示)的金属插塞114a。主动原子库111b包含原子源导体112b和将原子源导体112b连接至集成电路100的另一个电压源(未图示)的金属插塞114b。提供给主动原子库111a及111b的电压源可相同或者不同。原子源导体112a及112b分别被连接至第一导体106的两端，并且沿着第一导体106的长轴延伸。原子源导体112a及112b与第一导体106有一样的宽度。图3的互连结构105的其它特征与在图2所述的一样或类似。
参考图4，其中显示的是具有第一导体106和两个主动原子库111a及111b的互连结构105在另一个实施例的部分顶视图。主动原子库111a和111b的金属插塞114a和114b分别连结金属插塞108a和108b，以形成两个矩形金属插塞。换句话说，金属插塞114a和108a被并排设置而彼此接触，同时金属插塞114b和108b被并排设置而彼此接触。研究显示出矩形金属插塞比方形金属插塞有较高的电子迁移稳定度。图4的互连线结构105的其它特征与在图3所述的一样。
参考图5，其中显示的是具有第一导体106和两个主动原子库111a及111b的互连结构105在另一个实施例的部分顶视图。互连结构105包括三个金属插塞108a、108b及108c，将第一导体106连接至集成电路100的一或多个其它导体或装置。金属插塞108c被设置在金属插塞108a和108b之间。通过设计和操作模式，电子从金属插塞108a和108b流动至金属插塞108c。主动电子库111a和111b在与第一导体106相同的一层分别包括原子源导体112a及112b。原子源导体112a和112b分别将第一导体106连接至金属插塞108a和108b，并沿着与第一导体106长轴的垂直方向。如本公开的一实施例所示，原子源导体112a及112b被设置在第一导体106的同侧。在本公开其他的实施例中，原子源导体112a和112b被设置在第一导体的反侧。图5的互连结构105的其它特征和在图3所述的一样。
参考图6，其中显示的是具有第一导体106和两个主动原子库111a及111b的互连结构105在另一个实施例的部分顶视图。主动原子库111a和111b分别包含“L”形原子源导体112a和112b。在每个“L”形原子源导体112a和112b中，原子源导体的一段是平行于第一导体106，而原子源导体的另一段则连结第一导体106而形成一个直角。图6互连结构105的其它特征和在图5所述的一样。研究显示出“L”形原子源导体和直线原子源导体(例如，在图5)有可匹敌的电子迁移生命周期性能。当原子源导体的宽度和长度为了特定互连结构而调整时，设计的灵活性可被增加。
参考图7，其中显示的是具有第一导体106和四个主动原子库111a、111b、111c和111d的互连结构105在另一个实施例的部分顶视图。互连结构105包含三个金属插塞108a、108b和108c。金属插塞108c被设置在金属插塞108a和108b之间。通过设计和操作模式，电子从金属插塞108a和108b流至金属插塞108c。主动原子库111a-111d分别包含原子源导体112a、112b、112c和112d。原子源导体112a-112d分别被金属插塞114a、114b、114c和114d连接至集成电路100的一或多个电压源。原子源导体112a和112c被连结至第一导体106、邻近金属插塞108a，且位于第一导体106的对侧。原子源导体112a和112c以纵向为方向，沿着垂直于第一导体106的长轴的方向放置。原子源导体112a和112c提供比单一原子源导体112a或112c对第一导体106的电子迁移性能更强得助力。原子源导体112b和112d被连结至第一导体106且邻近金属插塞108b。原子源导体112b以纵向为方向，沿着垂直于第一导体106的长轴的方向放置。原子源导体112d被连结至第一导体106的一端，并沿着第一导体106的纵轴延伸。原子源导体112b和112d提供比单一原子源导体112b或112d对第一导体106的电子迁移性能更强的助力。
参考图8，其中显示的是具有第一导体106和三个主动原子库111a、111b和111c的互连结构105在另一个实施例的部分顶视图。互连结构105包括四个金属插塞108a、108b、108c和108d。金属插塞108a和108d被设置在第一导体106两端的附近，而金属插塞108b和108c被设置在第一导体106的中间部分。通过设计和操作模式，电子沿着第一导体106的三个线段从金属插塞108a、108b和108c流至金属插塞108d。主动原子库111a-111c分别包括原子源导体112a、112b和112c。原子源导体112a-112c分别沿着垂直于第一导体106的长轴的方向连结第一导体106。原子源导体112a、112b和112c可有相同的维度(宽度、长度和外形)或者不同的维度，取决于被原子源导体112a-112c连结的第一导体106的三个线段的电子迁移性能的需求。
参考图9，其中显示的仍然是具有第一导体106和六个主动原子库111a、111b、111c、111d、111e和111f的互连结构105在另一个实施例的部分顶视图。如同在图8的实施例，本公开所述的一实施例的互连结构105包括四个金属插塞108a、108b、108c和108d。主动原子库111a-111f分别包括原子源导体112a、112b、112c、112d、112e和112f。原子源导体112a、112b和112c分别靠金属插塞114a、114b和114c连接至第一电源轨116a。原子源导体112d、112e和112f分别靠金属插塞114d、114e和114f连接到电源轨116b。一对原子源导体112a和112d被连结至第一导体106且邻近金属插塞108a。一对原子源导体112b和112e被连结至第一导体106，且邻近金属插塞108b。一对原子源导体112c和112f被连结至第一导体106接近于金属插塞108c。两个电源轨116a和116b可被设置在相同的线路层104或者不同的线路层104(图1)。每对主动原子库(111a/111d、111b/111e和111c/111f)提高第一导体106的各自对应线段的电子迁移性能。
参考图10，其中显示的仍然是互连结构105在另一个实施例的部分顶视图。互连结构105包含四个电压源，标记为V1、V2、V3和V4。互连结构105进一步包含导体106a、106b、106c和106d。导体106a和106c被连接(或者偏压)至电压源V1，使其为电压源V1的电源轨。同样的，导体106b和106d被连接(或者偏压)于电压源V2，使其为电压源V2的电源轨。互连结构105进一步包括导体116a、116b、116c和116d。导体116a和116c为电压源V3的电源轨。导体116b和116d为电压源V4的电源轨。导体106a-106d和116a-116d，沿着“y”方向，而以纵向为方向。在本公开的一实施例中，导体106a-106d被设置在相同的线路层104(图1)(例如，M2层)，导体116a和116c被设置在相同的线路层104(例如，M10层)，以及导体116b和116d被设置在相同的线路层104(例如，M3层)。在本公开的另一个实施例中，导体106a-106d和116a-116d的全部或者一部分被设置在相同的线路层104。
互连结构105进一步包含第二导体107，在与导体106a-106d被设置处不同的线路层104中，将其长边沿着“x”方向设置。互连结构105进一步包括分别将导体106a-106d连接至一或多个的第二导体107的金属插塞108a、108b、108c和108d。
互连结构105进一步包括主动原子库111a、111b、111c和111d。在和导体106a-106d相同的线路层104中，主动原子库111a-111d分别包含原子源导体112a、112b、112c和112d。原子源导体112a-112d的长边沿着“x”方向设置，并分别连结导体106a-106d且邻近金属插塞108a-108d。主动原子库111a-111d进一步包含金属插塞114a、114b、114c和114d。金属插塞114a-114d分别连接原子源导体112a-112d到电源轨116a-116d。主动原子库111a-111d和互连结构105的其它部分整合成网孔(mesh)结构。
图11显示根据本公开所建构的主动原子库的实施例的一些效益。参考图11，图表150、152和154显示经模拟而得的三个导体的电子迁移性能。水平轴是标准化的故障时间(time-to-failure)，而垂直轴是由于电子迁移导致的故障的累积几率。三个导体有相同的长度(L＝20μm)和相同的宽度，以及包含相同的材料。和图表150关联的第一导体不是没有被动式就是没有主动式原子库(例如，在图3的导体106)。它作为对照的参考点。和图表152关联的第二半导体被有10μm长的被动式原子库(例如，图3里具有金属插塞114a的原子源导体112a，但没有电压偏压)连结。如图11所示，主动式原子库比被动式原子库对导体的电子迁移性能提供更佳的助益。
在本公开的某些实施例中，主动原子库除了开启一集成电路的电子迁移性能外，亦可增强集成电路中的电路密度。
如半导体制造进步至越来越小的尺寸，电源轨设计及布局有时可成为进一步增加电路密度的瓶颈。仅如实施例所述，图12A及12B描绘出根据本公开的一实施例中具有标准单元及电源轨的集成电路200的布局。标准单元(如单元1、2、3、4)具有预先设计的多个逻辑栅及晶体管。电源轨(例如：位于M0及M1层中的电源轨)供应电压(例如：正电源电压VDD及负电源电压VSS)至标准单元。电源轨用以配置为一网格(其有时被称作以电网)形式呈现的水平及垂直线。更进一步的如图12B所示，用以针对正电源电压VDD及负电源电压VSS的电源轨被交替地以水平及垂直方向放置。标准单元被放置于电源轨之间的空间中。它通常受限(例如：通过一设计规则)于许多标准单元可能如何被放置在两个相连的电源轨之间。于图12A及12B所示的某些实施例中，一单元或半个单元(例如：在图12B中“单元2DH”)被放置于两个相邻的电源轨之间(间距D1或间距D2)。即使电源轨位于集成电路中的不同的层中，电源轨仍以标准单元分享相同的布局。由电子迁移的考量，电源轨(金属导体)通常被设计为宽的长条。可以观察到的是，在某些标准单元设计中，电源轨的宽度消耗约布局资源的33％(电源轨的长度通常较少需要注意)。若电源轨的宽度减少(如下所讨论，集成电路200)，节省的空间可用以放置一集成电路中的多个标准单元，因此其电路密度可以增加。
因此，本公开的一个目的是降低集成电路中的电源轨的宽度以及使用主动原子库以促进已缩减宽度的电源轨的电子迁移性能。主动原子库是以不消耗可用于标准单元的布局资源的方式放置。这种方式有效地增加集成电路中的电路密度。主动原子库和已减少宽度的电源轨的组合了提供与全宽度电源轨不具主动原子库相当或比全宽度电源轨不具主动原子库更好的电子迁移性能。根据本公开的某些实施例，主动原子库直接放置在上方一或多个线路层中的其他电源轨下方并且不消耗用于所保留给标准单元的额外的线路资源。在本公开的更进一步的某些实施例中，主动原子库具有比电源轨小的足迹(footprint)(例如：从顶视图它们被隐藏在那些电源轨下方)。根据本公开所描述的实施例可有效地增加集成电路的电路密度。在某些情况下，集成电路的电路密度可从10％改变至12％，同时也舒缓了电子迁移的担忧。
图13A描绘出具有一电网201的集成电路200的一局部透视图，其电子迁移性能是通过主动原子库增加。参照图13A，电网201包括位在分离的线路层(例如：图1中的多个线路层)中的电源轨214(示出两个)和电源轨208(示出一个)。电源轨208沿着“x”方向取向，而电源轨214沿着大致垂直于“x”方向的“y”方向。此处所描述的术语“大致垂直”是指“x”方向和“y”方向是由于标准制造差(例如：重复对准偏差)形成一无论是90度或接近90度的一角度。电源导轨214和电源轨208可以各自包括铜(Cu)、铝(Al)、钨(W)、钴(Co)、银(Ag)、金(Au)，或其它合适的金属。集成电路200包括一个基板202，其包括各种主动区及/或被动区和各种装置。在本公开的某一个实施例中，基板202是与基板102相同或相似。集成电路200还包括装置等级接点(device-level contact)204(例如：源极接点、集极接点、栅极接点和电性连接多个源极及/或集极接点的局部互连线接点)。在装置等级接点204位于具有电源轨208的线路层下，且通过介层窗206连接至电源轨208。如本公开的实施例所示，电源轨208位于最低的线路层104(有时也被称为“M0”层)上，而电源轨214位于直接在M0层上的金属线路层(即位于“M1”层)上。电源轨208和214通过介层窗213连接。
在本公开一实施例中，与不具有主动原子库的一常规设计相比，电源轨208的宽度(例如：沿着“Y”轴的尺寸)减少。这将增加如上面所讨论的集成电路200的电路密度。为了提高电源轨208的电子迁移性能，集成电路200还包括一主动原子库211。在此实施例中，主动原子库211包括通过一介层窗212连接至电源轨214的原子源导体210。原子源导体210被放置在与电源轨208相同的线路层并且原子源导体210的长边(长轴方向)是沿着“y”方向设置。在此实施例中，原子源导体210实体地连接(physically join)电源轨208。图13A更描绘出当集成电路200是根据在本公开的一实施例中而处于操作的电子路径216和217。电子路径216沿电源轨208从介层窗213流至装置等级接点204。电子路径217沿原子源导体210从介层窗212流至邻近介层窗213的电源轨208。沿着电子路径216的电流密度等于或大于沿着电子通路217电子路径217中的电流密度，由于电子迁移的关系，原子源导体210会补偿电源轨208的金属离子的损失。
图13B是描绘出集成电路200的一部分的顶视图，特别是具有电源轨208及214与主动原子库211的集成电路。参照图13B，集成电路200包括在电源轨208旁边的各种标准单元(单元1、2、3、4、5、6及7)。单元1-7可以包括存储器单元、逻辑栅、PFET、NFET、MOSFET的CMOS、FINFET、电阻器、电容器、电感器和其它合适的电路元件。单元1-7可以至少部分驻留(reside)在基板202的主动区上。电源轨208和214被偏压至相同的电压(于本实施例中为VSS)，且通过介层窗213相连接。为了简单起见，本公开没有绘示出于电源轨208之间的VDD电源轨以及于电源轨214之间的VDD电源轨。
仍参照图13B，电源轨214沿“x”及“y”方向上具有比原子源导体210更大的尺寸。原子源导体210及介层窗212是直接在电源轨214之下方，并在标准单元不使用或非保留给标准单元的空间。因此，对集成电路200的电路密度而言，主动原子库211不消耗额外的布局和线路资源。
图13B更进一步地描绘出各种电子路径的方向，上述电子路径包括电子路径216及217，以及从电源轨208至单元1-7的电子路径。在本公开的各种不同的实施例中，电子路径217的电流密度被控制至比电子路径216的电流密度小很多，以致使主动原子库211不会成为在集成电路200的一电子迁移的瓶颈。举例而言，介层窗213可被设计为一个大介层窗或是一组介层窗(将在图14中显示)以提供比介层窗212低的电阻值。
在本公开的某些实施例中，原子源导体210的长度L1(沿着“Y”方向)被最大化，这增加电源轨208的电子迁移性能。普遍而言，长度L1和长度L2(沿着“x”方向于两个介层窗213间电源轨208的长度)间的比例与电子迁移边际增益(EM margin gain)成正比。长度L1可被最大化至接近为电源轨208与其在相同的线路层中相邻的电源轨间的距离(未于图13B示出，但在图14、15示出)。
图14描绘出根据本公开一实施例所建造的电网201的一顶视图。参照图14，水平(沿着“x”方向)的电源轨208A、208B和208C根据本公开的一实施例被交替地分配到不同的供应电压。在本公开一实施例中，电源轨208A和208C被分配到正电源电压VDD，而电源轨208B被分配到负电源电压VSS。电源轨214A-214D被分配给与电源轨208B相同的供应电压，在本实施例中为VSS。电源轨214A-214D是通过设置在电源轨之间的多个交叉点上的介层窗213电性连接至电源轨208B。在本公开的一实施例中，电源轨208A-208C和电源轨214A-214D是位于两个相邻的线路层。举例而言，电源轨208A-208C是在M0线路层，而电源轨214A-214D是在M1线路层。在本公开的另一实施例中，电源轨208A-208C是在M1线路层，而电源轨214A-214D是在M2层中的线路层。在本公开的一实施例中，电源轨214A-214D是水平的，而电源轨208A-208C是垂直的。
在图14中所示的实施例，至少电源轨208B具有如上所述的一减少的宽度。为了提高电源轨208B的电子迁移性能，各种主动原子库加入至集成电路200，其中包括主动原子库211A、211B、211C、211D、211E以及211F。在各种主动原子库211A-F均为垂直的且放置于电源轨214A、214B、214C、214D之下方。主动原子库211A-F中的每一者均包括一原子源导体。举例而言，主动原子库211A及211E分别包括原子源导体210A及原子源导体210E。主动原子库211A-E中的每一者的具有两端，其中一端连接至电源轨208，另一端电性连接至一或多个电源轨214且连接至基板202中的一浮动(floating)主动区。在本公开的一实施例中，浮动主动区是为一n型主动区(例如：具有n型掺杂物的半导体)，作为电子从一p型基板(例如：具有p型掺杂物的半导体)流至n型主动区的一泄漏路径。泄漏路径限制电子路径217上的电流密度。在本公开的各种实施例中，原子源导体(例如：原子源导体210A)可以通过介层窗206连接至各别的浮动n型主动区、装置等级接点204，以及其他如图13A所示的适当的导电特征。主动原子库211F具有连接至电源轨208的一端以及电性连接至电源轨214的另一端。
主动原子库可能被放置于已减少宽度的电源轨的一或两侧。举例而言，主动原子库211A被放置于图13B中的电源轨208的一侧。举例而言，主动原子库211A和211B被放置于相邻于介层窗213的电源轨208B的相反侧，用以进一步增强电源轨208B的电子迁移性能。在本公开的进一步的实施例中，二或多个主动原子库(例如：主动原子库211A及211C)可以并排地放置。主动原子库211A及211C分别通过介层窗212A及212C连接至两个平行的电源轨214A及214B。在此进一步的实施例中，原子源导体210A及210C被连接至基板202中的一共同的浮动n型主动区。
在又一实施例中，原子源导体210E是比电源轨214C(或电源轨214D)的一单一的条带宽，但比由两个相邻的电源轨214C所定义的总宽度W2窄，其中总宽度W2为电源轨214C的宽度、电源轨214D的宽度以及电源轨214C及214D间之间隙S的宽度的总和(这里所描述的“宽度”是定义为沿着“x”轴的宽度)。两个相邻的电源轨214下方的空间不用于放置(如图12A所示的)标准单元。因此，就电路密度而言，原子源导体210E不消耗额外的布局资源。在此实施例中，原子源导体210E仍然被认为直接在电源轨214下。原子源导体210E中的宽导体增加用于主动原子库211的库区。主动原子库211A-211F的长度可以被最大化，以增加电子迁移边际效益。举例而言，主动原子库211A-F中的每一者只要设计规则允许不会短路至电源轨208A及208C，便可延伸靠近电源轨208A或208C(它们被电源轨208A及208C隔开)。
在主动原子库211A-211E中的每一者中，原子源导体可具有二或更多部分(或段)。以主动原子库211A为例，原子源导体210A具有两个原子源导体部分(原子源导体部分210A-1及210A-2)。介层窗212A着落于原子源导体部分210A-1上且原子源导体部分210A-2将原子源导体部分210A-1连接至电源轨208B。
在本公开的某些实施例中，一些介层窗设计可用于降低电源轨214和208之间的电阻值，从而确保电子路径216的电流密度大于电子路径217的电流密度。举例而言，如图14所示，一组介层窗213可被放置于电源轨214及208的每一个交会处上。于本公开的另一实施例中，介层窗213是使用于大于最小尺寸的介层窗(例如：一个大正方形介层窗)。
图15示出了根据本公开中的电网201的另一个实施例。参照图15，在此实施例中，电源轨208A及208C被分配到负电源电压VSS，而电源轨208B及214A-214D被分配到正电源电压VDD。至少电源轨208B具有已减少的宽度并且被加上多种主动原子库211J、211K、211L、211M及211N以增强电源轨208B的电子迁移性能。图15更进一步地描绘出各种电子路径，上述电子路径包括沿原子源导体210至介层窗213的电子路径217、沿电源轨208B至介层窗213的电子路径216以及从单元1-7至电源轨208B的多个电子路径。图14与图15做比较以显示出电子路径217于两设计中具有相同的方向。这确保主动原子库211A-F及211J-N于各自的设计中正确地补偿电源轨208B。类似于主动原子库211A-211E，主动源子库211J-211N中的每一者中，原子源导体具有连接至电源轨208B的一端以及连接至电源轨214A-214D也连接至基板202的一浮动的n型主动区的另一端。图15中的电网201的其他部分与图14中的实施例类似。
本公开的一或多个实施方案提供一种半导体装置及其形成许多好处，但不限定于此。举例而言，本公开的实施方式提供主动原子库的各种配置。具体而言，在本公开所述的一些实施例中，主动原子库可用于提升电源轨的电子迁移性能。这些电源轨的宽度可以有效地减少且省下的空间用以将更多电路元件包装至一集成电路中。除此之外，主动原子库被加在标准单元不使用的空间中或不是保留给标准单元的空间中。因此，本公开的实施例可有效地提高电路密度的集成电路同时缓解电子迁移的担忧。
在本公开所述的一实施例中是指出一种集成电路。上述集成电路包括：一第一导体及一第二导体，设置于上述集成电路的一层中，其中上述第一导体面朝一第一方向，上述第二导体面朝与上述第一方向垂直的一第二方向，且上述第二导体电性连接至上述第一导体。上述集成电路还包括：一第三导体，设置于上述集成电路的另一层中，面朝上述第二方向以及位在上述第二导体之上；一第一介层窗，连接上述第一及第三导体；以及一第二介层窗，连接上述第二及第三导体。
在本公开所述的另一实施例中是指出另一种集成电路。上述集成电路包括：一第一导体及一第二导体，设置上述集成电路的一层中，其中上述第一导体面朝一第一方向，上述第二导体面朝与上述第一方向垂直的一第二方向，以及上述第二导体实体连接至上述第一导体。上述集成电路还包括：一第三导体，设置上述集成电路的另一层中，面朝上述第二方向，且位在上述第二导体之上；一第一介层窗，连接上述第一导体及上述第三导体；一第二介层窗，连接上述第二导体及上述第三导体；以及一N型主动区，位于上述集成电路的一层的下方且电性连接至上述第二导体，其中上述第一导体及上述第三导体为上述集成电路的电源轨且用以被偏压至一第一电压。
在本公开所述的另一实施例中是指出另一种集成电路。上述集成电路包括：一第一导体及一第二导体，设置于上述集成电路的一层中，其中上述第一导体面朝一第一方向，上述第二导体面朝与上述第一方向垂直的一第二方向，以及上述第二导体的一部分连接至上述第一导体。上述集成电路还包括：一第三导体，设置于上述集成电路的另一层中，面朝上述第二方向且位在上述第二导体之上；一第一介层窗，连接上述第一导体及上述第三导体；一第二介层窗，连接上述第二导体及上述第三导体；一N型主动区，位于上述集成电路的上述层的下方且电性连接至上述第二导体；以及一第四导体，设置于上述集成电路之上述层中，且面朝上述第一方向，其中：上述第二导体与上述第四导体分隔开；上述第一导体、上述第三导体以及上述第四导体为上述集成电路的电源轨；上述第一导体及上述第三导体用以偏压至一第一电压；以及上述第四导体用以偏压至与上述第一电压不同的一第二电压。
前面概述几个实施例的特征以便对那些在相关领域有专业普通技能的人可更好的理解本公开的特征。那些在相关领域有专业普通技能的人可领会，他们可容易使用本公开作为对为了执行相同的目的和/或达到与在此处介绍的实施例相同的益处而设计或修改其它工艺和结构的基础。那些在相关领域有专业普通技能的人应该也了解那些同等品构造(equivalent construction)不背离本公开的精神和范围，而且他们可在没有背离本公开的精神和范围下，于此处做各种改变、替代和改造。

Claims (20)

1.一种集成电路，包括：
一第一导体及一第二导体，设置于上述集成电路的第一层中，其中上述第一导体面朝一第一方向，上述第二导体面朝与上述第一方向垂直的一第二方向，且上述第二导体电性连接至上述第一导体；
一第三导体，设置于上述集成电路的第二层中，面朝上述第二方向以及位在上述第二导体之上；
一第一介层窗，连接上述第一导体及第三导体；以及
一第二介层窗，连接上述第二导体及第三导体。
2.如权利要求1所述的集成电路，其中上述第二导体连接至上述集成电路的一浮动N型主动区。
3.如权利要求1所述的集成电路，其中上述第一及第三导体偏压至上述集成电路的一负电源电压。
4.如权利要求3所述的集成电路，其中上述第一导体、上述第二导体及上述第三导体用以建立沿着上述第一导体远离上述第一介层窗的一第一电子路径以及沿着上述第二导体至上述第一介层窗的一第二电子路径，其中上述第一电子路径的电流密度大于上述第二电子路径的电流密度。
5.如权利要求1所述的集成电路，其中上述第一导体及上述第三导体偏压至上述集成电路的一正电源电压。
6.如权利要求5所述的集成电路，其中上述第一导体、上述第二导体以及上述第三导体用以建立沿着上述第一导体至上述第一介层窗的一第一电子路径以及沿着上述第二导体至上述第一介层窗的一第二电子路径，其中上述第一电子路径的电流密度大于上述第二电子路径的电流密度。
7.如权利要求1所述的集成电路，其中上述第三导体直接位于上述第二导体之上，且在上述第一方向及上述第二方向皆具有大于上述第二导体的尺寸。
8.如权利要求1所述的集成电路，其中上述第二导体在上述第一方向具有大于上述第三导体的尺寸。
9.如权利要求8所述的集成电路，更包括一第四导体，设置于上述集成电路的上述第二层中，上述第四导体位于上述第二导体之上且平行于上述第三导体，其中上述第二导体在上述第一方向上窄于上述第三导体、上述第四导体及位于上述第三导体与上述第四导体间的一间距的总尺寸。
10.如权利要求1所述的集成电路，还包括：
一第四导体，设置于上述集成电路的上述第一层中，面朝上述第二方向，其中上述第四导体电性连接至相对于上述第二导体的上述第一导体；以及
一第三介层窗，连接上述第三导体及上述第四导体。
11.如权利要求1所述的集成电路，还包括：
一第四导体，设置于上述集成电路的上述第一层中，平行于上述第二导体，且电性连接至上述第一导体；
一第五导体，设置于上述集成电路的上述第一层中，平行于上述第三导体，且位于上述第四导体之上；
一第三介层窗，连接上述第一导体及上述第五导体；以及
一第四介层窗，连接上述第四导体及上述第五导体。
12.如权利要求11所述的集成电路，其中上述第二导体及上述第四导体连接至上述集成电路的一第一共用浮动N型主动区。
13.如权利要求1所述的集成电路，其中上述第二介层窗的电阻值高于上述第一介层窗的电阻值。
14.如权利要求1所述的集成电路，更包括：
至少一介层窗，连接至邻近于上述第一介层窗的上述第一导体及上述第三导体。
15.如权利要求1所述的集成电路，更包括：
一第三介层窗，着落在上述第一导体上、邻近于上述第一介层窗，并将上述第一导体连接至上述集成电路的一标准单元。
16.一种集成电路，包括：
一第一导体及一第二导体，设置上述集成电路的第一层中，其中上述第一导体面朝一第一方向，上述第二导体面朝与上述第一方向垂直的一第二方向，以及上述第二导体实体连接至上述第一导体；
一第三导体，设置上述集成电路的层中，面朝上述第二方向，且位在上述第二导体之上；
一第一介层窗，连接上述第一导体及上述第三导体；
一第二介层窗，连接上述第二导体及上述第三导体；以及
一N型主动区，位于上述集成电路的上述第一层的下方且电性连接至上述第二导体，其中上述第一导体及上述第三导体为上述集成电路的电源轨且用以被偏压至一第一电压。
17.如权利要求16所述的集成电路，其中上述第三导体沿着上述第一及第二方向皆具有大于第二导体的尺寸。
18.如权利要求16所述的集成电路，更包括：
一或多个介层窗，连接邻近于上述第一介层窗的上述第一导体及上述第三导体。
19.如权利要求16所述的集成电路，还包括一第四导体，设置上述集成电路的上述第一层中，上述第四导体面朝第一方向，其中上述第二导体与上述第四导体分是隔开的，其中上述第四导体为上述集成电路的一电源轨且用以偏压至与上述第一电压不同的一第二电压。
20.一种集成电路，包括：
一第一导体及一第二导体，设置于上述集成电路的第一层中，其中上述第一导体面朝一第一方向，上述第二导体面朝与上述第一方向垂直的一第二方向，以及上述第二导体的一部分连接至上述第一导体；
一第三导体，设置于上述集成电路的第二层中，面朝上述第二方向且位在上述第二导体之上；
一第一介层窗，连接上述第一导体及上述第三导体；
一第二介层窗，连接上述第二导体及上述第三导体；
一N型主动区，位于上述集成电路的上述第一层的下方且电性连接至上述第二导体；以及
一第四导体，设置于上述集成电路的上述第一层中，且面朝上述第一方向，其中：
上述第二导体与上述第四导体分隔开；
上述第一导体、上述第三导体以及上述第四导体为上述集成电路的电源轨；
上述第一导体及上述第三导体用以偏压至一第一电压；以及
上述第四导体用以偏压至与上述第一电压不同的一第二电压。
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