TW201729380A - 積體電路 - Google Patents

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Abstract

一種積體電路，包括一第一導體及一第二導體，設置於上述積體電路之一層中，其中上述第一導體面朝一第一方向，上述第二導體面朝與上述第一方向垂直之一第二方向，且上述第二導體電性連接至上述第一導體；一第三導體，設置於上述積體電路之另一層中，面朝上述第二方向以及位在上述第二導體之上；一第一介層窗，連接上述第一及第三導體；以及一第二介層窗，連接上述第二及第三導體。

Description

積體電路
本發明係有關於一種積體電路，尤其是指具有加強電遷移穩定度的主動原子庫之積體電路。
半導體積體電路(IC)利用金屬內連線(metallic interconnect)以連接晶片上的各別元件。關於積體電路技術的持續尺寸縮減主要挑戰是金屬內連線的電子遷移(electromigration,EM)故障。電子遷移指的是電流感應金屬自擴散的現象。簡單地說，電子遷移是由於電流之間的動量交換(“電子風”力)造成導體裡物質傳輸的發生。電子遷移促使的物質損耗將導致拉應力的發展，同時累積將導致區塊邊界上壓應力的發展。回流流量起始於應力梯度並且逆響應電遷移通量。假如應力超越孔洞形核(void nucleation)的臨界值，這個線將失效。因為電路內連線承載高電流密度，所以評估積體電路金屬化的穩定度非常重要。舉例來說，薄膜積體電路內連線在105到106安培/平方公分的範圍內承載相對高的電流密度，在電子流方向中導致大的原子通量。因此，為了在標的電流密度的標的產物生命週期，有需要設計或者製造可以抵抗電遷移衝擊的積體電路。
虛擬介層窗(dummy via)(或者介層窗插塞)被加在 導體上是一種方式。虛擬介層窗是非功能性的-它並未形成訊號線的一部份。虛擬介層窗也是被動的-它不會被偏壓至任何電壓。虛擬介層窗之一端被連接至導體，另一端則浮接。對導體而言，虛擬介層窗成為一個被動式原子庫(passive atomic reservoir)。此種方式在電子遷移上通常有較小的影響，因為導體的頂面不是主導的(dominant)電子遷移擴散路徑。研究顯示出介層窗是原子通量(flux)發散的地方，使得它們成為主要的電子遷移穩定度的關注點。在另一種方式中，透過擴大不同地方的導體寬度，虛擬線(dummy line)被加在導體上。對導體而言，虛擬線成為一個被動式原子庫。這種方式有它自己的缺陷。當導體的電流方向改變時，先前的被動式原子庫可能變成會惡化(worsen)電子遷移生命週期的被動式原子槽(passive atomic sink)。因此，這些地方需要改良。
本揭露提供一種積體電路，包括：一第一導體及一第二導體，設置於上述積體電路之一層中，其中上述第一導體面朝一第一方向，上述第二導體面朝與上述第一方向垂直之一第二方向，且上述第二導體電性連接至上述第一導體；一第三導體，設置於上述積體電路之另一層中，面朝上述第二方向以及位在上述第二導體之上；一第一介層窗，連接上述第一及第三導體；以及一第二介層窗，連接上述第二及第三導體。
本揭露提供一種積體電路，包括：一第一導體及一第二導體，設置上述積體電路之一層中，其中上述第一導體面朝一第一方向，上述第二導體面朝與上述第一方向垂直之一 第二方向，以及上述第二導體實體連接至上述第一導體；一第三導體，設置上述積體電路之另一層中，面朝上述第二方向，且位在上述第二導體之上；一第一介層窗，連接上述第一導體及上述第三導體；一第二介層窗，連接上述第二導體及上述第三導體；以及一N型主動區，位於上述積體電路之一層之下方且電性連接至上述第二導體，其中上述第一導體及上述第三導體係為上述積體電路之電源軌且用以被偏壓至一第一電壓。
本揭露提供一種積體電路，包括：一第一導體及一第二導體，設置於上述積體電路之一層中，其中上述第一導體面朝一第一方向，上述第二導體面朝與上述第一方向垂直之一第二方向，以及上述第二導體之一部分連接至上述第一導體；一第三導體，設置於上述積體電路之另一層中，面朝上述第二方向且位在上述第二導體之上；一第一介層窗，連接上述第一導體及上述第三導體；一第二介層窗，連接上述第二導體及上述第三導體；一N型主動區，位於上述積體電路之上述層之下方且電性連接至上述第二導體；以及一第四導體，設置於上述積體電路之上述層中，且面朝上述第一方向，其中：上述第二導體係與上述第四導體分隔開；上述第一導體、上述第三導體以及上述第四導體係為上述積體電路之電源軌；上述第一導體及上述第三導體用以偏壓至一第一電壓；以及上述第四導體用以偏壓至與上述第一電壓不同之一第二電壓。
100、200‧‧‧積體電路
102、202‧‧‧基板
104‧‧‧線路層
105‧‧‧互連結構
106‧‧‧第一導體
107‧‧‧第二導體
106a、106b、106c、106d、116a、116b、116c、116d‧‧‧導體
108、108a、108b、108c、108d、114、114a、114b、114c、114d、114e、114f‧‧‧金屬插塞
109、117、216、217‧‧‧電子路徑
110‧‧‧區域
111、111a、111b、111c、111d、111e、111f、211A、211B、211C、211D、211E、211J、211K、211L、211M、211N‧‧‧主動原子庫
112、112a、112b、112c、112d、112e、112f、210、210A、210B、210C、210D、210E‧‧‧原子源導體
116、208、208A、208B、208C、214、214A、214B、214C、214D‧‧‧電源軌
118‧‧‧介面
150、152、154‧‧‧圖表
V1、V2、V3、V4‧‧‧電壓源
VDD‧‧‧正電源電壓
VSS‧‧‧負電源電壓
201‧‧‧電網
204‧‧‧裝置等級接點
206、212、212A、212B、212C、213‧‧‧介層窗
D1、D2‧‧‧間距
從閱讀以下的詳細說明並搭配所附圖式，能對本揭露有最佳的理解。必須強調的是，根據工業上的標準作業， 各種特徵並沒有按比例畫出，僅做說明用途。事實上，為了更清晰的討論，各種特徵的尺寸可能隨意增加或減小。
第1圖是積體電路的透視圖。
第2圖是第1圖積體電路內互連(interconnect)結構的部份透視圖，上述互連結構係根據本揭露的各個特徵所建造。
第3、4、5、6、7、8、9和10圖係根據本揭露之一些實施例所實現之第1圖積體電路內互連結構的部分的頂視圖。
第11圖係展示出利用本揭露的實施例以改善電子遷移穩定度之圖。
第12A及12B圖係描繪出利用本揭露實施例之積體電路中之電網(power grid)及標準單元的放置。
第13A圖係為本揭露之某些實施例中具有位在一電網上之主動原子庫的一積體電路之一局部透視圖。
第13B圖係根據本揭露之某些實施例描繪出第13A圖中具有電網、標準單元與主動原子庫之一積體電路的俯視圖，上述積體電路。
第14及15圖係根據本揭露之某些實施例描繪出第13A圖中之積體電路的電網及主動原子庫。
為了執行供給主體物的不同功能，以下發明提供許多不同實施例或範例。為了簡潔，以下說明的是元件和佈局的特例。這些當然僅僅是範例，而且沒有被限制的打算。舉例來說，上面敘述的第一特徵或第二特徵的構造遵循可能包括在直接接觸中形成的第一和第二特徵之實施例，也可能包括額外 的特徵可能被形成在第一和第二特徵之間，使得第一和第二特徵可能沒有直接接觸之實施例。此外，本揭露可能在各種範例上重複參考數字和/或字母。重複的目的是為了簡化和明晰，並未要讓它主宰先前討論的各種實施例和/或表面配置之間的關係。
更進一步的，空間相關的術語，像是“在...下面”、“在...之下”、“向下”、“上”、“向上”諸如此類，當要說明圖像時，這些可能被使用作為描述一個元件或特徵和另一個元件或特徵的關係。除了描述圖像的方向外，空間相關的術語旨在包含裝置使用或操作上的不同方向。儀器可能被另外定位(旋轉90度或者是其他方向)，於是在此處被使用的空間相關的術語可能同樣被闡釋。
本揭露通常和半導體裝置相關。更特別的是本揭露係與積體電路(IC)中多層內互連線(multilayer interconnect)相關。本揭露之其中一個目的係為了改善在電子遷移方面積體電路內連線的穩定度，以供給主動原子庫(active atomic reservoir)。主動原子庫包括被偏壓至積體電路之特定電壓之導體，但不會形成積體電路訊號線(signal line)的一部份。除此之外，對於它們所連結的其他導體，它們的表現就像是原子射源。 其他導體可能是易受電子遷移所影響的積體電路中之電源軌及/或訊號線。舉例而言，在積體電路的操作中，它們可能承載高電流密度。在以下的討論中，主動原子庫的導體被視為原子源導體(ASC)，而原子源導體所連接的導體則被視為標的導體。標的導體可能包括電源軌(power rail)和訊號線。在某一方 面，原子源導體係承載相對小的電流密度之短導體(short conductor)。原子源導體和標的導體被偏壓到不同的電壓使得電子總是從原子源導體流向個別之標的導體。這有效地讓原子源導體成為金屬離子的主動供應(active supply)，以提高標的導體的電子遷移生命週期。本揭露關於主動原子庫的許多特徵，將經由如下包含在積體電路上的多層內互連線之實施例的敘述來討論。
第1圖是積體電路100的透視圖。參考第1圖，積體電路100包括基板102以及形成在基板102上之複數個線路層104。線路層104包括複數個導電線(用假想線表示)及貫孔(亦可稱為介層窗)(via)(未圖示)。各種導電線和介層窗形成在基板102中連接主動(即電晶體)及/或被動式(即電阻)裝置之一互連結構105。值得注意的是，在本揭露所述之各種實施例中，積體電路100可能包含任意數量的線路層104，像是4、5、6、7甚或是更多數量的線路層。
在本揭露之某些實施例中，基板102包括矽基板(例如：一晶圓)。除此之外，基板102可包含另一種基本半導體(elementary semiconductor)，例如：鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦之複合半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP之合金半導體；或者它們的組合。除此之外，基板102是絕緣體上之半導體(semiconductor on isulator；SOI)。基板102包括主動裝置(例如：p型場效電晶體(PFET)、n型FET(NFET)、金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體 (CMOS)、雙極電晶體、高壓電晶體和高頻電晶體)。電晶體可能是平面電晶體或像鰭式FET(FinFET)的多閘極電晶體。基板102可能進一步包括被動式裝置(例如：電阻、電容及電感)。
線路層104包括被嵌入至互連結構105的導電線及介層窗的介電材料。在本揭露所述之某些實施例中，介電材料可能包括像是四乙氧基矽烷(TEOS)氧化物的低K介電材料、未摻雜矽的酸鹽玻璃(silicate glass)、或像是硼磷矽玻璃(BPSG)的摻雜矽氧化物、氟矽玻璃(FSG)、磷矽玻璃(PSG)、硼矽玻璃(BSG)及/或其它合適的介電材料。在本揭露之某些實施例中，導電線可能各別包括導電性金屬擴散阻障層(metal-diffusion barrier layer)作為一外層以及金屬導體作為一內層。舉例而言，金屬擴散阻障層可能包含鉭(Ta)或氮化鉭(TaN)，而金屬導體可能包含銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、銀(Ag)、金(Au)和其它合適的金屬。同樣的，介層窗可能個別包含金屬擴散阻障層作為一外層和金屬插塞作為一內層。
第2圖是第1圖積體電路內互連結構105的一部份透視圖，上述互連結構係根據本揭露的各個特徵所建造。參考第2圖，互連結構105包括在一線路層104(第1圖)的第一導體106和在另一線路層104(第1圖)的第二導體107。互連結構105進一步包含連結第一導體106和第二導體107的金屬插塞108(介層窗的一部份)。在本揭露之某些實施例中，第一導體106、第二導體107及金屬插塞108可能各別包含銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、銀(Ag)、金(Au)和其它合適的金屬。第一導體(或金屬特徵)106、第二導體(或金屬特徵)107和金屬插塞(或金屬特 徵)108可能各別被金屬擴散阻障層所環繞(或覆蓋)。金屬擴散阻障層防止第一導體(或金屬特徵)106、第二導體(或金屬特徵)107和金屬插塞(或金屬特徵)108的金屬材料擴散至線路層104的介電材料層。金屬擴散阻障層可能是不會遭受電子遷移影響之一耐火金屬。為了簡化的目的，金屬擴散阻障層和介電材料層沒有顯示在圖上。
在本揭露之一實施例中，第一導體106、第二導體107和金屬插塞108被放置於相鄰的線路層104。舉例而言，第二導體107被放置於第一金屬層(M1)，金屬插塞108被放置於M1層上面的第一介層窗(via)層(Via1)，以及第一導體106被放置於第一介層窗層上面的第二金屬層(M2)。舉一個具體的例子，使用雙鑲崁製程(dual damascene process)可在線路層104形成金屬插塞108和第一導體106。在本揭露其它實施例中，第一導體106及第二導體107可能被設置於複數個線路層104中之任何一層(例如：在M0、M1、M2、...Mn金屬層)。第一導體106與第二導體107可能被設置在不同的線路層中。更進一步而言，在本揭露之其它實施例裡，第一導體106可能被設置在第二導體107的上面或下面。
第2圖進一步描繪出沿著第一導體106透過金屬插塞108往頁面右邊(電子匯流槽(the sink of the electrons)並未圖示)流動的電子路徑109。當積體電路100運行中，電子流沿電子路徑109流動。值得注意的是，電流係為電子流的反方向。為了方便討論起見，本揭露使用電子流的方向。電子沿著第一導體(或金屬特徵)106、第二導體(或金屬特徵)107和金屬插塞(或金 屬特徵)108拉動它們的金屬性離子。研究顯示出因電子路徑改變其方向的導體/介層窗區域係非常容易受到電子遷移的影響。像這樣的區域(區域110)在第2圖中係用虛線標示在金屬插塞108上的第一導體106上。假如電子遷移的問題沒有被正確的處理，金屬性離子可能隨著時間的流逝在區域110上或者附近耗盡而造成“斷路”故障。本揭露係提供主動原子庫111來幫助緩和電子遷移的衝擊。第2圖描繪出主動原子庫111的實施例。
仍然參考第2圖，在本揭露裡，主動原子庫111包括一導體(原子源導體(atomic source conductor；ASC))112以及將原子源導體112連接至電源軌116的金屬插塞114。原子源導體112被設置在與第一導體106相同的線路層104。電源軌116係為積體電路100之一電壓源。在本揭露之一實施例中，原子源導體112和金屬插塞114本質上分別包括與第一導體106及金屬插塞108一樣的材料。原子源導體112和金屬插塞114可能各自被金屬擴散阻障層(未圖示)所環繞。電源軌116及第二導體107可能被設置在相同的線路層104或者不同的線路層。第2圖進一步說明電子從原子源導體112流至第一導體106之電子路徑117。在本揭露之實施例裡，電壓源被配置給原子源導體112以及第一導體106，使得在積體電路100所有的操作模式下，電子路徑117可以維持相同的方向。在本揭露之一實施例中，沿著電子路徑117的電流密度j asc 等於或小於沿著電子路徑109的電流密度j c (j asc j c )。在本揭露之其他實施例中，j asc /j c 的比值可能根據設計需求而調整。當j asc /j c 比值增加(減少)，第一導體106的電子遷移生命週期增加(減少)，但主動原子庫111的電子遷移生命 週期減少(增加)。更進一步而言，原子源導體112的長度可能小於第一導體106的長度。在本揭露所述之一實施例中，原子源導體112的長度在0.02微米(μm)到2μm之間。原子源導體112在一介面118連結第一導體106。在本揭露所述之一實施例中，第一導體106和原子源導體112係由相同的製程和相同的材料所構成。在這種情況下，介面118僅為一虛邊界(imaginary boundary)，且不是一個可以區別的介面。在本揭露所述之實施例裡，原子源導體112有和第一導體106一樣的寬度。原子源導體112在第一導體106之一端點加入第一導體106，而且沿著第一導體106的長軸而延伸。
當積體電路100在操作時，電子係根據積體電路100的操作模式沿著電子路徑109流動。第一導體106的金屬性離子被電子拖走並且可能耗盡(例如：在區域110)。同一時間，原子源導體112的金屬性離子沿著路徑117移動，注入至第一導體106以填補失去的金屬性離子。這可能是兩種力所導致。第一種力可能為電子沿著電子路徑117移動，承載了一些金屬性離子。第二種力可能為當金屬性離子在區域110耗盡時，有濃度梯度沿電子路徑117形成。組合起來的力使得主動原子庫111比未被偏壓至任何電壓源(換言之，浮接)的虛擬原子庫更有效率。更進一步地以虛擬原子庫而言，假如電子路徑119倒轉它的方向(例如：由於積體電路100的重新配置)，虛擬電子庫可能成為使得第一導體106上的電子遷移效應更惡化之被動式原子槽。在本揭露所述之實施例中，於積體電路100的所有操作下，主動原子庫111將電子路徑117的方向保持為相同。因此，主動 原子庫111不會變成原子槽。這樣可以經由正確的配置原子源導體112以及第一導體106個別的電壓源而實現。
在本揭露之一實施例中，主動原子庫是由和形成互連結構105的其它部分之同樣的製程所形成。舉例來說，電源軌116和第二導體107可用相同的製程所形成以及可在相同的線路層104，金屬插塞114和108可用相同的製程所形成以及可在相同的線路層104，原子源導體112和第一導體106可用相同的製程所形成以及可在相同的線路層104。在本揭露之一實施例中，電源軌116和第二導體107可用下列方式形成：在基板102(第1圖)(例如：如同線路層104的一部份)沉積介電層、蝕刻介電層以於其中形成溝渠、以導電金屬擴散阻障層和金屬導體填滿溝渠、以及平坦化積體電路100的頂面以便移除多餘的阻障層和金屬導體。留下來的金屬導體成為第二導體107以及電源軌116。
在本揭露所述之一實施例中，金屬插塞114/108以及原子源導體112和電源軌116會經由以下簡要敘述之雙鑲嵌製程所形成。首先，介電層被設置在包含電源軌116和第二導體107的線路層104上面。接著，利用微影製程(lithography process)和蝕刻製程，將介電層圖案化以於其中形成溝渠。溝渠的下部分定義為供金屬插塞108和114所用的介層窗洞(via hole)，而溝渠的上部分定義為給第一導體106和原子源導體112使用的徑溝渠(track trench)。繼而，一或多個導電金屬擴散阻障層被設置在介層窗洞和徑溝渠的側壁，而金屬導體則被設置在阻障層上面。阻障層和金屬導體填滿溝渠。化學機械平坦化 (CMP)製程繼而執行清除多餘的材料和使積體電路100的頂面平坦化。留下來的金屬導體成為金屬插塞108和114、第一導體106以及原子源導體112。
第3-11圖說明和根據本揭露的各個特徵所構成的主動原子庫之互連結構105的各種實施例。這些實施例是非限定的實施例。
參考第3圖，其中所示的是具有第一導體106和兩個主動原子庫111a和111b的互連結構105之實施例的部分頂視圖。第一導體106靠兩個金屬插塞108a及108b連結積體電路100的其它導體或裝置。金屬插塞108a和108b被設置在第一導體106的兩端附近。電子沿著第一導體106的兩區段分別從金屬插塞108a和108b流至其它兩介層窗。金屬插塞108a、108b以及其附近區域是電子遷移的關注點。主動原子庫111a包括原子源導體112a將原子源導體112a連接至積體電路100的電壓源(未圖示)之金屬插塞114a。主動原子庫111b包含原子源導體112b和將原子源導體112b連接至積體電路100的另一個電壓源(未圖示)之金屬插塞114b。提供給主動原子庫111a及111b的電壓源可相同或者不同。原子源導體112a及112b分別被連接至第一導體106的兩端，並且沿著第一導體106的長軸延伸。原子源導體112a及112b與第一導體106有一樣的寬度。第3圖的互連結構105之其它特徵與在第2圖所述的一樣或類似。
參考第4圖，其中顯示的是具有第一導體106和兩個主動原子庫111a及111b的互連結構105在另一個實施例的部分頂視圖。主動原子庫111a和111b的金屬插塞114a和114b分別 連結金屬插塞108a和108b，以形成兩個矩形金屬插塞。換句話說，金屬插塞114a和108a被並排設置而彼此接觸，同時金屬插塞114b和108b被並排設置而彼此接觸。研究顯示出矩形金屬插塞比方形金屬插塞有較高的電子遷移穩定度。第4圖的互連線結構105之其它特徵與在第3圖所述的一樣。
參考第5圖，其中顯示的是具有第一導體106和兩個主動原子庫111a及111b的互連結構105在另一個實施例的部分頂視圖。互連結構105包括三個金屬插塞108a、108b及108c，將第一導體106連接至積體電路100的一或多個其它導體或裝置。金屬插塞108c被設置在金屬插塞108a和108b之間。透過設計和操作模式，電子從金屬插塞108a和108b流動至金屬插塞108c。主動電子庫111a和111b在與第一導體106相同的一層分別包括原子源導體112a及112b。原子源導體112a和112b分別將第一導體106連接至金屬插塞108a和108b，並沿著與第一導體106長軸的垂直方向。如本揭露之一實施例所示，原子源導體112a及112b被設置在第一導體106的同側。在本揭露其他的實施例中，原子源導體112a和112b被設置在第一導體的反側。第5圖之互連結構105的其它特徵和在第3圖所述的一樣。
參考第6圖，其中顯示的是具有第一導體106和兩個主動原子庫111a及111b的互連結構105在另一個實施例的部分頂視圖。主動原子庫111a和111b分別包含“L”形原子源導體112a和112b。在每個“L”形原子源導體112a和112b中，原子源導體的一段是平行於第一導體106，而原子源導體的另一段則連結第一導體106而形成一個直角。第6圖互連結構105的其它 特徵和在第5圖所述的一樣。研究顯示出“L”形原子源導體和直線原子源導體(例如，在第5圖)有可匹敵的電子遷移生命週期性能。當原子源導體的寬度和長度為了特定互連結構而調整時，設計的靈活性可被增加。
參考第7圖，其中顯示的是具有第一導體106和四個主動原子庫111a、111b、111c和111d的互連結構105在另一個實施例的部分頂視圖。互連結構105包含三個金屬插塞108a、108b和108c。金屬插塞108c被設置在金屬插塞108a和108b之間。透過設計和操作模式，電子從金屬插塞108a和108b流至金屬插塞108c。主動原子庫111a-111d分別包含原子源導體112a、112b、112c和112d。原子源導體112a-112d分別被金屬插塞114a、114b、114c和114d連接至積體電路100的一或多個電壓源。原子源導體112a和112c被連結至第一導體106、鄰近金屬插塞108a，且位於第一導體106的對側。原子源導體112a和112c以縱向為方向，沿著垂直於第一導體106的長軸的方向放置。原子源導體112a和112c提供比單一原子源導體112a或112c對第一導體106之電子遷移性能更強得助力。原子源導體112b和112d被連結至第一導體106且鄰近金屬插塞108b。原子源導體112b以縱向為方向，沿著垂直於第一導體106的長軸的方向放置。原子源導體112d被連結至第一導體106的一端，並沿著第一導體106的縱軸延伸。原子源導體112b和112d提供比單一原子源導體112b或112d對第一導體106的電子遷移性能更強的助力。
參考第8圖，其中顯示的是具有第一導體106和三個主動原子庫111a、111b和111c的互連結構105在另一個實施 例的部分頂視圖。互連結構105包括四個金屬插塞108a、108b、108c和108d。金屬插塞108a和108d被設置在第一導體106兩端的附近，而金屬插塞108b和108c被設置在第一導體106的中間部分。透過設計和操作模式，電子沿著第一導體106的三個線段從金屬插塞108a、108b和108c流至金屬插塞108d。主動原子庫111a-111c分別包括原子源導體112a、112b和112c。原子源導體112a-112c分別沿著垂直於第一導體106的長軸的方向連結第一導體106。原子源導體112a、112b和112c可有相同的維度(寬度、長度和外形)或者不同的維度，取決於被原子源導體112a-112c連結的第一導體106之三個線段的電子遷移性能的需求。
參考第9圖，其中顯示的仍然是具有第一導體106和六個主動原子庫111a、111b、111c、111d、111e和111f的互連結構105在另一個實施例的部分頂視圖。如同在第8圖的實施例，本揭露所述之一實施例的互連結構105包括四個金屬插塞108a、108b、108c和108d。主動原子庫111a-111f分別包括原子源導體112a、112b、112c、112d、112e和112f。原子源導體112a、112b和112c分別靠金屬插塞114a、114b和114c連接至第一電源軌116a。原子源導體112d、112e和112f分別靠金屬插塞114d、114e和114f連接到電源軌116b。一對原子源導體112a和112d被連結至第一導體106且鄰近金屬插塞108a。一對原子源導體112b和112e被連結至第一導體106，且鄰近金屬插塞108b。一對原子源導體112c和112f被連結至第一導體106接近於金屬插塞108c。兩個電源軌116a和116b可被設置在相同的線路層104 或者不同的線路層104(第1圖)。每對主動原子庫(111a/111d、111b/111e和111c/111f)提高第一導體106之各自對應線段的電子遷移性能。
參考第10圖，其中顯示的仍然是互連結構105在另一個實施例的部分頂視圖。互連結構105包含四個電壓源，標記為V1、V2、V3和V4。互連結構105進一步包含導體106a、106b、106c和106d。導體106a和106c被連接(或者偏壓)至電壓源V1，使其為電壓源V1的電源軌。同樣的，導體106b和106d被連接(或者偏壓)於電壓源V2，使其為電壓源V2的電源軌。互連結構105進一步包括導體116a、116b、116c和116d。導體116a和116c為電壓源V3的電源軌。導體116b和116d為電壓源V4的電源軌。導體106a-106d和116a-116d，沿著“y”方向，而以縱向為方向。在本揭露之一實施例中，導體106a-106d被設置在相同的線路層104(第1圖)(例如，M2層)，導體116a和116c被設置在相同的線路層104(例如，M10層)，以及導體116b和116d被設置在相同的線路層104(例如，M3層)。在本揭露之另一個實施例中，導體106a-106d和116a-116d的全部或者一部份被設置在相同的線路層104。
互連結構105進一步包含第二導體107，在與導體106a-106d被設置處不同的線路層104中，將其長邊沿著“x”方向設置。互連結構105進一步包括分別將導體106a-106d連接至一或多個的第二導體107之金屬插塞108a、108b、108c和108d。
互連結構105進一步包括主動原子庫111a、111b、111c和111d。在和導體106a-106d相同的線路層104中，主動原 子庫111a-111d分別包含原子源導體112a、112b、112c和112d。原子源導體112a-112d的長邊沿著“x”方向設置，並分別連結導體106a-106d且鄰近金屬插塞108a-108d。主動原子庫111a-111d進一步包含金屬插塞114a、114b、114c和114d。金屬插塞114a-114d分別連接原子源導體112a-112d到電源軌116a-116d。主動原子庫111a-111d和互連結構105的其它部分整合成網孔(mesh)結構。
第11圖顯示根據本揭露所建構的主動原子庫之實施例的一些效益。參考第11圖，圖表150、152和154顯示經模擬而得的三個導體之電子遷移性能。水平軸是標準化的故障時間(time-to-failure)，而垂直軸是由於電子遷移導致的故障之累積機率。三個導體有相同的長度(L=20μm)和相同的寬度，以及包含相同的材料。和圖表150關聯的第一導體不是沒有被動式就是沒有主動式原子庫(例如，在第3圖的導體106)。它作為對照的參考點。和圖表152關聯的第二半導體被有10μm長的被動式原子庫(例如，第3圖裡具有金屬插塞114a的原子源導體112a，但沒有電壓偏壓)連結。如第11圖所示，主動式原子庫比被動式原子庫對導體的電子遷移性能提供更佳的助益。
在本揭露之某些實施例中，主動原子庫除了開啟一積體電路之電子遷移性能外，亦可增強積體電路中之電路密度。
如半導體製造進步至越來越小的尺寸，電源軌設計及佈局有時可成為進一步增加電路密度的瓶頸。僅如實施例所述，第12A及12B圖描繪出根據本揭露之一實施例中具有標 準單元及電源軌之積體電路200之佈局。標準單元(如單元1、2、3、4)具有預先設計之複數個邏輯閘及電晶體。電源軌(例如：位於M0及M1層中的電源軌)供應電壓(例如：正電源電壓VDD及負電源電壓VSS)至標準單元。電源軌用以配置為一網格(其有時被稱作以電網)形式呈現的水平及垂直線。更進一步的如第12B圖所示，用以針對正電源電壓VDD及負電源電壓VSS之電源軌被交替地以水平及垂直方向放置。標準單元被放置於電源軌之間的空間中。它通常受限(例如：透過一設計規則)於許多標準單元可能如何被放置在兩個相連的電源軌之間。於第12A及12B圖所示之某些實施例中，一單元或半個單元(例如：在第12B圖中“單元2 DH”)被放置於兩個相鄰的電源軌之間(間距D1或間距D2)。即使電源軌位於積體電路中之不同的層中，電源軌仍以標準單元分享相同的佈局。由電子遷移的考量，電源軌(金屬導體)通常被設計為寬的長條。可以觀察到的是，在某些標準單元設計中，電源軌的寬度消耗約佈局資源的33%(電源軌的長度通常較少需要注意)。若電源軌的寬度減少(如下所討論，積體電路200)，節省的空間可用以放置一積體電路中之多個標準單元，因此其電路密度可以增加。
因此，本揭露的一個目的係降低積體電路中之電源軌的寬度以及使用主動原子庫以促進已縮減寬度的電源軌的電子遷移性能。主動原子庫係以不消耗可用於標準單元的佈局資源的方式放置。這種方式有效地增加積體電路中之電路密度。主動原子庫和已減少寬度的電源軌之組合了提供與全寬度電源軌不具主動原子庫相當或比全寬度電源軌不具主動原子 庫更好的電子遷移性能。根據本揭露之某些實施例，主動原子庫直接放置在上方一或多個線路層中的其他電源軌下方並且不消耗用於所保留給標準單元之額外的線路資源。在本揭露之更進一步的某些實施例中，主動原子庫具有比電源軌小的足跡(footprint)(例如：從頂視圖它們被隱藏在那些電源軌下方)。根據本揭露所描述的實施例可有效地增加積體電路的電路密度。在某些情況下，積體電路的電路密度可從10%改變至12%，同時也舒緩了電子遷移的擔憂。
第13A圖描繪出具有一電網201的積體電路200之一局部透視圖，其電子遷移性能係透過主動原子庫增加。參照第13A圖，電網201包括位在分離的線路層(例如：第1圖中之多個線路層)中之電源軌214(示出兩個)和電源軌208(示出一個)。電源軌208沿著“x”方向取向，而電源軌214沿著大致垂直於“x”方向之“y”方向。此處所描述之術語“大致垂直”係指“x”方向和“y”方向係由於標準製造差(例如：重複對準偏差)形成一無論是90度或接近90度之一角度。電源導軌214和電源軌208可以各自包括銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、銀(Ag)、金(Au)，或其它合適的金屬。積體電路200包括一個基板202，其包括各種主動區及/或被動區和各種裝置。在本揭露之某一個實施例中，基板202係與基板102相同或相似。積體電路200還包括裝置等級接點(device-level contact)204(例如：源極接點、集極接點、閘極接點和電性連接多個源極及/或集極接點的局部互連線接點)。在裝置等級接點204位於具有電源軌208的線路層下，且透過介層窗206連接至電源軌208。如本揭露之實施例所示，電 源軌208位於最低的線路層104(有時也被稱為“M0”層)上，而電源軌214位於直接在M0層上的金屬線路層(即位於“M1”層)上。電源軌208和214透過介層窗213連接。
在本揭露一實施例中，與不具有主動原子庫之一常規設計相比，電源軌208的寬度(例如：沿著“Y”軸的尺寸)減少。這將增加如上面所討論的積體電路200之電路密度。為了提高電源軌208的電子遷移性能，積體電路200還包括一主動原子庫211。在此實施例中，主動原子庫211包括透過一介層窗212連接至電源軌214的原子源導體210。原子源導體210被放置在與電源軌208相同的線路層並且原子源導體210的長邊(長軸方向)係沿著“y”方向設置。在此實施例中，原子源導體210實體地連接(physically join)電源軌208。第13A圖更描繪出當積體電路200係根據在本揭露之一實施例中而處於操作之電子路徑216和217。電子路徑216沿電源軌208從介層窗213流至裝置等級接點204。電子路徑217沿原子源導體210從介層窗212流至鄰近介層窗213之電源軌208。沿著電子路徑216的電流密度等於或大於沿著電子通路217電子路徑217中的電流密度，由於電子遷移的關係，原子源導體210會補償電源軌208之金屬離子的損失。
第13B圖係描繪出積體電路200的一部分的頂視圖，特別是具有電源軌208及214與主動原子庫211的積體電路。參照第13圖，積體電路200包括在電源軌208旁邊的各種標準單元(單元1、2、3、4、5、6及7)。單元1-7可以包括記憶體單元、邏輯閘、PFET、NFHT、MOSFET的CMOS、FINFET、電阻器、 電容器、電感器和其它合適的電路元件。單元1-7可以至少部分駐留(reside)在基板202的主動區上。電源軌208和214被偏壓至相同的電壓(於本實施例中為VSS)，且透過介層窗213相連接。為了簡單起見，本揭露沒有繪示出於電源軌208之間的VDD電源軌以及於電源軌214之間的VDD電源軌。
仍參照第13B圖，電源軌214沿“x”及“y”方向上具有比原子源導體210更大的尺寸。原子源導體210及介層窗212係直接在電源軌214的下方，並在標準單元不使用或非保留給標準單元的空間。因此，對積體電路200的電路密度而言，主動原子庫211不消耗額外的佈局和線路資源。
第13B圖更進一步地描繪出各種電子路徑的方向，上述電子路徑包括電子路徑216及217，以及從電源軌208至單元1-7的電子路徑。在本揭露之各種不同的實施例中，電子路徑217的電流密度被控制至比電子路徑216的電流密度小很多，以致使主動原子庫211不會成為在積體電路200的一電子遷移的瓶頸。舉例而言，介層窗213可被設計為一個大介層窗或是一組介層窗(將在第14圖中顯示)以提供比介層窗212低的電阻值。
在本揭露之某些實施例中，原子源導體210的長度L1(沿著“Y”方向)被最大化，這增加電源軌208的電子遷移性能。普遍而言，長度L1和長度L2(沿著“x”方向於兩個介層窗213間電源軌208的長度)間的比例與電子遷移邊際增益(EM margin gain)成正比。長度L1可被最大化至接近為電源軌208與其在相同的線路層中相鄰之電源軌間的距離(未於第13B圖示出，但在 第14、15圖示出)。
第14圖描繪出根據本揭露一實施例所建造之電網201之一頂視圖。參照第14圖，水平(沿著“x”方向)的電源軌208A、208B和208C根據本揭露之一實施例被交替地分配到不同的供應電壓。在本揭露一實施例中，電源軌208A和208C被分配到正電源電壓VDD，而電源軌208B被分配到負電源電壓VSS。電源軌214A-214D被分配給與電源軌208B相同的供應電壓，在本實施例中為VSS。電源軌214A-214D係透過設置在電源軌之間的多個交叉點上的介層窗213電性連接至電源軌208B。在本揭露之一實施例中，電源軌208A-208C和電源軌214A-214D係位於兩個相鄰的線路層。舉例而言，電源軌208A-208C是在M0線路層，而電源軌214A-214D是在M1線路層。在本揭露之另一實施例中，電源軌208A-208C是在M1線路層，而電源軌214A-214D是在M2層中的線路層。在本揭露之一實施例中，電源軌214A-214D是水平的，而電源軌208A-208C是垂直的。
在第14圖中所示之實施例，至少電源軌208B具有如上所述之一減少的寬度。為了提高電源軌208B的電子遷移性能，各種主動原子庫加入至積體電路200，其中包括主動原子庫211A、211B、211C、211D、211E以及211F。在各種主動原子庫211A-F均為垂直的且放置於電源軌214A、214B、214C、214D的下方。主動原子庫211A-F中之每一者均包括一原子源導體。舉例而言，主動原子庫211A及211E分別包括原子源導體210A及原子源導體210E。主動原子庫211A-E中之每一者的具 有兩端，其中一端連接至電源軌208，另一端電性連接至一或多個電源軌214且連接至基板202中之一浮動(floating)主動區。在本揭露之一實施例中，浮動主動區係為一n型主動區(例如：具有n型摻雜物的半導體)，作為電子從一p型基板(例如：具有p型摻雜物的半導體)流至n型主動區之一洩漏路徑。洩漏路徑限制電子路徑217上的電流密度。在本揭露之各種實施例中，原子源導體(例如：原子源導體210A)可以透過介層窗206連接至各別的浮動n型主動區、裝置等級接點204，以及其他如第13A圖所示之適當的導電特徵。主動原子庫211F具有連接至電源軌208之一端以及電性連接至電源軌214之另一端。
主動原子庫可能被放置於已減少寬度之電源軌的一或兩側。舉例而言，主動原子庫211A被放置於第13B圖中之電源軌208的一側。舉例而言，主動原子庫211A和211B被放置於相鄰於介層窗213之電源軌208B的相反側，用以進一步增強電源軌208B的電子遷移性能。在本揭露之進一步的實施例中，二或多個主動原子庫(例如：主動原子庫211A及211C)可以並排地放置。主動原子庫211A及211C分別透過介層窗212A及212C連接至兩個平行的電源軌214A及214B。在此進一步的實施例中，原子源導體210A及210C被連接至基板202中之一共同的浮動n型主動區。
在又一實施例中，原子源導體210E是比電源軌214C(或電源軌214D)的一單一的條帶寬，但比由兩個相鄰的電源軌214C所定義的總寬度W2窄，其中總寬度W2為電源軌214C之寬度、電源軌214D之寬度以及電源軌214C及214D間的間隙S 之寬度的總和(這裡所描述的“寬度”係定義為沿著“x”軸的寬度)。兩個相鄰的電源軌214下方的空間不用於放置(如第12A圖所示的)標準單元。因此，就電路密度而言，原子源導體210E不消耗額外的佈局資源。在此實施例中，原子源導體210E仍然被認為直接在電源軌214下。原子源導體210E中之寬導體增加用於主動原子庫211的庫區。主動原子庫211A-211F的長度可以被最大化，以增加電子遷移邊際效益。舉例而言，主動原子庫211A-F中之每一者只要設計規則允許不會短路至電源軌208A及208C，便可延伸靠近電源軌208A或208C(它們被電源軌208A及208C隔開)。
在主動原子庫211A-211E中之每一者中，原子源導體可具有二或更多部分(或段)。以主動原子庫211A為例，原子源導體210A具有兩個原子源導體部分(原子源導體部分210A-1及210A-2)。介層窗212A著落於原子源導體部分210A-1上且原子源導體部分210A-2將原子源導體部分210A-1連接至電源軌208B。
在本揭露之某些實施例中，一些介層窗設計可用於降低電源軌214和208之間的電阻值，從而確保電子路徑216的電流密度大於電子路徑217的電流密度。舉例而言，如第14圖所示，一組介層窗213可被放置於電源軌214及208的每一個交會處上。於本揭露之另一實施例中，介層窗213係使用於大於最小尺寸之介層窗(例如：一個大正方形介層窗)。
第15圖示出了根據本揭露中之電網201的另一個實施例。參照第15圖，在此實施例中，電源軌208A及208C被 分配到負電源電壓VSS，而電源軌208B及214A-214D被分配到正電源電壓VDD。至少電源軌208B具有已減少的寬度並且被加上多種主動原子庫211J、211K、211L、211M及211N以增強電源軌208B之電子遷移性能。第15圖更進一步地描繪出各種電子路徑，上述電子路徑包括沿原子源導體210至介層窗213之電子路徑217、沿電源軌208B至介層窗213之電子路徑216以及從單元1-7至電源軌208B之多個電子路徑。第14圖與第15圖做比較以顯示出電子路徑217於兩設計中具有相同的方向。這確保主動原子庫211A-F及211J-N於各自的設計中正確地補償電源軌208B。類似於主動原子庫211A-211E，主動源子庫211J-211N中之每一者中，原子源導體具有連接至電源軌208B之一端以及連接至電源軌214A-214D也連接至基板202之一浮動的n型主動區之另一端。第15圖中之電網201之其他部分與第14圖中之實施例類似。
本揭露的一或多個實施方案提供一種半導體裝置及其形成許多好處，但不限定於此。舉例而言，本揭露的實施方式提供主動原子庫的各種配置。具體而言，在本揭露所述之一些實施例中，主動原子庫可用於提升電源軌的電子遷移性能。這些電源軌的寬度可以有效地減少且省下的空間用以將更多電路元件包裝至一積體電路中。除此之外，主動原子庫被加在標準單元不使用的空間中或不是保留給標準單元的空間中。因此，本揭露的實施例可有效地提高電路密度的積體電路同時緩解電子遷移的擔憂。
在本揭露所述之一實施例中係指出一種積體電路。 上述積體電路包括：一第一導體及一第二導體，設置於上述積體電路之一層中，其中上述第一導體面朝一第一方向，上述第二導體面朝與上述第一方向垂直之一第二方向，且上述第二導體電性連接至上述第一導體。上述積體電路更包括：一第三導體，設置於上述積體電路之另一層中，面朝上述第二方向以及位在上述第二導體之上；一第一介層窗，連接上述第一及第三導體；以及一第二介層窗，連接上述第二及第三導體。
在本揭露所述之另一實施例中係指出另一種積體電路。上述積體電路包括：一第一導體及一第二導體，設置上述積體電路之一層中，其中上述第一導體面朝一第一方向，上述第二導體面朝與上述第一方向垂直之一第二方向，以及上述第二導體實體連接至上述第一導體。上述積體電路更包括：一第三導體，設置上述積體電路之另一層中，面朝上述第二方向，且位在上述第二導體之上；一第一介層窗，連接上述第一導體及上述第三導體；一第二介層窗，連接上述第二導體及上述第三導體；以及一N型主動區，位於上述積體電路之一層之下方且電性連接至上述第二導體，其中上述第一導體及上述第三導體係為上述積體電路之電源軌且用以被偏壓至一第一電壓。
在本揭露所述之另一實施例中係指出另一種積體電路。上述積體電路包括：一第一導體及一第二導體，設置於上述積體電路之一層中，其中上述第一導體面朝一第一方向，上述第二導體面朝與上述第一方向垂直之一第二方向，以及上述第二導體之一部分連接至上述第一導體。上述積體電路更包括：一第三導體，設置於上述積體電路之另一層中，面朝上述 第二方向且位在上述第二導體之上；一第一介層窗，連接上述第一導體及上述第三導體；一第二介層窗，連接上述第二導體及上述第三導體；一N型主動區，位於上述積體電路之上述層之下方且電性連接至上述第二導體；以及一第四導體，設置於上述積體電路之上述層中，且面朝上述第一方向，其中：上述第二導體係與上述第四導體分隔開；上述第一導體、上述第三導體以及上述第四導體係為上述積體電路之電源軌；上述第一導體及上述第三導體用以偏壓至一第一電壓；以及上述第四導體用以偏壓至與上述第一電壓不同之一第二電壓。
前面概述幾個實施例的特徵以便對那些在相關領域有專業普通技能的人可更好的理解本揭露的特徵。那些在相關領域有專業普通技能的人可領會，他們可容易使用本揭露作為對為了執行相同的目的和/或達到與在此處介紹之實施例相同的益處而設計或修改其它製程和結構的基礎。那些在相關領域有專業普通技能的人應該也了解那些同等品構造(equivalent construction)不背離本揭露的精神和範圍，而且他們可在沒有背離本揭露的精神和範圍下，於此處做各種改變、替代和改造。
200‧‧‧積體電路
201‧‧‧電網
202‧‧‧基板
204‧‧‧裝置等級接點
206、212、213‧‧‧介層窗
208、214‧‧‧電源軌
210‧‧‧原子源導體
211‧‧‧主動原子庫
217‧‧‧電子路徑

Claims (10)

  1. 一種積體電路，包括：一第一導體及一第二導體，設置於上述積體電路之一層中，其中上述第一導體面朝一第一方向，上述第二導體面朝與上述第一方向垂直之一第二方向，且上述第二導體電性連接至上述第一導體；一第三導體，設置於上述積體電路之另一層中，面朝上述第二方向以及位在上述第二導體之上；一第一介層窗，連接上述第一及第三導體；以及一第二介層窗，連接上述第二及第三導體。
  2. 如申請專利範圍第1項所述之積體電路，其中上述第一及第三導體偏壓至上述積體電路之一負電源電壓，其中上述第一導體、上述第二導體及上述第三導體用以建立沿著上述第一導體遠離上述第一介層窗之一第一電子路徑以及沿著上述第二導體至上述第一介層窗之一第二電子路徑，其中上述第一電子路徑之電流密度大於上述第二電子路徑之電流密度。
  3. 如申請專利範圍第1項所述之積體電路，其中上述第一導體及上述第三導體偏壓至上述積體電路之一正電源電壓，其中上述第一導體、上述第二導體以及上述第三導體用以建立沿著上述第一導體至上述第一介層窗之一第一電子路徑以及沿著上述第二導體至上述第一介層窗之一第二電子路徑，其中上述第一電子路徑之電流密度大於上述第二電子路徑之電流密度。
  4. 如申請專利範圍第1項所述之積體電路，其中上述第三導體直接位於上述第二導體之上，且在上述第一方向及上述第二方向皆具有大於上述第二導體的尺寸。
  5. 如申請專利範圍第1項所述之積體電路，其中上述第二導體在上述第一方向具有大於上述第三導體的尺寸，且更包括一第四導體，設置於上述積體電路之上述另一層中，上述第四導體位於上述第二導體之上且平行於上述第三導體，其中上述第二導體在上述第一方向上窄於上述第三導體、上述第四導體及位於上述第三導體與上述第四導體間之一間距的總尺寸。
  6. 如申請專利範圍第1項所述之積體電路，更包括：一第四導體，設置於上述積體電路之上述層中，面朝上述第二方向，其中上述第四導體電性連接至相對於上述第二導體之上述第一導體；以及一第三介層窗，連接上述第三導體及上述第四導體。
  7. 如申請專利範圍第1項所述之積體電路，更包括：一第四導體，設置於上述積體電路之上述層中，平行於上述第二導體，且電性連接至上述第一導體；一第五導體，設置於上述積體電路之上述層中，平行於上述第三導體，且位於上述第四導體之上；一第三介層窗，連接上述第一導體及上述第五導體；以及一第四介層窗，連接上述第四導體及上述第五導體，其中上述第二導體及上述第四導體連接至上述積體電路之一第一共用浮動N型主動區。
  8. 如申請專利範圍第1項所述之積體電路，更包括：一第三介層窗，著落在上述第一導體上、鄰近於上述第一介層窗，並將上述第一導體連接至上述積體電路之一標準單元。
  9. 一種積體電路，包括：一第一導體及一第二導體，設置上述積體電路之一層中，其中上述第一導體面朝一第一方向，上述第二導體面朝與上述第一方向垂直之一第二方向，以及上述第二導體實體連接至上述第一導體；一第三導體，設置上述積體電路之另一層中，面朝上述第二方向，且位在上述第二導體之上；一第一介層窗，連接上述第一導體及上述第三導體；一第二介層窗，連接上述第二導體及上述第三導體；以及一N型主動區，位於上述積體電路之一層之下方且電性連接至上述第二導體，其中上述第一導體及上述第三導體係為上述積體電路之電源軌且用以被偏壓至一第一電壓。
  10. 一種積體電路，包括：一第一導體及一第二導體，設置於上述積體電路之一層中，其中上述第一導體面朝一第一方向，上述第二導體面朝與上述第一方向垂直之一第二方向，以及上述第二導體之一部分連接至上述第一導體；一第三導體，設置於上述積體電路之另一層中，面朝上述第二方向且位在上述第二導體之上；一第一介層窗，連接上述第一導體及上述第三導體； 一第二介層窗，連接上述第二導體及上述第三導體；一N型主動區，位於上述積體電路之上述層之下方且電性連接至上述第二導體；以及一第四導體，設置於上述積體電路之上述層中，且面朝上述第一方向，其中：上述第二導體係與上述第四導體分隔開；上述第一導體、上述第三導體以及上述第四導體係為上述積體電路之電源軌；上述第一導體及上述第三導體用以偏壓至一第一電壓；以及上述第四導體用以偏壓至與上述第一電壓不同之一第二電壓。
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