KR100312467B1 - 반도체집적회로장치 - Google Patents

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게니찌 후루따
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사와무라 시코
오끼 덴끼 고오교 가부시끼가이샤
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Abstract

반도체 장치의 표면에 흐르는 누설 전류에 의한 절연내력의 감소가 발생하지 않는 반도체 IC 장치에 있어서, IC 장치는,
반도체 칩은 제 1 기능영역, 제 2 기능영역, 및 제 3 기능영역을 포함하고, 전류는 제 1 기능영역에 입력되는 전기 신호에 의해서 제 3 기능영역을 통해 흐르고, 제 1 및 제 2 패드는 반도체 칩의 표면상에 설치되어 제 1 및 제 2 기능영역을 위한 전기적 커넥터 역할을 하며, 제 1 기능영역에 입력되는 전기 신호가 없는 경우, 공핍층은, 제 1 및 제 2 기능영역과 제 3 기능영역 사이에서 제 1 및 제 2 기능영역과 제 3 기능영역 사이의 절연내력을 향상시키기 위해 제 1 과 제 2 기능영역을 둘러싸도록 형성되고, 제 1 및 제 2 패드는 반도체 칩 표면의 거의 중심부에 서로 인접하도록 배치된다.

Description

반도체 집적회로 장치 {SEMICONDUCTOR IC DEVICE}
본 발명은 반도체 집적회로 장치에 관한 것으로, 특히, 절연 게이트 FET (IGFET) 에서와 같은 고 절연내력을 갖는 반도체 집적회로 장치에 관한 것이다.
MOS FET (metal-oxide-semiconductor field effect transistor) 의 기본적인 구조는, 중간층 역할을 하는 게이트 산화막을 통하여 실리콘 기판상에 형성된 게이트 및 실리콘 기판상에 배열된 MOS 커패시터, 및 캐리어의 공급원인 소오스와 캐리어를 취출하는 드레인을 포함한다.
MOS FET 의 범주내에서, 예를 들어, 도 5 내지 도 8 에 도시한 종래 장치는 약 1000V 보다 높은 절연내력을 나타낸다.
도 5 내지 도 6 은 VDMOS FET (vertical double-diffused MOSFET) 로 불리는 종래 반도체 집적회로 장치의 기본적인 구조의 평면도 및 단면도를 각각 도시한 도면이다.
도 5 내지 도 6 에 도시한 종래의 VDMOS FET 에는, 실리콘 기판내에 제 1 우물부 (3) (도 6 에 도시함) 및 제 1 우물부 (3) 내에 제 2 우물부 (4) (도 6 에 도시함) 를 포함하는 2중 우물구조가 적용되고, 이들 우물은 실리콘 기판 (2) 내로 2중 불순물 확산에 의해 연속적으로 형성된다. 2중 우물 구조가 셀 (5) 로서 표현된다면, 복수의 셀 (5) 이 실리콘 기판 (2) 의 중심부에 배열된다.
실리콘 기판 (2) 의 주변 영역에, 한 쌍의 패드 (6 내지 7) 가 설치되고, 실리콘 기판 (2) 의 표면은 패시베이션막 (8) 에 의해서 보호되고, 패드 (6 및 7) 및 실리콘 기판 (2) 의 주변영역은 노출된다.
게이트는 도면에 나타나지 않은 중간층 역할을 하는 게이트 산화막을 통하여 제 1 우물부 (3) 각각에 배열된다. 소오스는 제 2 우물부 (4) 각각에 형성된다. 실리콘 기판 (2) 의 몸체로 이루어지는 드레인용 드레인 전극 (9) 은 실리콘 기판 (2) 의 배면측에 형성된다. 셀 (5) 의 게이트는 하나의 패드 (6) 에 집합적으로 접속되고, 반면에 소오스, 즉, 제 2 우물부 (4) 는 다른 패드 (7) 에 집합적으로 접속된다.
전압이 게이트에 인가되지 않는 경우, 드레인과 소오스 사이의 절연내력을 증가시키기 위한 공핍층 (10) 이 모든 우물 구조, 즉, 실리콘 기판 (2) 내의 셀 (5) 을 둘러싸는 것과 같은 방식으로 형성된다. 게다가, 공핍층 (10) 을 확장하여 절연내력을 향상시키기 위해 설치되는 필드 플레이트 (field plate) (11) 가 실리콘 기판 (2) 의 표면과 패시베이션층 (8) 사이에 배치된다.
본딩 배선 (12) 은 패드 (6 내지 7) 로부터 도면에 도시되지 않은 외부 단자로 연장된다.
이 VDMOS (1) 에 따르면, 공핍층 (10) 이 나타나기 때문에, 예를 들어, 1000V 전압이 드레인과 소오스 사이에 인가되더라도, 드레인과 소오스 사이의 직접 유전 파괴는 게이트 전압이 게이트에 인가되지 않는 한 확실하게 보호된다.
그러나, 도 6 에 나타낸 바와 같이, 패드 (6 내지 7) 는 실리콘 기판 (2) 으로부터 외부로 이끌어지는 본딩 배선 (12) 을 장착하기 때문에 본딩 배선 (12) 의 길이를 단축시켜서 필드 플레이트 (11) 에 근접하도록 실리콘 기판 (2) 의 주변부 에지에 근접되어 배치된다.
따라서, 패드 (6 내지 7) 와, 패시베이션막 (8) 의 주변부 에지의 하부로 확장하는 실리콘 기판 (2) 의 그리드 배선 (13) 과의 사이 공간은 상대적으로 작아지게 된다.
따라서, 예를 들어, 소오스 및 게이트가 접지되는 경우, 약 1000V 의 양의 전압이 드레인에 인가되고, 패시베이션막 (8) 의 표면을 통해서 실리콘 기판 (2) 의 몸체의 그리드선 (13) 으로부터 패드 (6 내지 7) 로의 누설 전류가 발생할 수 있다.
도 7 내지 도 8 각각은 고전압 집적회로 바이폴라 트랜지스터 (절연내력 : 약 1000V) 로 불리는 종래 반도체 집적회로 장치의 기본적인 구조를 도시한 평면도 및 단면도를 각각 도시한 그래프이다.
2중 우물 구조는, 실리콘 기판내에 제 1 우물부 (도 8 에 도시함) (23), 제1 우물부내의 제 2 우물부 (24) (도 8 에 도시함) 를 기본적으로 포함하고, 도 5 내지 도 6 에 도시한 VDMOS (1) 에서와 같이 실리콘 기판 (22) 내로 2중 불순물 확산에 의해 연속적으로 형성된 바이폴라 트랜지스터 (20) 에 적용된다. 각 2중 우물 구조는 셀 (25) 이라 하고, 복수의 셀 (25) 은 실리콘 기판 (22) 의 중심부에 배치된다.
베이스는 각 제 1 우물부 (23) 내에 형성되고, 이미터는 각 제 2 우물부 (24) 에 형성된다. 실리콘 기판 (22) 의 몸체로 이루어진, 컬렉터 영역용 컬렉터 전극 (29) 은 실리콘 기판 (22) 의 배면측상에 형성된다. 셀 (25) 의 베이스는 결합된 베이스로서 하나의 패드 (26) 에 집합적으로 접속되고, 셀 (25) 의 이미터는 결합된 이미터로서 다른 패드 (27) 에 집합적으로 결합된다.
전류가 베이스를 통해 흐르지 않는 경우, 컬렉터와 베이스 사이의 절연내력을 증가시키기 위한 공핍층 (30) 은 도 6 에 나타낸 바와 마찬가지로 실리콘 기판 (22) 내의 모든 셀 (25) 을 둘러싸도록 형성된다. 더욱이, 절연내력의 향상을 돕는 필드 플레이트 (31) 는 실리콘 기판 (22) 의 표면과 패시베이션막 (28) 사이에 배치된다.
이 트랜지스터 (20) 에 따르면, 공핍층 (30) 이 존재하기 때문에, 예를 들어, 1000V 의 전압이 베이스와 컬렉터 사이에 인가되더라도, 직접 유전 파괴는 전류가 베이스 및 이미터 사이에 흐르지 않는한 확실히 방지되다.
그러나, 만약 패드 (26 내지 27) 가 실리콘 기판 (22) 으로부터 외부로 이끌어지는 본딩 배선 (32) 의 장착 때문에 본딩 배선 (32) 의 길이를 짧게 하기 위해서 필드 플레이트 (31) 에 인접하도록 실리콘 기판 (22) 의 주변 에지에 매우 인접되어 배치되면, 패드 (26 내지 27) 와, 패시베이션막 (28) 의 주변 에지 하부로 확장하는 실리콘 기판 (22) 의 그리드선 (33) 과의 사이 공간은 상대적으로 작아진다.
결과적으로, 예를 들어, 베이스가 접지되고, 약 1000V 의 양의 전압이 베이스와 컬렉터 사이에 인가된 경우, 패시베이션막 (28) 의 표면을 통해서 실리콘 기판 (22) 몸체의 그리드선 (33) 으로부터 패드 (26 내지 27) 로 누설 전류가 발생한다.
따라서, 본 발명의 목적은 반도체 장치의 표면에 흐르는 누설 전류에 의한 절연내력의 감소가 발생하지 않는 반도체 집적회로 장치를 제공하는데 있다.
도 1 은 본 발명에 따른 반도체 집적회로 장치의 기본 구조를 개략적으로 도시한 평면도.
도 2 는 도 1 에서 선 (II-II) 을 따라 자른 단면도.
도 3 은 본 발명에 따른 다른 반도체 집적회로 장치의 기본적인 구조를 개략적으로 도시한 평면도.
도 4 는 도 3 에서 선 (IV-IV) 을 따라 자른 단면도.
도 5 는 도 1 과 유사하며 종래 반도체 장치를 도시한 도면.
도 6 은 도 5 에서 선 (VI-VI) 을 따라 자른 단면도.
도 7 은 도 3 과 유사하며 다른 종래 반도체 집적회로 장치를 도시한 도면.
도 8 은 도 7 의 선 (VIII-VIII) 을 따라 자른 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 필드 플레이트
13 : 그리드선
50 : VDMOS FET
51 : 반도체 칩
52, 53 : 패드
55 : n- 형 실리콘 에피택셜층
56 : 제 1 우물부
57 : 제 2 우물부
58 : 복수의 셀
59 : 게이트 산화막
60 : 게이트
62 : 패시베이션막
적어도 제 1 기능영역, 제 2 기능영역, 및 제 3 기능영역을 포함하는 반도체 칩을 이루는 반도체 집적회로 장치에 있어서, 상기 제 3 기능영역을 통해 흐르는 전류는 상기 제 1 기능영역에 입력되는 전기 신호에 의해서 제어되고, 제 1 및 제 2 패드는 상기 반도체 칩의 표면상에 설치되어 상기 반도체 칩내에 있는 상기 제 1 및 제 2 기능영역을 위한 전기적 커넥터 역할을 하며, 제 1 기능영역에 대한 전기적 신호 입력이 없는 경우, 공핍층은, 상기 제 1 및 제 2 기능영역과 제 3 기능영역 사이에서 상기 제 1 및 제 2 기능영역을 둘러싸도록 형성되고, 제 1 및 제 2 기능영역과 제 3 기능영역 간의 절연내력을 향상시키기 위해, 제 1 및 제 2 패드는반도체 칩 표면의 거의 중심부에 서로 근접하도록 배치된다.
본 발명에 따르면, 주변부 에지로부터 멀리 떨어지도록 반도체 칩 표면의 중심부에 제 1 및 제 2 패드를 위치시킴으로써, 반도체 칩의 주변 에지와 제 1 및 제 2 패드 사이의 공간은 이전보다 넓어지도록 할 수 있다.
따라서, 본 발명에 따르면, 표면 누설 전류에 의한 유전 파괴는 안전하게 방지될 수 있다.
본 발명은 MOS FET 와 바이폴러 트랜지스터에 적용될 수 있다.
본 발명에 따른 반도체 집적회로 장치에서, 제 1 기능부가 제 1 우물부에 의해서 형성되고 제 2 우물부는 제 1 우물부내에 위치되는 2중 우물 구조가 적용되는 것이 바람직하다.
복수의 셀, 즉 상기 2중 우물구조 각각은 제 1 및 제 2 패드를 둘러싸도록 배열될 수도 있다.
절연내력을 향상시키기 위한 부분은 소형으로 반도체 집적회로 장치를 제조하기 위해서 필드 플레이트 구조로 형성되는 것이 바람직하다.
이하, 본 발명의 형태는 첨부된 도면을 참조하여 설명된 실시예의 상세한 설명으로부터 명백해진다.
도 1 내지 도 2 는 본 발명이 도 5 내지 도 6 에 나타낸 것중 하나와 같이, 본 발명이 고전력 및 고 절연내력의 VDMOS 에 적용되는 예를 도시한 도면이고, 도 1 내지 도 2 에서, 도 5 내지 도 6 에서와 동일한 소자는 같은 참조번호로 지시된다.
도 1 내지 도 2 에 나타낸 바와 같이, 본 발명에 따른 VDMOS FET (50) 는 반도체 칩 (51), 및 반도체 칩 (51) 상에 형성된 한 쌍의 패드 (52 내지 53) 로 이루어진다. 예를 들어, 반도체 칩 (51) 은 n 형 실리콘 결정 기판상에 n- 형 실리콘 에피택셜층 (55) 을 성장함으로써 획득된다.
반도체 칩 (51) 의 표면 (51a) 에서, 복수의 셀 (58) 에는 제 1 우물부 (56) (도 2 에 도시함) 및 제 1 우물부 (56) 내의 제 2 우물부 (57) (도 2 에 도시함) 를 포함하는 2중 우물구조가 제공되고, 종래에서 실행하는 것과 마찬가지로 기판 (51) 내로 2중 불순물 확산에 의해 연속적으로 형성된다.
도 2 에서 확대하여 셀 (58) 을 나타내는 기호 (A) 로 표시된 부분 단면도로 명백하듯이, 제 1 우물부 (56) 는 기판 (51) 의 극과는 반대의 극 (P) 을 갖는다. 제 2 우물부 (57) 에서, 그 중심부 (57a) 는 제 1 우물부 (56) 와 같은 극이고, 2개의 측부 (57b) 는 제 1 우물부 (56) 의 극과는 반대의 극 (n) 을 나타낸다.
제 1 우물부 (56) 는 제 1 기능영역으로 제공되고, 중간층 역할을 하는 게이트 산화막 (59) 을 통하여 제 1 우물부 (56) 의 상면상에 배치된 게이트 (60) 를 갖는다. 전기 신호로서 전압이 게이트 (60) 에 인가된 경우, 제 1 우물부 (56) 에서, 종래 방법으로 실행되는 제 3 기능영역으로서 제공되는 기판 (51) 의 몸체로 이루어진 드레인 영역 (51) 에 제 2 우물부 (57) 를 전기적으로 접속하도록 채널이 형성된다.
각 셀 (58) 의 게이트 (60) 는 종래에 사용되고 여기에서는 도면의 간략화를 위해서 생략한 전도 수단을 통해서 패드 (52) 에 전기적으로 접속된다.
제 2 우물부 (57) 는 제 2 기능영역으로서 제공된다. 제 1 우물부 (56) 와 측부 (57b) 가 접촉되기 때문에, 제 2 기능영역은 채널을 통해 드레인 영역인 기판 (51) 에 전기적으로 접속되고, 따라서, 소오스 영역으로서 기능을 한다. 중심부 (57a) 는 소오스와 드레인 사이의 절연내력을 증가시키기 위해 제공되고, 제 1 우물부 (56) 와 접속됨으로써, 제 1 우물부 (5) 내에서의 전기적인 표유를 방지한다.
제 2 우물부 (57), 즉, 소오스 영역 (57) 은 종래에 사용된, 도면에 나타나지 않은 전도 수단을 통해서 패드 (53) 에 집합적으로 접속된다.
집합적으로 접속된 복수의 셀 (58) 의 게이트 (60) 및 소오스 (57) 를 갖는 패드 (52 내지 53) 는 셀 (58) 이 제공된 기판 (51) 의 표면 (51a) 의 거의 중심부에 서로 인접하도록 배열된다.
이들 셀 (58) 은 한 쌍의 패드 (52 내지 53) 를 둘러싸는 방식으로 배열된다.
기판 (51) 의 배면상에, 드레인 전극 (9) 이 제공되고, 반면에, 기판 (51) 의 상면에는, 종래에 사용된 것과 같이, 본딩 배선 (12) 이 패드 (52 내지 53) 각각으로부터 연장된다.
소정의 전압이 드레인 전극 (9) 과 소오스 패드 (53) 사이에 인가되지만 전압이 게이트 패드 (52) 에 인가되지 않는 경우, 드레인과 소오스 사이의 절연내력을 갖기 위해 공핍층 (10) 은 기판 (51) 내의 모든 셀 (58) 을 둘러싸는 방식으로 셀 (58) 과 드레인 사이에 형성된다. P 우물부 (61) 가 패드 (52 내지 53) 하부에 제공되어 공핍층 (10) 이 확장되고 이에따라 장치의 절연내력이 증가한다.
기판 (51) 의 표면 (51a) 상에서, 종래 패시베이션막 (62) 은 그리드선 (13) 뿐만 아니라 패드 (52 내지 53) 가 노출된 채 증착된다. 더욱이, 절연내력을 향상시키기 위해서, 종래의 필드 플레이트 (11) 는 패시베이션막 (62) 의 주변 영역을 따라서 및 그 하부에 및 기판 (51) 의 표면 (51a) 의 상부에 배열된다.
예를 들어, 절연내력을 향상시키기 위한 수단으로서, 가드링 (guard ring) 구조가 적용될 수 있지만, 작은 크기의 VDMOS FET (50) 를 만드는데 필드 플레이트 (11) 가 적용되는 것이 바람직하다.
예를 들어, 본 발명에 따른 VDMOS FET (50) 의 경우에, 소오스 및 게이트가 접지되고, 1000V 의 전압이 드레인에 인가된다. VDMOS FET (50) 에서는, 드레인과 소오스 사이에 절연내력을 갖게 하는 공핍층 (10) 이 존재하기 때문에, 예를 들어, 게이트 패드 (52) 에 전압이 인가되지 않는 동안, 상술한 바와 같이 1000V 보다 높은 소정의 전압이 드레인과 소오스 사이에 인가되더라도, 누설 전류가 기판 (51) 의 드레인 및 소오스 사이에 흐르지 않아, 종래에는 발생했었지만, 누설 전류에 의한 절연내력의 감소가 발생하지 않는다.
더욱이, VDMOS FET (50) 에서, 한 쌍의 패드 (52 내지 53) 는 기판 (51) 의 주변부에서 노출된 영역인 그리드선 (13) 으로부터 멀리 떨어져 있는 기판 (51) 의 표면 (51a) 의 중심부에 배열된다. 따라서, 그리드선 (13) 과 패드 (52) 사이 또는 그리드선 (13) 과 패드 (53) 사이에 있는 패시베이션막 (62) 의 표면에 흐르는, 종래에서와 같은 누설 전류의 발생은 확실하게 방지할 수 있다.
따라서, 반도체 집적회로 장치 (50) 의 표면에서 드레인과 소오스 사이 또는 드레인과 게이트 사이의 누설 전류로 인한 절연내력의 감소는 확실하게 방지할 수 있고, 따라서, 장치의 절연내력은 향상된다.
따라서, 고밀도 장치 집적화에 의한 회로 보드 (51) 의 크기 감소에도 불구하고 충분한 절연내력이 존재할 수 있다.
도 3 내지 도 4 는 본 발명이 도 7 내지 도 8 에 도시한 것중 하나와 유사한 고 절연내력 바이폴라 트랜지스터에 적용되는 실시예를 도시한 도면이다. 도 7 내지 도 8 에서와 동일한 소자는 동일한 참조 번호로 지시된다.
본 발명에 따른 고 절연내력 바이폴라 트랜지스터 (70) 는, 반도체 칩 (71), 및 도 3 내지 도 4 에 도시한 바와 같은 반도체 칩 (71) 상에 형성된 한 쌍의 패드 (72 내지 73) 로 이루어진다. 예를 들어, 반도체 칩은 n 형 실리콘 결정 기판 (74) 상에 n- 형 실리콘 에피텍셜층 (75) 을 성장시킴으로써 획득된다.
반도체 칩 (71) 의 표면 (71a) 에서, 복수의 셀 (78) 은 제 1 우물부 (76) (도 4 에 도시함) 및 제 1 우물부내의 제 2 우물부 (77) (도 4 에 도시함) 를 포함하는 2중 우물구조로 제공되고, 종래에 실행된 것과 같이 기판 (71) 내로 2중 불순물 확산에 의해 연속적으로 형성된다.
도 4 에서 확대되어 셀 (78) 을 나타내며 기호 (B) 로 표시된 부분 단면도에서 명백하듯이, 제 1 우물부 (76) 는 기판 (71) 의 극과 반대인 극 (P) 을 갖는다. 제 2 우물부 (77) 는 제 1 우물부 (76) 의 극과 반대의 극 (n) 을 나타낸다.
제 1 기능영역인, 제 1 우물부 (76) 는 베이스로서 제공된다. 제 2 기능영역인 제 2 우물부 (77) 는 이미터로서 제공된다. 기판 (71) 의 몸체를 이루는 제 3 기능영역은 컬렉터로서 제공되고, 기판 (71) 의 배면상에서, 컬렉터 전극 (29) 이 형성된다.
각 셀 (78) 의 베이스 (76) 는, 종래에 사용되고 여기에서는 도면의 간략화를 위해서 생략한 전도 수단을 통해서 패드 (72) 에 집합적으로 접속된다. 각 셀 (78) 의 이미터는 종래에 사용해온 도면에 나타나지 않은 전도 수단을 통해서 패드 (73) 에 집합적으로 접속된다.
집합적으로 접속된 복수의 셀 (78) 의 베이스 (76) 및 이미터 (77) 를 갖는 패드 (72 내지 73) 는 셀 (78) 이 제공된 기판 (71) 의 표면 (71a) 의 거의 중심부에 서로 인접하도록 배열된다.
이들 셀 (78) 은 한 쌍의 패드 (72 내지 73) 를 둘러싸는 방식으로 배열된다. 종래 사용되는 것과 같이 본딩선 (32) 은 패드 (72 내지 73) 각각으로부터 연장된다.
예를 들어, p-n-p 형의 각 트랜지스터 (70) 의 베이스가 접지되고, 전류가 베이스로부터 이미터로 흐르지 않는 경우, 컬렉터 베이스 절연내력을 나타내느 공핍층 (30) 은 기판 (71) 내의 모든 셀 (78) 을 둘러싸는 방식으로 셀과 컬렉터 사이에 형성된다.
P 우물부 (61) 가 패드 (72 내지 73) 하부에 제공되어 공핍층 (30) 이 확장되고 이에 따라 장치의 절연내력이 증가한다.
기판 (71) 의 표면 (71a) 상에서, 종래 패시베이션막 (80) 은 그리드선 (33) 뿐만 아니라 패드 (72 내지 73) 가 노출된 채 증착된다. 더욱이, 절연내력을 향상시키기 위해서, 종래 필드 플레이트 (31) 는 패시베이션막 (80) 의 주변 영역을 따라서 및 그 하부에 기판 (71) 의 표면 (71a) 에 배열된다.
본 발명에 따른 트랜지스터 (70) 에서, 예를 들어, 공통 베이스 배열로 사용된다면, 베이스 이미터 접합에 대한 베이스 전류의 공급을 제어함으로써, 컬렉터 전류가 제어될 수 있다. 베이스 전류가 오프인 경우, 절연내력을 안정하게 하는 공핍층 (30) 이 존재한다. 따라서, 예를 들어, 1000V 를 초과하는 소정의 전압이 컬렉터 및 이미터 사이에 인가되더라도, 누설 전류가 기판 (71) 의 컬렉터 및 이미터 사이에 발생하지 않아, 종래에는 문제가 되어 왔던 누설 전류에 의한 절연내력의 감소가 없다.
더욱이, 트랜지스터 (70) 에서, 한 쌍의 패드 (72 내지 73) 는 기판 (71) 의 주변부에서 노출된 영역인 그리드선 (33) 으로부터 멀리 떨어져 기판 (71) 의 표면 (71a) 의 중심부에 배열된다. 따라서, 그리드선 (33) 과 베이스 패드 (72) 사이 또는 그리드선 (33) 과 이미터 패드 (73) 사이에 있는 패시베이션막 (80) 의 표면에 흐르는, 종래에서와 같은 누설 전류의 발생은 확실하게 방지될 수 있다.
따라서, 반도체 집적회로 장치 (70) 의 표면에서 베이스 패드 (72) 와 그리드선 (38) 사이 또는 이미터 패드 (73) 와 그리드선 (33) 사이의 컬렉터 베이스 누설 전류로 인한 절연내력의 감소는 확실하게 방지할 수 있고, 따라서, 장치의 절연내력은 향상된다.
따라서, 충분한 절연내력은 고 밀도 장치 집적화에 의한 회로 보드 (71) 의 크기 감소에도 불구하고 확실히 존재할 수 있다.
본 발명이 고 절연내력을 갖는 반도체 집적회로 장치와 같은 고 절연내력 VDMOS FET 및 고 절연내력 바이폴라 트랜지스터에 적용되는 실시예를 설명했다. 본 발명은 이들 실시예에 한정되는 것은 아니고, 소오스 패드 및 드레인 패드가 형성되는 집적회로 칩의 상면상에 드레인 전극이 제공되는 절연 게이트 FET (IGFET) 및 측면부 2중 확산 MOS FET (LDMOS) 와 같은 다양한 형태의 고 절연내력 반도체 집적회로 장치에 적용될 수 있다.
상술한 실시예의 반도체 집적회로 장치의 제조 공정, 반도체 칩의 극성 및 재료, 패드 부재, 각 기능영역의 접속 배치, 인가 전압, 등은 당해 분야의 당업자가 생각하는 타당한 것으로 선택될 수 있다.
한 쌍의 패드 (52 내지 53) 는 기판 (51) 의 주변부에 노출된 영역인 그리드선 (13) 으로부터 멀리 떨어져 있는 기판 (51) 의 표면 (51a) 의 중심부에 배열되어, 그리드선 (13) 과 패드 (52) 사이 또는 그리드선 (13) 과 패드 (53) 사이에 있는 패시베이션막 (62) 의 표면에 흐르는, 누설 전류의 발생이 확실하게 방지될 수 있다.
따라서, 반도체 집적회로 장치 (50) 의 표면에서 드레인과 소오스 사이 또는 드레인과 게이트 사이의 누설 전류에 기인하는 절연내력의 감소를 방지할 수 있어서, 장치의 절연내력은 향상되고, 따라서, 충분한 절연내력은 고밀도 장치 집적화에 의한 회로 보드 (51) 의 크기 감소에도 불구하고 확실히 존재할 수 있다.
또한, 한 쌍의 패드 (72 내지 73) 는 기판 (71) 의 주변부에 노출된 영역인 그리드선 (33) 으로부터 멀리 떨어져 있는 기판 (71) 의 표면 (71a) 의 중심부에 배열되어, 그리드선 (33) 과 베이스 패드 (72) 사이 또는 그리드선 (33) 과 이미터 패드 (73) 사이에 있는 패시베이션막 (80) 의 표면에 흐르는 누설 전류의 발생이 확실하게 방지될 수 있어, 반도체 집적회로 장치 (70) 의 표면에서 베이스 패드 (72) 와 그리드선 (38) 사이 또는 이미터 패드 (73) 와 그리드선 (33) 사이의 컬렉터 베이스 누설 전류로 인한 절연내력의 감소는 확실하게 방지할 수 있고, 따라서, 장치의 절연내력은 향상된다. 따라서, 충분한 절연내력은 고밀도 장치 집적화에 의한 회로 보드 (71) 의 크기 감소에도 불구하고 확실히 존재할 수 있다. 따라서, 반도체 장치의 표면에 흐르는 누설 전류에 의한 절연내력의 감소가 발생하지 않아 고전압에서 유전 파괴를 방지할 수 있는 효과가 있다.

Claims (1)

  1. 적어도 제 1 기능영역, 제 2 기능영역, 및 제 3 기능영역을 구비하는 반도체 칩을 구비하는 반도체 집적회로 장치에 있어서, 상기 제 3 기능영역을 통해 흐르는 전류는 상기 제 1 기능영역으로 입력되는 전기 신호에 의해서 제어되고, 제 1 및 제 2 패드는 상기 반도체 칩의 표면상에 설치되어 상기 제 1 및 제 2 기능영역을 위한 전기적 커넥터 역할을 하며, 상기 반도체 칩내에서 상기 제 1 기능영역에 입력되는 전기 신호가 없는 경우, 공핍층이, 상기 제 1 및 제 2 기능영역과 상기 제 3 기능영역 사이에서 상기 제 1 및 제 2 기능영역을 둘러싸도록 형성되고, 상기 제 1 및 제 2 패드는 상기 반도체 칩 표면의 거의 중심부에 서로 근접하도록 배치되는 것을 특징으로 하는 반도체 집적회로 장치.
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