JPH0644626B2 - モノリシック半導体装置 - Google Patents
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- JPH0644626B2 JPH0644626B2 JP63074859A JP7485988A JPH0644626B2 JP H0644626 B2 JPH0644626 B2 JP H0644626B2 JP 63074859 A JP63074859 A JP 63074859A JP 7485988 A JP7485988 A JP 7485988A JP H0644626 B2 JPH0644626 B2 JP H0644626B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 発明の背景 発明の分野 この発明はパイロット構造を持つトランジスタ装置に関
する。
する。
従来技術の説明 半導体装置は、主装置の他に、主装置の小形版であるパ
イロット構造又は装置を持つ場合が多い。主装置及びパ
イロット装置が同じ半導体チップにモノリシックに形成
され、一般的にパイロット装置を通る電流は主装置を通
る電流に比例する。従って、パイロット装置を通る電流
を測定することにより、主装置を通る電流のかなり正確
な表示が得られる。この為、パイロット装置を通る電流
が予定のレベルに達し、主装置を通る電流が危険な程大
きいことを示す時、主装置を遮断し、しうして主装置又
は主装置に接続された装置の損傷を防止することが出来
る。
イロット構造又は装置を持つ場合が多い。主装置及びパ
イロット装置が同じ半導体チップにモノリシックに形成
され、一般的にパイロット装置を通る電流は主装置を通
る電流に比例する。従って、パイロット装置を通る電流
を測定することにより、主装置を通る電流のかなり正確
な表示が得られる。この為、パイロット装置を通る電流
が予定のレベルに達し、主装置を通る電流が危険な程大
きいことを示す時、主装置を遮断し、しうして主装置又
は主装置に接続された装置の損傷を防止することが出来
る。
主装置及びパイロット装置の間のラッチアップを防止す
る為、主装置とパイロット装置との間には、２つ又は更
に多くの相隔たるチャンネル領域が形成されている。主
装置に一番近いチャンネル領域は主装置に接続するのが
典型的であり、パイロット装置に一番近いチャンネル領
域はパイロット装置に接続するのが典型的であった。チ
ャンネル領域の間にある領域の導電を制御する為、この
領域の上に電極を絶縁して配置している。このゲート電
極は主装置及びパイロット装置のゲート電極に接続する
のが普通であり、或いは主装置に一番近いチャンネル領
域に接続している。
る為、主装置とパイロット装置との間には、２つ又は更
に多くの相隔たるチャンネル領域が形成されている。主
装置に一番近いチャンネル領域は主装置に接続するのが
典型的であり、パイロット装置に一番近いチャンネル領
域はパイロット装置に接続するのが典型的であった。チ
ャンネル領域の間にある領域の導電を制御する為、この
領域の上に電極を絶縁して配置している。このゲート電
極は主装置及びパイロット装置のゲート電極に接続する
のが普通であり、或いは主装置に一番近いチャンネル領
域に接続している。
電流を感知する機能の他に、主装置の動作電圧を感知す
る為にもパイロット装置を使うことが望ましい。然し、
電圧を感知する場合、主装置とパイロット装置の間にか
なりの電圧の差が生ずることがあり、その為、パイロッ
ト装置から主装置へ相隔たるチャンネル領域を介して電
流が方向転換されることがある。その結果、パイロット
装置が、破壊的な結果を招く惧れのある過電圧状態が差
迫っていることを表示出来ないことがある。
る為にもパイロット装置を使うことが望ましい。然し、
電圧を感知する場合、主装置とパイロット装置の間にか
なりの電圧の差が生ずることがあり、その為、パイロッ
ト装置から主装置へ相隔たるチャンネル領域を介して電
流が方向転換されることがある。その結果、パイロット
装置が、破壊的な結果を招く惧れのある過電圧状態が差
迫っていることを表示出来ないことがある。
発明の要約 この発明の目的は、半導体装置の主装置及びパイロット
装置の間に、上に述べた様な制約を実際的に回避する様
な改良された隔離構造を設けることである。
装置の間に、上に述べた様な制約を実際的に回避する様
な改良された隔離構造を設けることである。
この発明では、パイロット構造を電圧感知に使うことが
出来る様にする改良された隔離構造を提供する。この
為、実施例では、チャンネル領域の間にある電極を、パ
イロット装置に一番近いチャンネル領域に短絡するメタ
ライズ層を用いる。この構成は、隔離構造の寄生的な電
界効果トランジスタのターンオンを防止して、隔離構造
に於ける電流の方向転換を防止するものと考えられる。
この発明の別の一面では、隔離構造が、パイロット装置
を一層完全に主装置から隔離する連続的な閉ループ・チ
ャンネル領域を有する。
出来る様にする改良された隔離構造を提供する。この
為、実施例では、チャンネル領域の間にある電極を、パ
イロット装置に一番近いチャンネル領域に短絡するメタ
ライズ層を用いる。この構成は、隔離構造の寄生的な電
界効果トランジスタのターンオンを防止して、隔離構造
に於ける電流の方向転換を防止するものと考えられる。
この発明の別の一面では、隔離構造が、パイロット装置
を一層完全に主装置から隔離する連続的な閉ループ・チ
ャンネル領域を有する。
図面の詳しい説明 第１図は絶縁ゲート・トランジスタ装置１０の略図であ
る。この発明の図示の実施例をこの絶縁ゲート・トラン
ジスタの場合について説明するが、この発明がパイロッ
ト構造又は装置を持つこの他のトランジスタ装置にも応
用し得ることを承知されたい。絶縁ゲート・トランジス
タ１０は、バイポーラ・トランジスタ１４のベースＢに
結合された電界効果トランジスタ１２を含むものと見な
すことが出来る。電界効果トランジスタ１２は、トラン
ジスタ１２のゲートＧに印加された制御信号によってタ
ーンオンした時、バイポーラ・トランジスタ１４のベー
スＢに電荷キャリヤをを注入する。これによってエミッ
タＥが電荷キャリヤを放出し、このキャリヤをバイポー
ラ・トランジスタ１４のコレクタＣが収集する。トラン
ジスタ１２，１４のソースＳ及びコレクタＣが、共通端
子１６によって大地に接続されるものとして示してあ
る。トランジスタ１４のエミッタＥが端子１８によって
出力に接続される。
る。この発明の図示の実施例をこの絶縁ゲート・トラン
ジスタの場合について説明するが、この発明がパイロッ
ト構造又は装置を持つこの他のトランジスタ装置にも応
用し得ることを承知されたい。絶縁ゲート・トランジス
タ１０は、バイポーラ・トランジスタ１４のベースＢに
結合された電界効果トランジスタ１２を含むものと見な
すことが出来る。電界効果トランジスタ１２は、トラン
ジスタ１２のゲートＧに印加された制御信号によってタ
ーンオンした時、バイポーラ・トランジスタ１４のベー
スＢに電荷キャリヤをを注入する。これによってエミッ
タＥが電荷キャリヤを放出し、このキャリヤをバイポー
ラ・トランジスタ１４のコレクタＣが収集する。トラン
ジスタ１２，１４のソースＳ及びコレクタＣが、共通端
子１６によって大地に接続されるものとして示してあ
る。トランジスタ１４のエミッタＥが端子１８によって
出力に接続される。
第２図はこの発明の好ましい実施例を用いた絶縁ゲート
・トランジスタ装置１００を半導体装置として構成され
たものゝ部分的な簡略平面図である。図面を見易くする
為、あるメタライズ層及び絶縁層は省略してある。装置
１００が、複数個のセル２２を持つ主装置２０を有す
る。更に装置１００が、複数個のセル２６を持つパイロ
ット装置２４を有する。後で詳しく説明するが、パイロ
ット・セル２６は主装置のセル２２と略同一であるが、
数が一層少ない。主装置２０のセルの数は何百又は何千
個であることがあるが、これに比べてパイロット装置２
４のセル２６の数は一握りである。
・トランジスタ装置１００を半導体装置として構成され
たものゝ部分的な簡略平面図である。図面を見易くする
為、あるメタライズ層及び絶縁層は省略してある。装置
１００が、複数個のセル２２を持つ主装置２０を有す
る。更に装置１００が、複数個のセル２６を持つパイロ
ット装置２４を有する。後で詳しく説明するが、パイロ
ット・セル２６は主装置のセル２２と略同一であるが、
数が一層少ない。主装置２０のセルの数は何百又は何千
個であることがあるが、これに比べてパイロット装置２
４のセル２６の数は一握りである。
隔離構造２８がパイロット装置２４のセル２６を主装置
２０のセル２２から隔離している。この発明では、隔離
構造２８は、パイロット構造２４を電圧感知に使った場
合でも、構造２８の寄生トランジスタのターンオンを防
止する様に設計されている。
２０のセル２２から隔離している。この発明では、隔離
構造２８は、パイロット構造２４を電圧感知に使った場
合でも、構造２８の寄生トランジスタのターンオンを防
止する様に設計されている。
第３図は、第２図の装置の部分的な断面図であるが、こ
の図について説明すると、典型的な主装置２２が、Ｐ＋
形基板３４に重なるＮ−形エピタキシャル層３２内に形
成された深いＰ＋形拡散領域３０を有する。主装置のセ
ル２２のＰ＋形領域３０が導体３６で表わしたメタライ
ズ層によって相互接続される。導体３６が装置１００の
端子１６に接続されることが示されている。各々の領域
３０がバイポーラ・トランジスタのコレクタ領域として
作用する。Ｎ−形エピタキシャル層３２及びＰ＋形基板
３４が夫々バイポーラ・トランジスタのベース及びエミ
ッタ領域として作用する。然し、この他の用法では、領
域３０及び基板３４の呼名が入れ替ることがあることを
承知されたい。即ち、基板３４がコレクタ領域と呼ば
れ、セル２２の領域３０が装置のエミッタ領域と呼ばれ
る。
の図について説明すると、典型的な主装置２２が、Ｐ＋
形基板３４に重なるＮ−形エピタキシャル層３２内に形
成された深いＰ＋形拡散領域３０を有する。主装置のセ
ル２２のＰ＋形領域３０が導体３６で表わしたメタライ
ズ層によって相互接続される。導体３６が装置１００の
端子１６に接続されることが示されている。各々の領域
３０がバイポーラ・トランジスタのコレクタ領域として
作用する。Ｎ−形エピタキシャル層３２及びＰ＋形基板
３４が夫々バイポーラ・トランジスタのベース及びエミ
ッタ領域として作用する。然し、この他の用法では、領
域３０及び基板３４の呼名が入れ替ることがあることを
承知されたい。即ち、基板３４がコレクタ領域と呼ば
れ、セル２２の領域３０が装置のエミッタ領域と呼ばれ
る。
各々のＰ＋形拡散領域３０と中心を合せて一層浅いＰ形
領域３８がある。重なるＰ形領域３０，３８には、セル
２２のソース領域として作用するリング形Ｎ＋形拡散領
域４０が拡散されている。セル２２のソース領域４０が
メタライズ層の導体３６によって互いに接続されると共
にコレクタ領域３０に接続されている。第３図に示す様
に、ソース領域４０がＰ形領域３８の隣接する周縁から
隔たって、ソース領域４０及びドレインとして作用する
エピタキシャル層３２の隣接するＮ−形部分４４の間に
チャンネル領域４２を構成する。
領域３８がある。重なるＰ形領域３０，３８には、セル
２２のソース領域として作用するリング形Ｎ＋形拡散領
域４０が拡散されている。セル２２のソース領域４０が
メタライズ層の導体３６によって互いに接続されると共
にコレクタ領域３０に接続されている。第３図に示す様
に、ソース領域４０がＰ形領域３８の隣接する周縁から
隔たって、ソース領域４０及びドレインとして作用する
エピタキシャル層３２の隣接するＮ−形部分４４の間に
チャンネル領域４２を構成する。
ポリシリコンのゲート電極４６が、各々のチャンネル領
域４２並びにＮ−形エピタキシャル層３２の隣接する表
面区域４４の上に配置されていて、絶縁層４８によっ
て、チャンネル領域４２及びエピタキシャル層の部分４
４の表面から絶縁されている。ポリシリコンのゲート電
極４６が導体５０を介して装置１００のゲート信号端子
に接続される。従って、ソース領域４０、チャンネル領
域４２、ゲート電極４６及びＮ−形エピタキシャル・ド
レイン層３２が電界効果トランジスタを形成し、ターン
オンした時、バイポーラ・トランジスタのベース（Ｎ−
形エピタキシャル層３２）に電荷キャリヤを注入するこ
とは明らかである。
域４２並びにＮ−形エピタキシャル層３２の隣接する表
面区域４４の上に配置されていて、絶縁層４８によっ
て、チャンネル領域４２及びエピタキシャル層の部分４
４の表面から絶縁されている。ポリシリコンのゲート電
極４６が導体５０を介して装置１００のゲート信号端子
に接続される。従って、ソース領域４０、チャンネル領
域４２、ゲート電極４６及びＮ−形エピタキシャル・ド
レイン層３２が電界効果トランジスタを形成し、ターン
オンした時、バイポーラ・トランジスタのベース（Ｎ−
形エピタキシャル層３２）に電荷キャリヤを注入するこ
とは明らかである。
パイロット装置２４のセル２６もＮ−形エピタキシャル
層３２内に形成されていて、主装置２０のセル２２と略
同一である。従って、パイロット・セル２６の対応する
構造素子には、主装置のセル２２と同じ参照数字に、区
別をつける為のダッシを付して表わす。ゲート電極導体
５０，５０′がメタライズ・ブリッジ（図示してない）
によって接続され、この為、ゲート制御信号が、主装置
２０のゲート電極４６とパイロット装置２４のゲート電
極４６′との両方に印加される。従って、主装置２０が
ターンオンする時、パイロット装置２４もターンオン
し、両方の中で電流が発生される。パイロット装置によ
って発生される電流は、パイロット装置２４のセルの数
が、主装置よりも少ないので、主装置２０によって発生
される電流に比例するが、それより小さい。第３図に導
体５２で示したメタライズ層がパイロット装置２４の各
々のソース領域４０′及びコレクタ領域３０′を相互接
続する。メタライズ層の導体５２がパイロット装置のソ
ース／コレクタ出力（図い示してない）に接続され、こ
れによってパイロット装置２４の電流を監視することが
出来る。
層３２内に形成されていて、主装置２０のセル２２と略
同一である。従って、パイロット・セル２６の対応する
構造素子には、主装置のセル２２と同じ参照数字に、区
別をつける為のダッシを付して表わす。ゲート電極導体
５０，５０′がメタライズ・ブリッジ（図示してない）
によって接続され、この為、ゲート制御信号が、主装置
２０のゲート電極４６とパイロット装置２４のゲート電
極４６′との両方に印加される。従って、主装置２０が
ターンオンする時、パイロット装置２４もターンオン
し、両方の中で電流が発生される。パイロット装置によ
って発生される電流は、パイロット装置２４のセルの数
が、主装置よりも少ないので、主装置２０によって発生
される電流に比例するが、それより小さい。第３図に導
体５２で示したメタライズ層がパイロット装置２４の各
々のソース領域４０′及びコレクタ領域３０′を相互接
続する。メタライズ層の導体５２がパイロット装置のソ
ース／コレクタ出力（図い示してない）に接続され、こ
れによってパイロット装置２４の電流を監視することが
出来る。
パイロット装置２４の電流を主装置２０の電流から一層
よく隔離する為、この発明の隔離構造２８が設けられ
る。この隔離構造は、パイロット装置２４を取囲む１対
の相隔たる同心のリング形隔離チャンネル６０，６２を
有する。第３図に示す様に、隔離チャンネル６０，６２
は、エピタキシャル層３２に対する深いＰ＋形拡散によ
って形成される。第２図に一番よく示されているが、隔
離チャンネル６０，６２は連続的な閉ループであり、こ
の為、パイロット装置のセル２６が完全に取囲まれてい
る。チャンネル６０，６２を矩形として示したが、この
他の形にしてもよいことは云うまでもない。
よく隔離する為、この発明の隔離構造２８が設けられ
る。この隔離構造は、パイロット装置２４を取囲む１対
の相隔たる同心のリング形隔離チャンネル６０，６２を
有する。第３図に示す様に、隔離チャンネル６０，６２
は、エピタキシャル層３２に対する深いＰ＋形拡散によ
って形成される。第２図に一番よく示されているが、隔
離チャンネル６０，６２は連続的な閉ループであり、こ
の為、パイロット装置のセル２６が完全に取囲まれてい
る。チャンネル６０，６２を矩形として示したが、この
他の形にしてもよいことは云うまでもない。
メタライズ層の導体３６が隔離チャンネル６０（主装置
に一番近い）を主装置のソース／コレクタ出力端子１６
に接続する。この端子は図示の実施例では、大地に結合
されている。ポリシリンコンの電極６６が、隔離チャン
ネル６０，６２の間にあるＮ−形エピタキシャル層３２
の表面６４の上に絶縁して配置されている。酸化物層６
８が電極６６をエピタキシャル層３２の表面６４から絶
縁している。この発明では、隔離領域６０，６２の間に
ある領域６４の上の電極６８が、メタライズ層７０によ
り、パイロット装置２４に一番近い隔離チャンネル６２
に短絡される。ソース領域４０′及びコレクタ領域３
０′をパイロット装置２４のソース／コレクタ出力に相
互接続するメタライズ層の導体５２が短絡用のメタライ
ズ層７０をパイロット装置２４のソース／コレクタ出力
にも接続する。
に一番近い）を主装置のソース／コレクタ出力端子１６
に接続する。この端子は図示の実施例では、大地に結合
されている。ポリシリンコンの電極６６が、隔離チャン
ネル６０，６２の間にあるＮ−形エピタキシャル層３２
の表面６４の上に絶縁して配置されている。酸化物層６
８が電極６６をエピタキシャル層３２の表面６４から絶
縁している。この発明では、隔離領域６０，６２の間に
ある領域６４の上の電極６８が、メタライズ層７０によ
り、パイロット装置２４に一番近い隔離チャンネル６２
に短絡される。ソース領域４０′及びコレクタ領域３
０′をパイロット装置２４のソース／コレクタ出力に相
互接続するメタライズ層の導体５２が短絡用のメタライ
ズ層７０をパイロット装置２４のソース／コレクタ出力
にも接続する。
電圧感知に使う時、パイロット装置のソース／コレクタ
出力が主装置のソース／コレクタ出力の電圧を１ボルト
又はそれ以上越えてもよい。パイロット装置の出力電圧
が隣接する隔離チャンネル６２に印加され、主装置に一
番近い隔離チャンネル６０が大地に接続されているか
ら、隔離チャンネル６０，６２の間にかなりの電位差を
印加することが出来る。隔離チャンネル６２を寄生電界
効果トランジスタのソース領域と見なし、隔離チャンネ
ル６０をこの寄生トランジスタのドレイン領域と見なす
と、「ソース」領域６２を「ゲート」電極６６に短絡す
るメタライズ層７０は、パイロット装置と主装置の間に
比較的大きな電圧の差が発生し得る様な電圧感知の用途
の場合でも、この寄生トランジスタがターンオンしない
様に保証する。
出力が主装置のソース／コレクタ出力の電圧を１ボルト
又はそれ以上越えてもよい。パイロット装置の出力電圧
が隣接する隔離チャンネル６２に印加され、主装置に一
番近い隔離チャンネル６０が大地に接続されているか
ら、隔離チャンネル６０，６２の間にかなりの電位差を
印加することが出来る。隔離チャンネル６２を寄生電界
効果トランジスタのソース領域と見なし、隔離チャンネ
ル６０をこの寄生トランジスタのドレイン領域と見なす
と、「ソース」領域６２を「ゲート」電極６６に短絡す
るメタライズ層７０は、パイロット装置と主装置の間に
比較的大きな電圧の差が発生し得る様な電圧感知の用途
の場合でも、この寄生トランジスタがターンオンしない
様に保証する。
これと比較して、主装置及びパイロット装置の間に相隔
たる１対の領域を持つ従来の装置では、２つの領域の間
の区域の上に絶縁して配置した結合電極を主装置又はパ
イロット装置のゲート電極に結合するか、或いはこの電
極を主装置に一番近い領域に結合しても、この寄生トラ
ンジスタがターンオンしないと云う保証がない。この寄
生トランジスタがターンオンすると、パイロット装置に
よって発生された電流が、パイロット・ソース／コレク
タ出力から寄生トランジスタを介して主ソース／コレク
タ出力へ方向転換される可能性がある。その為、その出
力のパイロット・ソース／コレクタ電流が主装置の電流
の大きさそのものを正確に反映しない。そうなると、過
大電流（又は過電圧）状態が検出されずに進む惧れがあ
り、装置自体又は主装置の出力に接続された部品の破壊
を招く惧れがある。然し、図示の実施例のメタライズ層
７０は隔離構造２８の寄生トランジスタがターンオンし
ない様にする。その結果、パイロット電流が主装置の真
の電流（又は電圧）を一層正確に反映する。更に、隔離
チャンネル６０，６２が連続的な閉ループの形であるこ
とは、構造２８の隔離能力を更に高める。
たる１対の領域を持つ従来の装置では、２つの領域の間
の区域の上に絶縁して配置した結合電極を主装置又はパ
イロット装置のゲート電極に結合するか、或いはこの電
極を主装置に一番近い領域に結合しても、この寄生トラ
ンジスタがターンオンしないと云う保証がない。この寄
生トランジスタがターンオンすると、パイロット装置に
よって発生された電流が、パイロット・ソース／コレク
タ出力から寄生トランジスタを介して主ソース／コレク
タ出力へ方向転換される可能性がある。その為、その出
力のパイロット・ソース／コレクタ電流が主装置の電流
の大きさそのものを正確に反映しない。そうなると、過
大電流（又は過電圧）状態が検出されずに進む惧れがあ
り、装置自体又は主装置の出力に接続された部品の破壊
を招く惧れがある。然し、図示の実施例のメタライズ層
７０は隔離構造２８の寄生トランジスタがターンオンし
ない様にする。その結果、パイロット電流が主装置の真
の電流（又は電圧）を一層正確に反映する。更に、隔離
チャンネル６０，６２が連続的な閉ループの形であるこ
とは、構造２８の隔離能力を更に高める。
この発明の種々の面で、この発明を変更することが当業
者に容易に考えられることは云うまでもない。ある変更
は一寸考えれば判るし、他の変更は日常的な電子回路の
設計の選択事項に過ぎない。例えば、この発明の隔離構
造は図示の実施例について説明した絶縁ゲート・トラン
ジスタ以外の装置にも応用することが出来る。この他の
実施例も考えられ、その具体的な設計は、特定の用途に
関係する。その為、この発明の範囲はこゝに説明した特
定の実施例に制限されるのではなく、特許請求の範囲並
びにその均等物によって定められるべきである。
者に容易に考えられることは云うまでもない。ある変更
は一寸考えれば判るし、他の変更は日常的な電子回路の
設計の選択事項に過ぎない。例えば、この発明の隔離構
造は図示の実施例について説明した絶縁ゲート・トラン
ジスタ以外の装置にも応用することが出来る。この他の
実施例も考えられ、その具体的な設計は、特定の用途に
関係する。その為、この発明の範囲はこゝに説明した特
定の実施例に制限されるのではなく、特許請求の範囲並
びにその均等物によって定められるべきである。
第１図は典型的な絶縁ゲート・トランジスタの回路図、 第２図はこの発明の好ましい実施例による隔離構造を取
入れた絶縁ゲート・トランジスタの平面図、 第３図は第２図の線３−３で切った装置の断面図であ
る。 主な符号の説明 ２０：主装置 ２６：パイロット装置 ３６：導体 ６０，６２：隔離領域 ６６：ゲート電極 ６８：絶縁酸化物 ７０：メタライズ層
入れた絶縁ゲート・トランジスタの平面図、 第３図は第２図の線３−３で切った装置の断面図であ
る。 主な符号の説明 ２０：主装置 ２６：パイロット装置 ３６：導体 ６０，６２：隔離領域 ６６：ゲート電極 ６８：絶縁酸化物 ７０：メタライズ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｖ 7514−4Ｍ 27/088 9170−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｃ
Claims (7)
- 【請求項１】主装置と、 パイロット装置と、 前記主装置及びパイロット装置の間に配置されていて、
パイロット装置に電気結合されている第１の隔離領域
と、 該第１の隔離領域から隔たっていて、主装置に電気結合
されると共に前記第１の隔離領域及び主装置の間に配置
されている第２の隔離領域とを有し、該第１及び第２の
隔離領域の間にゲート領域が構成され、更に、 前記第１及び第２の隔離領域の間のゲート領域の上に絶
縁して配置されたゲート電極と、 該ゲート電極を第１の隔離領域に電気結合する手段とを
有し、第１の隔離領域から第２の隔離領域への実質的な
導電を防止したモノリシック半導体装置。 - 【請求項２】各セルがソース領域を含む様な複数個のセ
ルを有する主装置と、 各々のパイロット・セルがソース領域を含む様な複数個
のセルを含むパイロット装置と、 前記主セル及びパイロット・セルの間に配置されてい
て、該パイロット・セルを取巻き、前記パイロット・ソ
ース領域に電気結合されている第１の隔離チャンネル領
域と、 該第１のチャンネル領域から隔たっていて、前記主ソー
ス領域に電気結合されると共に、前記第１のチャンネル
領域及び主セルの間に配置されている第２の隔離チャン
ネル領域とを有し、前記第１及び第２のチャンネル領域
の間にゲート領域が構成され、更に、 前記第１及び第２のチャンネル領域の間にあるゲート領
域の上に絶縁して配置されたゲート電極と、 該ゲート電極を前記第１のチャンネル領域に電気結合す
る手段とを有し、前記第１のチャンネル領域から第２の
チャンネル領域への実質的な導電を防止したモノリシッ
ク半導体装置。 - 【請求項３】前記結合する手段が、前記ゲート電極及び
第１の隔離チャンネル領域と接触しているメタライズ層
である請求項２記載のモノリシック半導体装置。 - 【請求項４】主装置及びパイロット装置が共に絶縁ゲー
ト・トランジスタである請求項２記載のモノリシック半
導体装置。 - 【請求項５】前記第１及び第２のチャンネル領域が何れ
も同心の連続的な閉ループである請求項２記載のモノリ
シック半導体装置。 - 【請求項６】第１の導電型を持つ半導体層と、 該半導体層内に形成された電気的に相互接続された複数
個のセルを持ち、各々の主セルがソース領域及びゲート
領域を含んでいる様な主装置と、 前記半導体層内に形成された、相互接続された複数個の
セルを持ち、各々のパイロット・セルがソース領域及び
ゲート領域を含む様なパイロット装置と、 前記主セル及び前記パイロット・セルの間に該パイロッ
ト・セルを取巻く様に配置されていて、前記パイロット
・セルに電気結合された、第２の導電型を持つ第１の連
続的な閉ループ領域と、 該第１の連続的な領域から隔たってそれを取巻き、前記
主セルに電気結合されると共に前記第１の連続的な領域
及び主セルの間に配置されている第２の連続的な閉ルー
プ領域とを有し、第１及び第２の連続的な領域の間にゲ
ート領域が構成され、更に、 前記第１及び第２の連続的な領域の間にあるゲート領域
の上に絶縁して配置されたゲート電極と、 該ゲート電極を第１の連続的な領域に電気結合する手段
とを有し、前記第１の連続的な領域から前記第２の連続
的な領域への実質的な導電を防止したモノリシック半導
体装置。 - 【請求項７】エミッタ領域を形成する半導体基板と、 該基板の上に設けられていて、ドレイン及びベースとし
て作用する領域を形成するエピタキシャル半導体層と、 該エピタキシャル層内に形成された複数個の主コレクタ
領域とを有し、各々の主コレクタ領域は該主コレクタ領
域の内側で、その縁から隔たって形成された主ソース領
域を持っていて、主ソース領域及び隣接するドレイン及
びベース領域の間にチャンネル領域を構成し、更に、 主コレクタ領域及びソース領域を相互接続する第１のメ
タライズ層と、 前記エピタキシャル層内に形成されていて、パイロット
・コレクタ領域の内側で、該パイロット・コレクタ領域
の縁から隔たって形成されたパイロット・ソース領域を
持っていて、該パイロット・ソース領域及び隣接するド
レイン及びベース領域の間にチャンネル領域を構成して
いる複数個のパイロット・コレクタ領域と、 前記パイロット・ソース領域及びコレクタ領域を相互接
続する第２のメタライズ層と、 前記主及びパイロット・チャンネル領域の上に絶縁して
配置された、相互接続された複数個のゲート電極と、 前記主コレクタ領域及びパイロット・コレクタ領域の間
に該パイロット・コレクタ領域を取巻く様に配置された
第１の連続的な閉ループ隔離チャンネル領域と、 該第１の連続的な領域から隔たってそれを取巻き、前記
主ソース領域及びコレクタ領域に電気結合されると共
に、前記第１の連続的な領域及び主コレクタ領域の間に
配置された第２の連続的な閉ループ隔離チャンネル領域
とを有し、第１及び第２の連続的な領域の間にゲート領
域が構成され、更に、 前記第１及び第２の連続的な領域の間にあるゲート領域
の上に絶縁して配置されたゲート電極と、 該ゲート電極を第１の連続的な領域に電気結合するメタ
ライズ層とを有し、前記第１の連続的な領域から第２の
連続的な領域への実質的な導電を防止したモノリシック
絶縁ゲート・トランジスタ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US32,367 | 1987-03-31 | ||
| US07/032,367 US4860080A (en) | 1987-03-31 | 1987-03-31 | Isolation for transistor devices having a pilot structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63289954A JPS63289954A (ja) | 1988-11-28 |
| JPH0644626B2 true JPH0644626B2 (ja) | 1994-06-08 |
Family
ID=21864585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63074859A Expired - Fee Related JPH0644626B2 (ja) | 1987-03-31 | 1988-03-30 | モノリシック半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4860080A (ja) |
| JP (1) | JPH0644626B2 (ja) |
| DE (1) | DE3808579A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2722453B2 (ja) * | 1987-06-08 | 1998-03-04 | 三菱電機株式会社 | 半導体装置 |
| JP2550702B2 (ja) * | 1989-04-26 | 1996-11-06 | 日本電装株式会社 | 電力用半導体素子 |
| US5023692A (en) * | 1989-12-07 | 1991-06-11 | Harris Semiconductor Patents, Inc. | Power MOSFET transistor circuit |
| GB2241827B (en) * | 1990-02-23 | 1994-01-26 | Matsushita Electric Works Ltd | Method for manufacturing optically triggered lateral thyristor |
| JP3171764B2 (ja) * | 1994-12-19 | 2001-06-04 | シャープ株式会社 | 半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3868721A (en) * | 1970-11-02 | 1975-02-25 | Motorola Inc | Diffusion guarded metal-oxide-silicon field effect transistors |
| US3878551A (en) * | 1971-11-30 | 1975-04-15 | Texas Instruments Inc | Semiconductor integrated circuits having improved electrical isolation characteristics |
| IN144541B (ja) * | 1975-06-11 | 1978-05-13 | Rca Corp | |
| US4117507A (en) * | 1976-06-22 | 1978-09-26 | Sgs-Ates Componeti Elettronici S.P.A. | Diode formed in integrated-circuit structure |
| US4402003A (en) * | 1981-01-12 | 1983-08-30 | Supertex, Inc. | Composite MOS/bipolar power device |
| JPS57211272A (en) * | 1981-06-23 | 1982-12-25 | Toshiba Corp | Semiconductor device |
| EP0077862B1 (fr) * | 1981-10-28 | 1986-02-26 | International Business Machines Corporation | Procédé de caractérisation du comportement en fiabilité de dispositifs semi-conducteurs bipolaires |
| US4618872A (en) * | 1983-12-05 | 1986-10-21 | General Electric Company | Integrated power switching semiconductor devices including IGT and MOSFET structures |
| US4631564A (en) * | 1984-10-23 | 1986-12-23 | Rca Corporation | Gate shield structure for power MOS device |
-
1987
- 1987-03-31 US US07/032,367 patent/US4860080A/en not_active Expired - Lifetime
-
1988
- 1988-03-15 DE DE3808579A patent/DE3808579A1/de not_active Withdrawn
- 1988-03-30 JP JP63074859A patent/JPH0644626B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4860080A (en) | 1989-08-22 |
| DE3808579A1 (de) | 1988-10-27 |
| JPS63289954A (ja) | 1988-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |