JP2533525B2 - 電力合成形ｆｅｔ増幅回路 - Google Patents
電力合成形ｆｅｔ増幅回路Info
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- JP2533525B2 JP2533525B2 JP62077406A JP7740687A JP2533525B2 JP 2533525 B2 JP2533525 B2 JP 2533525B2 JP 62077406 A JP62077406 A JP 62077406A JP 7740687 A JP7740687 A JP 7740687A JP 2533525 B2 JP2533525 B2 JP 2533525B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、超高周波領域における集積回路、更に詳し
く言えば、FETを用いたモノリシツクマイクロ波IC（以
下MMICと略す）化高出力増幅器の小形化に好適な回路構
成に関する。
く言えば、FETを用いたモノリシツクマイクロ波IC（以
下MMICと略す）化高出力増幅器の小形化に好適な回路構
成に関する。
従来、MMIC電力合成形FETの回路構成は合成される各F
ETの入出力端にリアクタンス成分および抵抗成分に対す
る整合回路を設けていた。従来の回路構成を第５図に示
す。FET3の入出力インピーダンスを線路7,9により抵抗
成分のみに変換した後、1/4λｇ（λg:伝播波長）の線
路2,5および抵抗4,8からなる分配，合成回路により、各
々入力、出力を分配、合成している。
ETの入出力端にリアクタンス成分および抵抗成分に対す
る整合回路を設けていた。従来の回路構成を第５図に示
す。FET3の入出力インピーダンスを線路7,9により抵抗
成分のみに変換した後、1/4λｇ（λg:伝播波長）の線
路2,5および抵抗4,8からなる分配，合成回路により、各
々入力、出力を分配、合成している。
上記従来技術は、リアクタンス成分と抵抗成分の両方
を整合するための回路が必要なため、回路構成が複雑と
なり、ストリツプ線路流が長くなることによる回路面積
の増加を招いていた。MMICの場合、チツプ面積を減らす
事が生産性の向上と低価格化に必須の課題であり、回路
の占める面積を極力小さくする必要がある。
を整合するための回路が必要なため、回路構成が複雑と
なり、ストリツプ線路流が長くなることによる回路面積
の増加を招いていた。MMICの場合、チツプ面積を減らす
事が生産性の向上と低価格化に必須の課題であり、回路
の占める面積を極力小さくする必要がある。
本発明の目的は、FETの入出力端に設ける整合回路を
簡素化し、もつてMMIC電力合成形FETのチツプ面積を小
形化することにある。
簡素化し、もつてMMIC電力合成形FETのチツプ面積を小
形化することにある。
上記目的は、合成される各FETの入出力インピーダン
スが抵抗成分のみとなるようにし、整合回路のリアクタ
ンス成分整合要素を無くすことにより達成される。
スが抵抗成分のみとなるようにし、整合回路のリアクタ
ンス成分整合要素を無くすことにより達成される。
FETの入出力インピーダンスは、基本的な構造が同じ
場合には主にゲート幅により変化する。
場合には主にゲート幅により変化する。
第３図に合成されるべき単位FETの構造を示す。ソー
ス電極は島状でバイヤホールによりアースに落ちており
各ソース間に１本のドレイン電極と２本のゲート電極が
櫛状に配置されている。このようなFETの入出力インピ
ーダンスをゲートパツド端およびドレインパツド端から
見た場合を第４図に示す。この図は、ゲート長0.5μｍ
のFETで全ゲート幅（ゲート本数）を変化させた時の30G
Hzにおける入力（S11），出力（S22）のインピーダンス
を計算した結果である。図よりゲート幅が1.2mmでS11は
純抵抗となり、1.7mmでS22が純抵抗となる。なおこの計
算例では、S11,S22が同時に純抵抗となる条件はない。
ス電極は島状でバイヤホールによりアースに落ちており
各ソース間に１本のドレイン電極と２本のゲート電極が
櫛状に配置されている。このようなFETの入出力インピ
ーダンスをゲートパツド端およびドレインパツド端から
見た場合を第４図に示す。この図は、ゲート長0.5μｍ
のFETで全ゲート幅（ゲート本数）を変化させた時の30G
Hzにおける入力（S11），出力（S22）のインピーダンス
を計算した結果である。図よりゲート幅が1.2mmでS11は
純抵抗となり、1.7mmでS22が純抵抗となる。なおこの計
算例では、S11,S22が同時に純抵抗となる条件はない。
単位FETのゲート幅を目的の周波数で入力インピーダ
ンスZinが鈍抵抗となるように設定すれば、入力側の整
合回路は、線路長1/4λｇで特性インピーダンス （Z0:外部回路の特性インピーダンス）のストリツプ線
路を設ければ良いことになる。またこの時出力インピー
ダンスZoutも純抵抗になるならば、出力側の整合回路も
同様に、線路長1/4λｇで特性インピーダンス のストリツプ線路を設ければ良い。また入出力インピー
ダンスが同時に純抵抗とならない時は、単位FETの純抵
抗とならない端子側のストリツプ線路を増減することに
より整合回路を構成する。
ンスZinが鈍抵抗となるように設定すれば、入力側の整
合回路は、線路長1/4λｇで特性インピーダンス （Z0:外部回路の特性インピーダンス）のストリツプ線
路を設ければ良いことになる。またこの時出力インピー
ダンスZoutも純抵抗になるならば、出力側の整合回路も
同様に、線路長1/4λｇで特性インピーダンス のストリツプ線路を設ければ良い。また入出力インピー
ダンスが同時に純抵抗とならない時は、単位FETの純抵
抗とならない端子側のストリツプ線路を増減することに
より整合回路を構成する。
本発明の構成にすれば、少なくとも入出力整合回路の
一方は、単なる1/4λｇのストリツプ線路を設けるだけ
で整合回路が実現でき、もつて小形化が可能となる。
一方は、単なる1/4λｇのストリツプ線路を設けるだけ
で整合回路が実現でき、もつて小形化が可能となる。
以下、本発明の一実施例を説明する。
第１図は、単位FETの出力インピーダンスを純抵抗と
した場合の回路構成を示す。
した場合の回路構成を示す。
増幅される高周波信号はゲート入力端子１に加わりス
トリツプ線路2,2′に分離された後２ケのFET3,3′のゲ
ートに加わる。ドレインからの出力は1/4λｇのストリ
ツプ線路5,5′と抵抗４によつて構成された電力合成回
路（一般にウイルキンソン形）により合成され、ドレイ
ン出力端子により外部回路に取り出される。上記構成に
おいて線路２の長さは1/4λｇより短くなる。またスト
リップ線路5,5′の特性インピーダンスＺは となる。（Zout:単位FETの出力インピーダンス、Z0:外
部回路の特性インピーダンス） 第２図は他の実施例を示す図であり、単位FETの入力
インピーダンスを純抵抗とした場合の回路構成を示す。
入力信号は1/4λｇのストリツプ線路2,2′と抵抗８で構
成された電力分配回路を経てFET3,3′に加わる。ドレイ
ン出力側は、出力インピーダンスが純抵抗になるまでス
トリツプ線路7,7′を設け、その後に抵抗４と1/4λｇの
ストリツプ線路5,5′で構成される電力合成回路を設け
ている。この場合、ストリップ線路2,2′の特性インピ
ーダンスZ1は ストリップ線路5,5′の特性インピーダンスZ2は となる。（Zin:FETの入力インピーダンス、Zout:ストリ
ップ線路7,7′端よりFET側を見たインピーダンス）また
抵抗８の抵抗値R1はR1＝２・Zin、抵抗４の抵抗値R2はR
2＝２・Zoutが最も良い。
トリツプ線路2,2′に分離された後２ケのFET3,3′のゲ
ートに加わる。ドレインからの出力は1/4λｇのストリ
ツプ線路5,5′と抵抗４によつて構成された電力合成回
路（一般にウイルキンソン形）により合成され、ドレイ
ン出力端子により外部回路に取り出される。上記構成に
おいて線路２の長さは1/4λｇより短くなる。またスト
リップ線路5,5′の特性インピーダンスＺは となる。（Zout:単位FETの出力インピーダンス、Z0:外
部回路の特性インピーダンス） 第２図は他の実施例を示す図であり、単位FETの入力
インピーダンスを純抵抗とした場合の回路構成を示す。
入力信号は1/4λｇのストリツプ線路2,2′と抵抗８で構
成された電力分配回路を経てFET3,3′に加わる。ドレイ
ン出力側は、出力インピーダンスが純抵抗になるまでス
トリツプ線路7,7′を設け、その後に抵抗４と1/4λｇの
ストリツプ線路5,5′で構成される電力合成回路を設け
ている。この場合、ストリップ線路2,2′の特性インピ
ーダンスZ1は ストリップ線路5,5′の特性インピーダンスZ2は となる。（Zin:FETの入力インピーダンス、Zout:ストリ
ップ線路7,7′端よりFET側を見たインピーダンス）また
抵抗８の抵抗値R1はR1＝２・Zin、抵抗４の抵抗値R2はR
2＝２・Zoutが最も良い。
また上記実施例は、2FET合成の場合を取り上げたが本
発明の効果は、FETの数により限定されるものではなく
さらに多数のFETを合成する場合にも適用できるもので
ある。
発明の効果は、FETの数により限定されるものではなく
さらに多数のFETを合成する場合にも適用できるもので
ある。
第６図は本発明による合成形FET増幅回路の他の実施
例の構成を示す。
例の構成を示す。
信号は、ゲート入力端子１に入り、1/4λｇの入力線
路I 2a,2bにより２分割されついで前記入力線路I 2a,2b
の他端より各々入力線路II 2′a,2′b,2′c,2′ｄによ
りFET3a,3b,3c,3dに加えられる。FET3a,3b,3c,3dからの
出力は、出力線路II 5a,5b,5c,5dにより２つに合成され
た後1/4λｇの出力線路I 7a,7bにより合成されドレイン
出力端子６より外部回路へ接続される。
路I 2a,2bにより２分割されついで前記入力線路I 2a,2b
の他端より各々入力線路II 2′a,2′b,2′c,2′ｄによ
りFET3a,3b,3c,3dに加えられる。FET3a,3b,3c,3dからの
出力は、出力線路II 5a,5b,5c,5dにより２つに合成され
た後1/4λｇの出力線路I 7a,7bにより合成されドレイン
出力端子６より外部回路へ接続される。
図において入力線路II 2′a,2′b,2′c,2′ｄは素子
の入力インピーダンスのリアクタンス成分を調節し純抵
抗成分にするための線路、出力線路II 5a,5b,5c,5dは素
子の出力インピーダンスのリアクタンス成分を調整し純
抵抗成分にするための線路であり、入力線路I 2a,2bと
出力線路I 7a,7bは、外部インピーダンスと素子側を見
た入出力インピーダンスとのインピーダンス交換を行つ
ている。また抵抗4,抵抗８は、1/4λｇの合成回路をウ
イルキンソン形とし、両線路間のアイソレーシヨンと特
性の安全性の改善のために設けたものである。
の入力インピーダンスのリアクタンス成分を調節し純抵
抗成分にするための線路、出力線路II 5a,5b,5c,5dは素
子の出力インピーダンスのリアクタンス成分を調整し純
抵抗成分にするための線路であり、入力線路I 2a,2bと
出力線路I 7a,7bは、外部インピーダンスと素子側を見
た入出力インピーダンスとのインピーダンス交換を行つ
ている。また抵抗4,抵抗８は、1/4λｇの合成回路をウ
イルキンソン形とし、両線路間のアイソレーシヨンと特
性の安全性の改善のために設けたものである。
第７図は、第６図の他の実施例と等価な回路を実際の
パタンとした時の図で、同一個所には同一の番号を付し
ている。
パタンとした時の図で、同一個所には同一の番号を付し
ている。
第６図に示した実施例によれば入出力側に設けた１対
の1/4λｇ入出力線路I,IIは、信号の分配，合成とイン
ピーダンス変換器を兼ねており、入力側を例にとれば入
力側外部回路インピーダンスZci、入力線路Ｉ端から素
子側を見たインピーダンスZdiとすれば線路インピーダ
ンスは となる。1/4λｇの入力線路Ｉから各々の素子までの入
力線路IIは同じ長さであり、素子の入力インピーダンス
のリアクタンス成分を調節するための配路である。1/4
λｇの入力線路Ｉ端から１個の素子を見た場合の入力イ
ンピーダンスは、接続素子数ｎとすればn Zdiとなる。
上記構成では、外部回路につながる入出力端子部は、２
つの1/4λｇ線路同志の接続点であり、この1/4λｇ線路
は、素子の入力インピーダンスが高出力素子の場合通常
数Ω以下と極めて低くなるため比較的幅広なものとな
る。このため、大きな電流容量を有する線路となり、高
出力用素子にも十分対応可能となる。
の1/4λｇ入出力線路I,IIは、信号の分配，合成とイン
ピーダンス変換器を兼ねており、入力側を例にとれば入
力側外部回路インピーダンスZci、入力線路Ｉ端から素
子側を見たインピーダンスZdiとすれば線路インピーダ
ンスは となる。1/4λｇの入力線路Ｉから各々の素子までの入
力線路IIは同じ長さであり、素子の入力インピーダンス
のリアクタンス成分を調節するための配路である。1/4
λｇの入力線路Ｉ端から１個の素子を見た場合の入力イ
ンピーダンスは、接続素子数ｎとすればn Zdiとなる。
上記構成では、外部回路につながる入出力端子部は、２
つの1/4λｇ線路同志の接続点であり、この1/4λｇ線路
は、素子の入力インピーダンスが高出力素子の場合通常
数Ω以下と極めて低くなるため比較的幅広なものとな
る。このため、大きな電流容量を有する線路となり、高
出力用素子にも十分対応可能となる。
本発明によれば、MMIC化電力合成形増幅回路におい
て、合成される各FETの入出力回路の少なくとも一方の
整合回路としてリアクタンス成分整合回路が不必要とな
り、合成回路全体が簡素化され、MMICチツプ面積を小形
化できる。
て、合成される各FETの入出力回路の少なくとも一方の
整合回路としてリアクタンス成分整合回路が不必要とな
り、合成回路全体が簡素化され、MMICチツプ面積を小形
化できる。
さらに、合成素子数の増加と外部回路とのインピーダ
ンス整合が容易になるとともに大電流の印加が可能とな
るので、超高周波領域の高出力素子において、出力向上
が図れるとともに使い易い素子の実現に効果がある。
ンス整合が容易になるとともに大電流の印加が可能とな
るので、超高周波領域の高出力素子において、出力向上
が図れるとともに使い易い素子の実現に効果がある。
第１図は、本発明による増幅回路の一実施例で、FETの
出力インピーダンスを純抵抗とした場合の回路構成図、
第２図は、本発明の他の実施例であり、PETの入力イン
ピーダンスを純抵抗とした場合の回路構成図、第３図
は、FETの構造を示す上面図、第４図は、FETのゲート幅
に対するＳパラメータを示す図、第５図は、従来の回路
構成図である。第６図は本発明による増幅回路の他の実
施例の構成図、第７図は第６図の具体的構成のパターン
図である。 １……ゲート入力端子、２……入力線路、３……FET、
４……抵抗Ｉ、５……出力線路Ｉ、６……ドレイン出力
端子、７……出力線路II、８……抵抗II、９……入力線
路II。
出力インピーダンスを純抵抗とした場合の回路構成図、
第２図は、本発明の他の実施例であり、PETの入力イン
ピーダンスを純抵抗とした場合の回路構成図、第３図
は、FETの構造を示す上面図、第４図は、FETのゲート幅
に対するＳパラメータを示す図、第５図は、従来の回路
構成図である。第６図は本発明による増幅回路の他の実
施例の構成図、第７図は第６図の具体的構成のパターン
図である。 １……ゲート入力端子、２……入力線路、３……FET、
４……抵抗Ｉ、５……出力線路Ｉ、６……ドレイン出力
端子、７……出力線路II、８……抵抗II、９……入力線
路II。
Claims (1)
- 【請求項１】複数のFET素子と、入力された増幅すべき
信号を各FET素子に分配するための分配回路と、各FET素
子からの各出力を合成するための合成回路とを有する電
力合成形FET増幅回路において、少なくとも２つのFET素
子のゲート幅を、入力或いは出力の少なくとも一方のイ
ンピーダンスが純抵抗となるように設定し、入力側或い
は出力側の少なくとも一方のリアクタンス成分整合要素
を不要としたことを特徴とする電力合成形FET増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62077406A JP2533525B2 (ja) | 1987-04-01 | 1987-04-01 | 電力合成形ｆｅｔ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62077406A JP2533525B2 (ja) | 1987-04-01 | 1987-04-01 | 電力合成形ｆｅｔ増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63246014A JPS63246014A (ja) | 1988-10-13 |
| JP2533525B2 true JP2533525B2 (ja) | 1996-09-11 |
Family
ID=13633028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62077406A Expired - Fee Related JP2533525B2 (ja) | 1987-04-01 | 1987-04-01 | 電力合成形ｆｅｔ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533525B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007096940A1 (ja) * | 2006-02-20 | 2007-08-30 | Fujitsu Limited | 半導体回路 |
| JP5526221B2 (ja) | 2010-03-09 | 2014-06-18 | パナソニック株式会社 | 半導体装置 |
-
1987
- 1987-04-01 JP JP62077406A patent/JP2533525B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63246014A (ja) | 1988-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |