JPH01198080A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 超高周波用電界効果トランジスタに関し。

帯域特性を改善すると共に整合回路による損失を低減さ
せることを目的とし。

半絶縁性ＧａＡｓ基板上に電界効果トランジスタを構成
するドレイン電極、ソース電極およびゲート電極を備え
た半導体装置において、ソース電極から延長されたソー
ス電極パッド上のゲート取り出し部およびドレイン取り
出し部のいずれか一方または双方に設けられた絶縁層と
、絶縁層上に設けられたゲート電極パッドおよびドレイ
ン電極パソドのいずれか一方または双方と、ゲート電極
とゲート電極パッドとを接続するトランスミッションラ
インおよびドレイン電極とドレイン電極パッドとを接続
するトランスミッションラインのいずれか一方または双
方とからなるように構成する。

〔産業上の利用分野〕

本発明は、半導体装置、特に超高周波用電界効果トラン
ジスタに関する。

マイクロ波などの超高周波帯においては、電子移動度が
５４に比べて大きいという高周波素子としての有利な点
に着目して、ｍ−ｖ族化合物半導体の一種であるＧａＡ
ｓが盛んに用いられている。

ＧａＡｓを用いた電界効果トランジスタ（ＦＥＴ）は、
現在、高周波動作化、高利得化されようとしている。そ
のために、ソース、ドレインおよびゲートの各電極の形
状を変化させる等０種々の工夫がなされている。

第３図は、従来のＦＥＴパターンを示す図である。

第３図において、３０１は半絶縁性ＧａＡｓ基板。

３０２はドレイン電極パッド、３０３はドレイン用パス
ライン、３０４はドレイン電極、３０５はソース電極パ
ッド、３０６はソース電極、３０７はゲート電極パッド
、３０８はゲート用パスライン、３０９はゲート電極、
３１Ｏは動作領域である。

ドレイン電極バンド３０２は、ドレイン電極３０４を外
部へ取り出すためのものである。

ドレイン用パスライン３０３は、櫛歯状に形成された各
ドレイン電極３０４とドレイン電極バンド３０２とを接
続するためのものである。

ドレイン電極３０４は、櫛歯状に形成されており、ドレ
イン用パスライン３０３により互いに接続されている。

ソース電極パッド３０５は、ソース電極３０６を外部へ
取り出すためのものである。

ソース電極３０６は、ドレイン電極３０４およびゲート
電極３０９を間に挾むように分散配置されている。

ゲート電極パッド３０７は、ゲート電極３０９を外部へ
取り出すためのものである。

ゲート用パスライン３０８は、櫛歯状に形成された各ゲ
ート電極３０９とゲート電極パッド３０７とを接続する
ためのものである。

ゲート電極３０９は、櫛歯状に形成されており。

ゲート用パスライン３０８により互いに接続されている
。

動作領域３１０は、ドレイン電極３０４．ソース電極３
０６およびゲート電極３０９からなる電界効果トランジ
スタ（ＦＥＴ）が動作する領域である。

以下、第３図に示す従来のＦＥＴパターンについて詳細
に説明する。

ドレイン電極３０４は櫛歯状に形成されており。

ドレイン用パスライン３０３により相互に接続されてい
る。ドレイン用パスライン３０３にはドレイン電極バン
ド３０２が設けられており、このドレイン電極パッド３
０２により外部と接続される。

一方、ゲート電極３０９も櫛歯状に形成されており、ゲ
ート用パスライン３０８により相互に接続されている。

ゲート用パスライン３０８にはゲート電極パッド３０７
が設けられており、このゲート電極パッド３０７により
外部と接続されている。

さらに、櫛歯状に形成されたドレイン電極３０４および
ゲート電極３０９の対を間に挟むようにソース電極３０
６が分散配置されている。ソース電極３０６はソース電
極パッド３０５により相互に接続されると共に外部へ取
り出される。

ドレイン電極３０４．ソース電極３０６およびゲート電
極３０９により電界効果トランジスタ（ＦＥＴ）が構成
され、ドレイン電極３０４．ソース電極３０６およびゲ
ート電極３０９の下に動作領域３１０が形成される。

ドレイン電極３０４およびゲート電極３０９を櫛歯状に
形成し、ドレイン電極３０４およびゲート電極３０９の
対を間に挟むようにソース電極３０６を形成することに
より、高利得化が実現される。

以上に説明した電界効果トランジスタ（ＦＥＴ）には１
人出力整合回路が付加される。

第４図は、整合回路を示す図である。

第４図において、４０１は電界効果トランジスタ、４０
２は入力整合回路、４０３はインダクタ。

４０４はキャパシタ、４０５はインダクタ、４０６は出
力整合回路、４０７はインダクタ、４０８はキャパシタ
、４０９はインダクタである。

入力整合回路４０２は、インダクタ４０３．キャパシタ
４０４およびインダクタ４０５からなり。

ＦＥＴ４０１のゲートに接続される。

出力整合回路４０６は、インダクタ４０７．キャパシタ
４０８およびインダクタ４０９からなり。

ＦＥＴ４０１のドレインに接続される。

第５図は、従来の整合回路の具体例を示す図である。

第５図において、５０１はＡｌｔｏｓ基板、５０２ワイ
ヤ、５０５はキャパシタ、５０６はワイヤ。

５０７はワイヤ、５０８はキャパシタ、５０９はワイヤ
、５１０はストリップラインである。

Ａｌ！０３基板５０１上にＦＥＴ５０２が載置され。

ＦＥＴ５０２の両側にキャパシタ５０５および５０Ｂが
載置されている。キャパシタ５０５および５０８の両側
には、ストリップライン５０３および５１０が設けられ
ている。

ストリップライン５０３とキャパシタ５０５とはワイヤ
５０４により接続されており、キャパシタ５０５とＦＥ
Ｔ５０２とはワイヤ５０６により接続されており、ＦＥ
Ｔ５０２とキャパシタ５０８とはワイヤ５０７により接
続されており、キャパシタ５０８とストリップライン５
１０とはワイヤ５０９により接続されている。

入力整合回路は、ワイヤ５０４．キャパシタ５０５およ
びワイヤ５０６から構成されている。第４図との対応関
係を述べると、ワイヤ５０４はインダクタ４０３に相当
し、キャパシタ５０５はキャパシタ４０４に相当し、ワ
イヤ５０６はインダクタ４０５に相当する。

出力整合回路は、ワイヤ５０７．キャパシタ５０８およ
びワイヤ５０９から構成されている。第４図との対応関
係を述べると、ワイヤ５０７はインダクタ４０７に相当
し、キャパシタ５０８はキャパシタ４０８に相当し、ワ
イヤ５０９はインダクタ４０９に相当する。

〔発明が解決しようとする課題〕

従来のように、ＧａＡｓＦＥＴの外部に入出力整合回路
を設けた場合、使用する周波数が高くなると（例えば、
１８ＧＨｚ以上）、インダクタとしてのワイヤのリアク
タンスが大きくなってしまい、Ｒ通なインダクタンスが
得られなくなるという問題が生じていた。

また、ＧａＡｓＦＥＴの入出力インピーダンスは小さい
から、インピーダンス変換比が大きくなり。

最終的に得られる帯域特性がかなり悪くなるという問題
も生じていた。

本発明は、帯域特性を改善すると共に整合回路による損
失を低減させた超高周波用電界効果トランジスタを提供
することを目的とする。

〔課題を解決するための手段〕

本発明は、半絶縁性ＧａＡｓ基板上に電界効果トランジ
スタを構成するドレイン電極、ソース電極およびゲート
電極を備えた半導体装置において、ソース電極から延長
されたソース電極パッド上のゲート取り出し部およびド
レイン取り出し部のいずれか一方または双方に設けられ
た絶縁層と、絶縁層上に設けられたゲート電極パッドお
よびドレイン電極パッドのいずれか一方または双方と、
ゲート電極とゲート電極パッドとを接続するトランスミ
ッションラインおよびドレイン電極とドレイン電極パッ
ドとを接続するトランスミッションラインのいずれか一
方または双方とからなるように構成することにより、帯
域特性を改善すると共に整合回路による損失を低減させ
た超高周波用電界効果トランジスタを提供するものであ
る。

〔作用〕

本発明のＧａＡｓ　Ｆ　Ｅ　Ｔは、チップ上において、
ソース電極から延長されたソース電極パッド上のゲート
取り出し部およびドレイン取り出し部のいずれか一方ま
たは双方に絶縁層を設け、この絶縁層上にゲート電極パ
ッドおよびドレイン電極パッドのいずれか一方または双
方を設け、ゲート電極とゲート電極パッドとを接続する
トランスミッションラインおよびドレイン電極とドレイ
ン電極パッドとを接続するトランスミッションラインの
いずれか一方または双方を設けた構造をしている。

すなわち、ＧａＡｓＦＥＴチップに入力整合回路の一部
および出力整合回路の一部のいずれか一方または双方を
作り込んだ構造をしている。

より詳細に説明すると、ソース電極から延長されたソー
ス電極パッド、このソース電極バッド上のゲート取り出
し部に設けられた絶縁層およびこの絶縁層上に設けられ
たゲート電極パッドによりキャパシタが構成される。こ
のキャパシタは、第４図のキャパシタ４０４に相当する
。また、ゲート電極とゲート電極パッドとを接続するト
ランスミッションラインは、第４図のインダクタ４０５
に相当する。上述のキャパシタおよびトランスミッショ
ンラインにより、第４図の入力整合回路４０２の一部が
ＧａＡｓ　Ｆ　Ｅ　Ｔチップに作り込まれることとなる
。

また、ソース電極から延長されたソース電極パッド、こ
のソース電極バッド上のドレイン取り出し部に設けられ
た絶縁層およびこの絶縁層上に設けられたドレイン電極
パッドによりキャパシタが構成される。このキャパシタ
は、第４図のキャパシタ４０８に相当する。また、ドレ
イン電極とドレイン電極パッドとを接続するトランスミ
ッンヨンラインは、第４図のインダクタ４０７にｔ目当
する。上述のキャパシタおよびトランスミッションライ
ンにより、第４図の出力整合回路４０６の一部がＧａＡ
ｓＦＥＴチップに作り込まれることとなる。

以上に述べたように１本発明のＧａＡｓ　Ｆ　Ｅ　Ｔは
入力整合回路の一部および出力整合回路の一部のいずれ
か一方または双方をＦＥＴチップに作り込んだ構造をし
ているので、ＦＥＴチップ自身の人出力インピーダンス
を５０Ωに近づけることができ。

外部におけるインピーダンスの調整が容易になる。

〔実施例〕

（実施例１） 第１図（ａ）および（ｂ）は、実施例１を示す図である
。

第１図（ａ）は平面図を示し、第１図（ｂ）は第１図（
ａ）のＡ−Ａ　’断面図を示す。

第１図において、１０１は半絶縁性ＧａＡｓ基板。

１０２はドレイン電極バッド、１０３はドレイン用パス
ライン、１０４はドレイン電極、１０５はソース電極パ
ッド、１０６はソース電極、１０７はゲート電極パッド
、１０８はゲート用パスライン、１０９はゲート電極、
１１０は動作領域、１１１はトランスミッションライン
、１１２は絶縁層である。

ドレイン電極バッド１０２は、ドレイン電極１０４を外
部へ取り出すためのものである。

ドレイン用パスライン１０３は、櫛歯状に形成された各
ドレイン電極１０４とドレイン電極バッド１０２とを接
続するためのものである。

ドレイン電極１０４は、ｍ歯状に形成されており、トレ
イン用パスライン１０３により互いに接続されている。

ソースｉｔ　＋７ｉｇバッド１０５は、ソース電極１０
６を外部へ取り出すためのものである。

ソース電極１０６は、ドレイン電極１０４およびゲート
電極１０９を間に挟むように分散配置されている。

ゲート電極パッド１０７は、ゲート電極１０９を外部へ
取り出すためのものである。

ゲート用パスライン１０８は、ｍ歯状に形成された各ゲ
ート電極１０９とゲート電極パッド１０７とを接続する
ためのものである。

ゲート電極１０９は、櫛歯状に形成されており。

ゲート用パスライン１０８により互いに接続されている
。

動作領域１１０は、ドレイン電極１０４．ソース電極１
０６およびゲート電極１０９からなる電界効果トランジ
スタ（ＦＥＴ）が動作する領域である。

トランスミッションライン１１１は、ゲート電極パッド
１０７とゲート用パスラインライン１０８とを接続し、
インダクタの役割を果たす。

絶縁ｊｉＪ１１２は、ソース電極パッド１０５とゲート
電極パッド１０７との間に設けられている。

ソース電極パッド１０５．絶縁層１１２およびゲート電
極パッド１０７によりキャパシタが構成される。

以下、第１図に示す実施例１について詳細に説明する。

ドレイン電極１０４は櫛歯状に形成されており。

ドレイン用パスライン１０３により相互に接続されてい
る。ドレイン用パスライン１０３にはドレイン電極パッ
ド１０２が設けられており、このドレイン電極パッド１
０２により外部と接続される。

一方、ゲート電極１０９も櫛歯状に形成されており、ゲ
ート用パスライン１０８により相互に接続されている。

ゲート用パスライン１０８にはゲート電極パッド１０７
が設けられており、このゲート電極パッド１０７により
外部と接続されている。

さらに、櫛歯状に形成されたドレイン電極１０４および
ゲート電極１０９の対を間に挟むようにソース電極１０
６が分散配置されている。ソース電極１０６はソース電
極パッド１０５により相互に接続されると共に外部へ取
り出される。

ドレイン電極１０４．ソース電極１０６およびゲート電
１１０９により電界効果トランジスタＣＦＥＴ）が構成
され、ド、レイン電極１０４．ソース電極１０６および
ゲート電極１０９の下に動作領域１１０が形成される。

ドレイン電極１０４およびゲート電極１０９を櫛歯状に
形成し、ドレイン電極１０４およびゲート電極１０９の
対を間に挟むようにソース電極１０６を形成することに
より、高利得化が実現される。

また、ゲート用パスライン１０８とゲート電極パッド１
０７とを接続するトランスミツシロンライン１１１はイ
ンダクタとしての役割を果たす。

このインダクタは、第４図のインダクタ４０５に相当す
る。ソース電極パッド１０５．絶縁層１１２およびゲー
ト電極パッド１０７によりキャパシタが構成される。こ
のキャパシタは、第４図のキャパシタ４０４に相当する
。このように９本実施例では、−第４図の入力整合回路
４０２の一部がＧａＡｓ　Ｆ　Ｅ　Ｔチップに作り込ま
れた構造をしている。

インダクタンスは、トランスミッションラインにより形
成しているので、精度よく設定することができる。キャ
パシタンスも絶縁層１１２の厚さとゲート電極パッドの
面積を制御することにより精度よく設定することができ
る。

トランスミッションラ・イン１１１のインダクタンスは
１通常、０．１〜０．２　ｎ　Ｈ程度に設定され。

ソース電極パッド１０５．絶縁層１１２およびゲート電
極パッド１０７により構成されるキャパシタのキャパシ
タンスは１通常、１〜２９Ｆ程度に設定される。インダ
クタンスおよびキャパシタンスをこのような値に設定す
ることにより、　ＧａＡｓＦＥＴの人力インピーダンス
を動作周波数ｊ１３ＧＨｚにおいて５０Ωにすることが
できるので、外部におけるインピーダンスの調整が容易
になると共に帯域特性が改善され、整合回路による損失
が低減される。

本実施例では、インダクタをトランスミッションライン
により形成し、キャパシタの上部電極をゲート電極パッ
ドとして使用するので、従来の電極パターンをほとんど
変更することなく実現することができる。

（実施例２） 第２図は、実施例２を示す図である。

第２図において、２０１は半絶縁性ＧａＡｓ基板。

２０２はドレイン電極パッド、２０３はドレイン用パス
ライン、２０４はドレイン電極、２０５はソース電極パ
ッド、２０６はソース電極、２０７はゲート電極パッド
、２０８はゲート用パスライン、２０９はゲート電極、
２１０は動作領域、２１１はトランスミッションライン
、２１２は絶縁層、２１３はトランスミッションライン
、２１４は絶縁層である。

ドレイン電極パッド２０２は、ドレイン電極２０４を外
部へ取り出すためのものである。

ドレイン用パスライン２０３は、ｍ歯状に形成された各
ドレイン電極２０４とドレイン電極パッド２０２とを接
続するためのものである。

ドレイン電極２０４は、櫛歯状に形成されており、ドレ
イン用パスライン２０３により互いに接続されている。

ソース電極パッド２０５は、ソース電極２０６を外部へ
取り出すためのものである。

ソース電極２０６は、ドレイン電極２０４およびゲート
電極２０９を間に挟むように分散配置されている。

ゲート電極パッド２０７は、ゲート電極２０９を外部へ
取り出すためのものである。

ゲート用パスライン２０８は、櫛歯状に形成された各ゲ
ート電極２０９とゲート電極パッド２０７とを接続する
ためのものである。

ゲート電極２０９は、櫛歯状に形成されており。

ゲート用パスライン２０８により互いに接続されている
。

動作領域２１０は、ドレイン電極２０４．ソース電極２
０６およびゲート電極２０９からなる電界効果トランジ
スタ（ＦＥＴ）が動作する領域である。

トランスミッションライン２１１は、ゲート電極パッド
２０７とゲート用パスライン２０８とを接続し、インダ
クタの役割を果たす。

絶縁層２１２は、ソース電極パッド２０５とゲート電極
バンド２０７との間に設けられている。

ソース電極パッド２０５．絶縁層２１２およびゲート電
極バンド２０７によりキャパシタが構成される。

トランスミッションライン２１３は、ドレイン電極パッ
ド２０２とドレイン用パスラインライン２０３とを接続
し、インダクタの役割を果たす。

絶縁層２１４は、ソース電極パッド２０５とドレイン電
極パッド２０２との間に設けられている。

ソース電極パッド２０５．絶縁層２１４およびドレイン
電極パッド２０２によりキャパシタが構成される。

以下、第２図に示す実施例２について詳細に説明する。

ドレイン電極２０４は櫛歯状に形成されており。

ドレイン用パスライン２０３により相互に接続されてい
る。ドレイン用パスライン２０３にはドレイン電極パッ
ド２０２が設けられており、このドレイン電極パッド２
０２により外部と接続される。

一方、ゲート電極２０９も櫛歯状に形成されており、ゲ
ート用パスライン２０８により相互に接続されている。

ゲート用パスライン２０８にはゲート電極パッド２０７
が設けられており、このゲート電極パッド２０７により
外部と接続されている。

さらに、櫛歯状に形成されたドレイン電極２０４および
ゲート電極２０９の対を間に挟むようにソース電極２０
６が分散配置されている。ソース電極２０６はソース電
極パッド２０５により相互に接続されると共に外部へ取
り出される。

ドレイン電極２０４．　　ソース電極２０６およびゲー
ト電極２０９により電界効果トランジスタ（ＦＥＴ）が
構成され、ドレイン電極２０４．ソース電極２０６およ
びゲート電極２０９の下に動作領域２１０が形成される
。

ドレイン電極２０４およびゲート電極２０９を櫛歯状に
形成し、ドレイン電極２０４およびゲート電極２０９の
対を間に挟むようにソース電極２０６を形成することに
より、高利得化が実現される。

また、ゲート用パスライン２０８とゲート電極パッド２
０７とを接続するトランスミッションライン２１１はイ
ンダクタとして働く。このインダクタは、第４図のイン
ダクタ４０５に相当する。

ソース電極パッド２０５．絶縁層２１２およびゲート電
極パッド２０７によりキャパシタが構成される。このキ
ャパシタは、第４図のキャパシタ４０４に相当する。さ
らに、ドレイン用バスライン２０３とドレイン電極パッ
ド２０２とを接続するトランスミッションライン２１３
はインダクタとして働く。このインダクタは、第４図の
インダクタ４０７に相当する。ソース電極パッド２０５
゜絶縁層２１４およびドレイン電極パッド２０２により
キャパシタが構成される。このキャパシタは。

第４図のキャパシタ４０８に相当する。

このように１本実施例では、第４図の入力整合回ｌ５４
０２の一部および出力整合回路４０６の一部がＧａＡｓ
ＦＥＴチンプに作り込まれた構造をしている。

インダクタンスは、トランスミッションラインにより形
成しているので、精度よ（設定することができる。キャ
パシタンスも絶縁層２１２．２１４の厚さとゲート電極
パッド２０７またはドレイン電極パッド２０２の面積を
制御することにより精度よく設定することができる。

トランスミッションライン２１１．２１３のインダクタ
ンスは１通常、０．１〜０．２　ｎ　Ｈ程度に設定され
、ソース電極パッド１０５．絶縁層１１２およびゲート
電極パッド１０７により構成されるキャパシタおよびソ
ース電極パッド２０５．絶縁層２１４およびドレイン電
極パッド２０２により構成されるキャパシタのキャパシ
タンスは１通常。

１〜２ｐＦ程度に設定される。インダクタンスおよびキ
ャパシタンスをこのような値に設定することにより、Ｇ
ａＡｓＦＥＴの入出力インピーダンスを動作周波数１８
ＧＨｚにおいて５０Ωにすることができるので、外部に
おけるインピーダンスの調整が容易になると共に帯域特
性が改善され、整合回路による損失が低減される。

本実施例では、インダクタをトランスミッションライン
により形成し、キャパシタの上部電極をゲート電極パッ
ド、ドレイン電極パッドとして使用するので、従来の電
極パターンをほとんど変更することなく実現することが
できる。

〔発明の効果〕

本発明によれば、ＦＥＴの入出力インピーダンスを約５
０Ωにすることができると共にＦＥＴの動作領域の近く
での５０Ω化が可能であるので。

帯域特性が改善すると共に整合回路による損失を低減す
ることができる。

また１本発明は、インダクタをトランスミッションライ
ンにより形成し、キャパシタの上部電極をゲート電極パ
ッド、ドレイン電極パッドとして使用するので、従来の
電極パターンをほとんど変更することなく実現すること
ができる。

本発明は、トランスミッション・ラインがインダクタと
して働いた場合について述べたが、必ずしもインダクタ
として使用する必要はなく、キャパシタの容量との組み
合わせにより決まる。最適インピーダンスを持ったトラ
ンスミッション・ラインとして使用することもできる。

【図面の簡単な説明】

第１図は実施例１を示す図、第２図は実施例２を示す図
、第３図は従来のＦＥＴパターンを示す図、第４図は整
合回路を示す図、第５図は従来の整合回路の具体例を示
す図である。 第１図および第２図において １０１．２０１：半絶縁性ＧａＡｓ基板１０２．２０２
ニドレイン電極パツド １０３．２０３ニドレイン用パスライン１０４．２０４
ニドレイン電極 １０５、ｚｏｓ：ソース電極パッド １０６、ｚｏｓ：ソース電極 １０７．２０７：ゲート電極パッド １０８．２０８Ｆゲート用パスライン １０９．２０９：ゲート電極 １１０．２１０：動作領域 １１１．２１１ｉ）ランスミッションライン１１２．２
１　２　：　鯵色縁Ｒ四 ２１３：）ランスミツシランライン ２１４：絶縁層

Claims (1)

1. 【特許請求の範囲】 半絶縁性ＧａＡｓ基板（１０１または２０１）上に電界
   効果トランジスタを構成するドレイン電極（１０４また
   は２０４）、ソース電極（１０６または２０６）および
   ゲート電極（１０９または２０９）を備えた半導体装置
   において、 ソース電極（１０６または２０６）から延長されたソー
   ス電極パッド（１０５または２０５）上のゲート取り出
   し部およびドレイン取り出し部のいずれか一方または双
   方に設けられた絶縁層（１１２または２１２，２１４）
   と、 絶縁層（１１２または２１２，２１４）上に設けられた
   ゲート電極パッド（１０７または２０７）およびドレイ
   ン電極パッド（２０２）のいずれか一方または双方と、 ゲート電極（１０９または２０９）とゲート電極パッド
   （１０７または２０７）とを接続するトランスミッショ
   ンライン（１１１または２１１）およびドレイン電極（
   ２０４）とドレイン電極パッド（２０２）とを接続する
   トランスミッションライン（２１３）のいずれか一方ま
   たは双方とからなることを特徴とする半導体装置。