JP2001230640A - 半導体装置 - Google Patents
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- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 ワイヤーの長さを均一に張れるようにし、ま
たワイヤーの長さのばらつきを無くし等電気長で接続で
きるようにすることで、奇数チップへも容易に適用でき
る安定した高周波特性を有する廉価で製造歩留まりのよ
い半導体装置を得る。 【解決手段】 トランジスタチップ１と、このトランジ
スタチップ１の入力側に設けられたＭＯＳコンデンサ２
およびワイヤー６，７と、その出力側に設けられたＭＯ
Ｓコンデンサ３およびワイヤー８，９と、トランジスタ
チップ１およびＭＯＳコンデンサ２，３間にそれぞれ設
けられ、ＭＯＳコンデンサの取り付け位置を固定する低
誘電率基板１３，１４とを備える。
たワイヤーの長さのばらつきを無くし等電気長で接続で
きるようにすることで、奇数チップへも容易に適用でき
る安定した高周波特性を有する廉価で製造歩留まりのよ
い半導体装置を得る。 【解決手段】 トランジスタチップ１と、このトランジ
スタチップ１の入力側に設けられたＭＯＳコンデンサ２
およびワイヤー６，７と、その出力側に設けられたＭＯ
Ｓコンデンサ３およびワイヤー８，９と、トランジスタ
チップ１およびＭＯＳコンデンサ２，３間にそれぞれ設
けられ、ＭＯＳコンデンサの取り付け位置を固定する低
誘電率基板１３，１４とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、内部整合型高周波トランジスタに関するもの
である。
し、特に、内部整合型高周波トランジスタに関するもの
である。
【０００２】
【従来の技術】図６は、この種従来の半導体装置として
の例えばＭＯＳコンデンサを用いた内部整合型高周波ト
ランジスタの概略構成図であり、また、図７はその等価
回路図である。図において、１はトランジスタチップ、
２，３はＭＯＳコンデンサ、２ａ，３ａはワイヤーボン
ディング用のパターン、４は入力リード、５は出力リー
ド、６，７は入力ワイヤー、８、９は出力ワイヤー、１
０はトランジスタパッケージである。
の例えばＭＯＳコンデンサを用いた内部整合型高周波ト
ランジスタの概略構成図であり、また、図７はその等価
回路図である。図において、１はトランジスタチップ、
２，３はＭＯＳコンデンサ、２ａ，３ａはワイヤーボン
ディング用のパターン、４は入力リード、５は出力リー
ド、６，７は入力ワイヤー、８、９は出力ワイヤー、１
０はトランジスタパッケージである。
【０００３】次に、動作について説明する。入力リード
４より入力された高周波信号は、入力ワイヤー６を介し
て電力分配され、ＭＯＳコンデンサ２および入力ワイヤ
ー７を経てインピーダンス変換されて、トランジスタチ
ップ１に入力される。そして、トランジスタチップ１に
入力された高周波信号は、ここで増幅され、出力ワイヤ
ー８およびＭＯＳコンデンサ３でインピーダンス変換さ
れ、出力ワイヤー９で電力合成されて出力リード５より
出力される。
４より入力された高周波信号は、入力ワイヤー６を介し
て電力分配され、ＭＯＳコンデンサ２および入力ワイヤ
ー７を経てインピーダンス変換されて、トランジスタチ
ップ１に入力される。そして、トランジスタチップ１に
入力された高周波信号は、ここで増幅され、出力ワイヤ
ー８およびＭＯＳコンデンサ３でインピーダンス変換さ
れ、出力ワイヤー９で電力合成されて出力リード５より
出力される。
【０００４】また、図８は、この種従来の半導体装置と
しての例えば高誘電率基板を用いた内部整合型高周波ト
ランジスタの概略構成図である。図において、１はトラ
ンジスタチップ、４は入力リード、５は出力リード、
６，７は入力ワイヤー、８，９は出力ワイヤー、１０は
トランジスタパッケージ、１１は入力高誘電率基板、１
１ａは入力側インピーダンス変換回路パターン、１２は
出力高誘電率基板、１２ａは出力側インピーダンス変換
回路パターンである。一般の内部整合型高周波トランジ
スタである例えばＧａＡｓＦＥＴのほとんどがこの構成
である。
しての例えば高誘電率基板を用いた内部整合型高周波ト
ランジスタの概略構成図である。図において、１はトラ
ンジスタチップ、４は入力リード、５は出力リード、
６，７は入力ワイヤー、８，９は出力ワイヤー、１０は
トランジスタパッケージ、１１は入力高誘電率基板、１
１ａは入力側インピーダンス変換回路パターン、１２は
出力高誘電率基板、１２ａは出力側インピーダンス変換
回路パターンである。一般の内部整合型高周波トランジ
スタである例えばＧａＡｓＦＥＴのほとんどがこの構成
である。
【０００５】なお、この図８の動作は、インピーダンス
変換回路としてＭＯＳコンデンサ２および３の代わりに
高誘電率基板１１および１２が用いられている以外は、
実質的に図６の場合と同様であるので、その説明を省略
する。
変換回路としてＭＯＳコンデンサ２および３の代わりに
高誘電率基板１１および１２が用いられている以外は、
実質的に図６の場合と同様であるので、その説明を省略
する。
【０００６】一般に高出力の高周波トランジスタの場
合、２つ以上のトランジスタチップを合成して高周波ト
ランジスタを構成している。そのためトランジスタパッ
ケージ内の入力側で電力分配を行い、その出力側で電力
合成を行っている。
合、２つ以上のトランジスタチップを合成して高周波ト
ランジスタを構成している。そのためトランジスタパッ
ケージ内の入力側で電力分配を行い、その出力側で電力
合成を行っている。
【０００７】また、トランジスタ内部では電力分配、電
力合成しないで、トランジスタパッケージにリードの２
つあるものを使用して、各リードそれぞれに外部整合回
路を接続して、外部整合回路上で電力分配、電力合成す
るトランジスタ構成もある。
力合成しないで、トランジスタパッケージにリードの２
つあるものを使用して、各リードそれぞれに外部整合回
路を接続して、外部整合回路上で電力分配、電力合成す
るトランジスタ構成もある。
【０００８】
【発明が解決しようとする課題】ところで、従来の半導
体装置は以上のように構成されているので、以下のよう
な問題点があった。即ち、高出力になればなるほど、ト
ランジスタチップ自体のインピーダンスが低インピーダ
ンスになり、回路を構成するワイヤーの長さのばらつき
が、高周波特性に大きな影響を与える。ワイヤーの長さ
は、トランジスタチップからＭＯＳコンデンサ、ＭＯＳ
コンデンサから入力リードまたは出力リードまでの距離
で決まり、従って、従来の構成では、ＭＯＳコンデンサ
を取り付ける位置がばらつくために、ワイヤーの長さが
ばらつき、高周波特性が大きく異なるという問題点があ
った。
体装置は以上のように構成されているので、以下のよう
な問題点があった。即ち、高出力になればなるほど、ト
ランジスタチップ自体のインピーダンスが低インピーダ
ンスになり、回路を構成するワイヤーの長さのばらつき
が、高周波特性に大きな影響を与える。ワイヤーの長さ
は、トランジスタチップからＭＯＳコンデンサ、ＭＯＳ
コンデンサから入力リードまたは出力リードまでの距離
で決まり、従って、従来の構成では、ＭＯＳコンデンサ
を取り付ける位置がばらつくために、ワイヤーの長さが
ばらつき、高周波特性が大きく異なるという問題点があ
った。
【０００９】また、ワイヤーの長さのバラツキは、装置
の組立時のばらつきを招き、製造歩留まりが悪くなると
いう問題点もあった。また、ワイヤーボンディングする
パターンの面積が必要以上に大きいため、ボンディング
する位置がばらつき、結果としてワイヤーの長さがばら
ついてしまい、高周波特性が大きく異なってくるという
問題点があった。
の組立時のばらつきを招き、製造歩留まりが悪くなると
いう問題点もあった。また、ワイヤーボンディングする
パターンの面積が必要以上に大きいため、ボンディング
する位置がばらつき、結果としてワイヤーの長さがばら
ついてしまい、高周波特性が大きく異なってくるという
問題点があった。
【００１０】さらに、通常ワイヤーボンディングの際に
は、ある一定のループ高さを持たせてワイヤーを張るた
め、ループ高さの変動により高周波特性が大きく異なる
という問題点があった。
は、ある一定のループ高さを持たせてワイヤーを張るた
め、ループ高さの変動により高周波特性が大きく異なる
という問題点があった。
【００１１】また、２つのチップを合成する際に、ワイ
ヤーを用いて、電力分配、電力合成する場合、数〜数十
本で構成されるワイヤーのうち、内側のワイヤーの長さ
は短く、外側のワイヤーの長さは長くなってしまい、す
べてのワイヤーを均一な長さにすることが難しい。この
ため、ワイヤーの長さが異なる部分でインピーダンスが
違うため、動作が不安定になってしまう。また、電力分
配および電力合成時にワイヤーを等電気長にできないた
め不等分配、不等合成が起きてしまうという問題点があ
った。
ヤーを用いて、電力分配、電力合成する場合、数〜数十
本で構成されるワイヤーのうち、内側のワイヤーの長さ
は短く、外側のワイヤーの長さは長くなってしまい、す
べてのワイヤーを均一な長さにすることが難しい。この
ため、ワイヤーの長さが異なる部分でインピーダンスが
違うため、動作が不安定になってしまう。また、電力分
配および電力合成時にワイヤーを等電気長にできないた
め不等分配、不等合成が起きてしまうという問題点があ
った。
【００１２】また、従来からリードが２つあるトランジ
スタを使用したものも存在するが、外部整合回路がそれ
ぞれのリードに対して別々に必要であり、かつこれらの
外部整合回路にて電力分配、電力合成を行うため、外部
整合回路の数だけ装置の形状が大きくなってしまう問題
点があった。
スタを使用したものも存在するが、外部整合回路がそれ
ぞれのリードに対して別々に必要であり、かつこれらの
外部整合回路にて電力分配、電力合成を行うため、外部
整合回路の数だけ装置の形状が大きくなってしまう問題
点があった。
【００１３】また、２チップ以上を用いた半導体装置で
は、電力分配および電力合成時に各トランジスタチップ
間を等電気長に接続することが重要なため、従来、等電
気長で接続しやすい例えば２チップ、４チップ等の偶数
チップの合成が通常であり、等電気長で接続しにくい例
えば３チップ等の奇数チップへの適用が困難であった。
は、電力分配および電力合成時に各トランジスタチップ
間を等電気長に接続することが重要なため、従来、等電
気長で接続しやすい例えば２チップ、４チップ等の偶数
チップの合成が通常であり、等電気長で接続しにくい例
えば３チップ等の奇数チップへの適用が困難であった。
【００１４】更に、高誘電率基板を使用して、インピー
ダンス変換回路を構成した場合には、高誘電率基板がコ
スト比率に占める割合が高いため、高周波トランジスタ
として用いられる例えばＧａＡｓＦＥＴ等の半導体装置
の価格が高価になるという問題点があった。
ダンス変換回路を構成した場合には、高誘電率基板がコ
スト比率に占める割合が高いため、高周波トランジスタ
として用いられる例えばＧａＡｓＦＥＴ等の半導体装置
の価格が高価になるという問題点があった。
【００１５】この発明は、上記のような問題点を解消す
るためになされたもので、ワイヤーの長さを均一に張れ
るようにし、またワイヤーの長さのばらつきを無くし等
電気長で接続できるようにすることで、奇数チップへも
容易に適用できる安定した高周波特性を有する廉価で製
造歩留まりのよい半導体装置を得ることを目的とする。
るためになされたもので、ワイヤーの長さを均一に張れ
るようにし、またワイヤーの長さのばらつきを無くし等
電気長で接続できるようにすることで、奇数チップへも
容易に適用できる安定した高周波特性を有する廉価で製
造歩留まりのよい半導体装置を得ることを目的とする。
【００１６】
【課題が解決するための手段】請求項１の発明に係る半
導体装置は、半導体チップと、該半導体チップの入力側
と出力側にそれぞれ設けられたインピーダンス変換回路
と、上記インピーダンス変換回路と上記半導体チップの
間にそれぞれ設けられ、該インピーダンス変換回路の取
り付け位置を固定する位置決め手段とを備えたものであ
る。
導体装置は、半導体チップと、該半導体チップの入力側
と出力側にそれぞれ設けられたインピーダンス変換回路
と、上記インピーダンス変換回路と上記半導体チップの
間にそれぞれ設けられ、該インピーダンス変換回路の取
り付け位置を固定する位置決め手段とを備えたものであ
る。
【００１７】請求項２の発明に係る半導体装置は、相互
に並列関係に設けられた複数個の半導体チップと、該半
導体チップの入力側と出力側にそれぞれ設けられたイン
ピーダンス変換回路と、上記インピーダンス変換回路と
上記半導体チップの間にそれぞれ設けられ、該インピー
ダンス変換回路の取り付け位置を固定する位置決め手段
と、上記インピーダンス変換回路に対して設けられ、該
インピーダンス変換回路に入出力する電力を分配または
合成する電力分配・合成手段とを備えたものである。
に並列関係に設けられた複数個の半導体チップと、該半
導体チップの入力側と出力側にそれぞれ設けられたイン
ピーダンス変換回路と、上記インピーダンス変換回路と
上記半導体チップの間にそれぞれ設けられ、該インピー
ダンス変換回路の取り付け位置を固定する位置決め手段
と、上記インピーダンス変換回路に対して設けられ、該
インピーダンス変換回路に入出力する電力を分配または
合成する電力分配・合成手段とを備えたものである。
【００１８】請求項３の発明に係る半導体装置は、請求
項１または２の発明において、上記インピーダンス変換
回路としてＭＯＳコンデンサを用い、上記位置決め手段
として低誘電率基板を用いたものである。
項１または２の発明において、上記インピーダンス変換
回路としてＭＯＳコンデンサを用い、上記位置決め手段
として低誘電率基板を用いたものである。
【００１９】請求項４の発明に係る半導体装置は、請求
項３の発明において、上記ＭＯＳコンデンサおよび上記
低誘電率基板上にワイヤーボンディング用の所定の大き
さのパターンを設けたものである。
項３の発明において、上記ＭＯＳコンデンサおよび上記
低誘電率基板上にワイヤーボンディング用の所定の大き
さのパターンを設けたものである。
【００２０】請求項５の発明に係る半導体装置は、請求
項３または４の発明において、上記ＭＯＳコンデンサお
よび上記低誘電率基板の厚さをほぼ同じ厚さにしたもの
である。
項３または４の発明において、上記ＭＯＳコンデンサお
よび上記低誘電率基板の厚さをほぼ同じ厚さにしたもの
である。
【００２１】請求項６の発明に係る半導体装置は、請求
項２の発明において、上記電力分配・合成手段は、上記
インピーダンス変換回路に対応して設けられた幅広の複
数個のリードと、該リードに接続された単一の外部整合
回路とを有するものである。
項２の発明において、上記電力分配・合成手段は、上記
インピーダンス変換回路に対応して設けられた幅広の複
数個のリードと、該リードに接続された単一の外部整合
回路とを有するものである。
【００２２】請求項７の発明に係る半導体装置は、請求
項２または６の発明において、上記半導体チップは奇数
個であるものである。
項２または６の発明において、上記半導体チップは奇数
個であるものである。
【００２３】請求項８の発明に係る半導体装置は、請求
項１〜７のいずれかの発明において、上記半導体チップ
はＧａＡｓＦＥＴ用チップであるものである。
項１〜７のいずれかの発明において、上記半導体チップ
はＧａＡｓＦＥＴ用チップであるものである。
【００２４】
【発明の実施の形態】以下、この発明の一実施の形態
を、半導体装置として、例えば高周波トランジスタであ
るＧａＡｓＦＥＴに適用した場合を例にとり、図を参照
して説明する。 実施の形態１．図１は、この発明の実施の形態１を示す
概略構成図であり、また、図７はその等価回路図であ
る。図１において、図６と対応する部分には同一符号を
付し、その重複説明を省略する。図において、１３は半
導体チップとしてのトランジスタチップ１とＭＯＳコン
デンサ２の間に設けられた位置決め手段としての入力低
誘電率基板、１３ａは入力低誘電率基板１３上に設けら
れたワイヤーボンディング用のパターン、１４はトラン
ジスタチップ１とＭＯＳコンデンサ３の間に設けられた
位置決め手段としての出力低誘電率基板、１４ａは出力
低誘電率基板１４上に設けられたワイヤーボンディング
用のパターンである。
を、半導体装置として、例えば高周波トランジスタであ
るＧａＡｓＦＥＴに適用した場合を例にとり、図を参照
して説明する。 実施の形態１．図１は、この発明の実施の形態１を示す
概略構成図であり、また、図７はその等価回路図であ
る。図１において、図６と対応する部分には同一符号を
付し、その重複説明を省略する。図において、１３は半
導体チップとしてのトランジスタチップ１とＭＯＳコン
デンサ２の間に設けられた位置決め手段としての入力低
誘電率基板、１３ａは入力低誘電率基板１３上に設けら
れたワイヤーボンディング用のパターン、１４はトラン
ジスタチップ１とＭＯＳコンデンサ３の間に設けられた
位置決め手段としての出力低誘電率基板、１４ａは出力
低誘電率基板１４上に設けられたワイヤーボンディング
用のパターンである。
【００２５】次に、動作について説明する。入力ワイヤ
ー６，７、ＭＯＳコンデンサ２はローパス型の入力側イ
ンピーダンス変換回路を構成しており、また、出力ワイ
ヤー８，９、ＭＯＳコンデンサ３は同様にローパス型の
出力側インピーダンス変換回路を構成している。このた
め、入力ワイヤー６，７、出力ワイヤー８，９の長さが
変動すると、ワイヤーのインダクタンスが変わるため、
インピーダンス変換回路の特性が安定しない。
ー６，７、ＭＯＳコンデンサ２はローパス型の入力側イ
ンピーダンス変換回路を構成しており、また、出力ワイ
ヤー８，９、ＭＯＳコンデンサ３は同様にローパス型の
出力側インピーダンス変換回路を構成している。このた
め、入力ワイヤー６，７、出力ワイヤー８，９の長さが
変動すると、ワイヤーのインダクタンスが変わるため、
インピーダンス変換回路の特性が安定しない。
【００２６】また、高出力のトランジスタになるほどト
ランジスタチップのインピーダンスが低インピーダンス
になるため、ワイヤーのインダクタンスの変動による、
高周波特性への影響がより顕著に現われる。従って、ト
ランジスタチップ１とＭＯＳコンデンサ２，３の間にそ
れぞれ低誘電率基板（アルミナ基板）１３，１４を実質
的に位置決め手段即ちスペーサとして挿入することで、
ＭＯＳコンデンサ２，３を取り付ける位置が固定でき
る。
ランジスタチップのインピーダンスが低インピーダンス
になるため、ワイヤーのインダクタンスの変動による、
高周波特性への影響がより顕著に現われる。従って、ト
ランジスタチップ１とＭＯＳコンデンサ２，３の間にそ
れぞれ低誘電率基板（アルミナ基板）１３，１４を実質
的に位置決め手段即ちスペーサとして挿入することで、
ＭＯＳコンデンサ２，３を取り付ける位置が固定でき
る。
【００２７】このように、本実施の形態では、入力側、
出力側インピーダンス変換回路を構成するＭＯＳコンデ
ンサ２，３を取り付ける位置が固定されるため、ワイヤ
ー６，７，８，９の長さを一定に接続することができ
る。このためワイヤー６，７，８，９のインダクタンス
のばらつきがなくなり、安定した高周波特性を得ること
ができる。また、インピーダンス変換回路を構成するワ
イヤー６，７，８，９のインダクタンスをばらつきなく
接続できるので、組立時のばらつきが抑えられて、製造
歩留まりを向上させることができる。
出力側インピーダンス変換回路を構成するＭＯＳコンデ
ンサ２，３を取り付ける位置が固定されるため、ワイヤ
ー６，７，８，９の長さを一定に接続することができ
る。このためワイヤー６，７，８，９のインダクタンス
のばらつきがなくなり、安定した高周波特性を得ること
ができる。また、インピーダンス変換回路を構成するワ
イヤー６，７，８，９のインダクタンスをばらつきなく
接続できるので、組立時のばらつきが抑えられて、製造
歩留まりを向上させることができる。
【００２８】実施の形態２．なお、上記実施の形態１に
おいて、ＭＯＳコンデンサ２，３上のワイヤーボンディ
ング用のパターン２ａ，３ａと、低誘電率基板１３，１
４上に設けられたワイヤーボンディング用のパターン１
３ａ，１４ａを、所定の大きさ、例えばワイヤーボンデ
ィングできる最低限の大きさにしてもよい。これによ
り、ワイヤー６，７，８，９のボンディング位置が固定
できる。
おいて、ＭＯＳコンデンサ２，３上のワイヤーボンディ
ング用のパターン２ａ，３ａと、低誘電率基板１３，１
４上に設けられたワイヤーボンディング用のパターン１
３ａ，１４ａを、所定の大きさ、例えばワイヤーボンデ
ィングできる最低限の大きさにしてもよい。これによ
り、ワイヤー６，７，８，９のボンディング位置が固定
できる。
【００２９】このように、本実施の形態では、ワイヤー
６，７，８，９をボンディングする位置が固定されるた
め、ボンディングする位置がばらつかず、ワイヤー６，
７，８，９の長さを一定にできるので、そのインダクタ
ンスがばらつかず、安定した高周波特性が得られる。ま
た、この場合も、インピーダンス変換回路を構成するワ
イヤー６，７，８，９のインダクタンスをばらつきなく
接続できるので、組立時のばらつきが抑えられて、製造
歩留まりを向上させることができる。
６，７，８，９をボンディングする位置が固定されるた
め、ボンディングする位置がばらつかず、ワイヤー６，
７，８，９の長さを一定にできるので、そのインダクタ
ンスがばらつかず、安定した高周波特性が得られる。ま
た、この場合も、インピーダンス変換回路を構成するワ
イヤー６，７，８，９のインダクタンスをばらつきなく
接続できるので、組立時のばらつきが抑えられて、製造
歩留まりを向上させることができる。
【００３０】実施の形態３．図２は、この発明の実施の
形態３を示す概略構成図であり、また、図７はその等価
回路図である。図２において、図１と対応する部分には
同一符号を付し、その重複説明を省略する。本実施の形
態では、トランジスタパッケージ１０内に実装する各部
品であるトランジスタチップ１、ＭＯＳコンデンサ２，
３、低誘電率基板１３，１４の厚さを同じ厚さにする。
その他の構成は、図１と同様である。
形態３を示す概略構成図であり、また、図７はその等価
回路図である。図２において、図１と対応する部分には
同一符号を付し、その重複説明を省略する。本実施の形
態では、トランジスタパッケージ１０内に実装する各部
品であるトランジスタチップ１、ＭＯＳコンデンサ２，
３、低誘電率基板１３，１４の厚さを同じ厚さにする。
その他の構成は、図１と同様である。
【００３１】このように、本実施の形態では、トランジ
スタパッケージ１０内に実装する各部品の厚さを同じ厚
さにすることで、インピーダンス変換回路を構成するワ
イヤー６，７，８，９を接続する際に、ワイヤーループ
高さを持たさず実質的に基板に沿って直線的に接続する
ことができる。このため、ワイヤーループ高さのばらつ
きによるワイヤー６，７，８，９のインダクタンスのば
らつきが無くなり、安定した高周波特性を得ることがで
きる。また、インピーダンス変換回路を構成するワイヤ
ー６，７，８，９のインダクタンスをばらつきなく接続
できるので、組立時のばらつきが抑えられて、製造歩留
まりを向上させることができる。
スタパッケージ１０内に実装する各部品の厚さを同じ厚
さにすることで、インピーダンス変換回路を構成するワ
イヤー６，７，８，９を接続する際に、ワイヤーループ
高さを持たさず実質的に基板に沿って直線的に接続する
ことができる。このため、ワイヤーループ高さのばらつ
きによるワイヤー６，７，８，９のインダクタンスのば
らつきが無くなり、安定した高周波特性を得ることがで
きる。また、インピーダンス変換回路を構成するワイヤ
ー６，７，８，９のインダクタンスをばらつきなく接続
できるので、組立時のばらつきが抑えられて、製造歩留
まりを向上させることができる。
【００３２】実施の形態４．図３は、この発明の実施の
形態４を示す概略構成図であり、また、図５はその等価
回路図である。図３において、図１と対応する部分には
同一符号を付し、その重複説明を省略する。本実施の形
態では、トランジスタチップ１を２つ合成する際に、ト
ランジスタパッケージとして、２つの幅広いリード４
Ａ，５Ａがあるトランジスタパッケージ１０Ａを使用す
る。また、入力外部整合回路１６に２つのリード４Ａを
金リボン１５にて接続し、同様に、出力外部整合回路１
７に２つのリード５Ａを金リボン１５にて接続する。そ
の他の構成は、図１と同様である。なお、リード４Ａと
入力外部整合回路１６およびリード５Ａと出力外部整合
回路１７は、インピーダンス変換回路に入出力する電力
を分配または合成する電力分配・合成手段を構成する。
形態４を示す概略構成図であり、また、図５はその等価
回路図である。図３において、図１と対応する部分には
同一符号を付し、その重複説明を省略する。本実施の形
態では、トランジスタチップ１を２つ合成する際に、ト
ランジスタパッケージとして、２つの幅広いリード４
Ａ，５Ａがあるトランジスタパッケージ１０Ａを使用す
る。また、入力外部整合回路１６に２つのリード４Ａを
金リボン１５にて接続し、同様に、出力外部整合回路１
７に２つのリード５Ａを金リボン１５にて接続する。そ
の他の構成は、図１と同様である。なお、リード４Ａと
入力外部整合回路１６およびリード５Ａと出力外部整合
回路１７は、インピーダンス変換回路に入出力する電力
を分配または合成する電力分配・合成手段を構成する。
【００３３】幅広いリード４Ａ，５Ａを用いることで、
これらリード４Ａ，５Ａにそれぞれ接続されるワイヤー
６，９を構成する数〜数十本のワイヤーを、図３に示す
ように、内側、外側と重なることなく、実質的に平坦に
整列して同じ長さで接続することができる。また、外部
整合回路１６，１７にそれぞれ２つのリード４Ａ，５Ａ
を金リボン１５にて接続して電力分配、電力合成するこ
とができ、入力側および出力側とも２つのリードに対し
て１つの外部整合回路で済ますことができる。
これらリード４Ａ，５Ａにそれぞれ接続されるワイヤー
６，９を構成する数〜数十本のワイヤーを、図３に示す
ように、内側、外側と重なることなく、実質的に平坦に
整列して同じ長さで接続することができる。また、外部
整合回路１６，１７にそれぞれ２つのリード４Ａ，５Ａ
を金リボン１５にて接続して電力分配、電力合成するこ
とができ、入力側および出力側とも２つのリードに対し
て１つの外部整合回路で済ますことができる。
【００３４】このように、本実施の形態では、２つのト
ランジスタチップを合成する際に、２つの幅広いリード
４Ａ，５Ａがあるトランジスタパッケージ１０Ａを使用
することで、ワイヤー６，９を構成する数〜数十本のワ
イヤー長さが均一になり、ワイヤー６，９を等電気長に
することができる。これにより、ワイヤー６，９のイン
ピーダンスが異ならないため、動作が安定し、高周波特
性が向上する。また、ワイヤー６，９を等電気長にする
ことができるので、電力分配および電力合成時に等分
配、等合成が可能になり、また、組立時のばらつきが抑
えられて、製造歩留まりを向上させることができる。
ランジスタチップを合成する際に、２つの幅広いリード
４Ａ，５Ａがあるトランジスタパッケージ１０Ａを使用
することで、ワイヤー６，９を構成する数〜数十本のワ
イヤー長さが均一になり、ワイヤー６，９を等電気長に
することができる。これにより、ワイヤー６，９のイン
ピーダンスが異ならないため、動作が安定し、高周波特
性が向上する。また、ワイヤー６，９を等電気長にする
ことができるので、電力分配および電力合成時に等分
配、等合成が可能になり、また、組立時のばらつきが抑
えられて、製造歩留まりを向上させることができる。
【００３５】また、１つの外部整合回路のパターン上に
２つのリードを接続することで、外部整合回路が各リー
ド用に２つ必要とならず、外部整合回路が少なくて済
み、それだけ装置の形状を小型にできる。電気的には、
２つのリード間の寸法が、波長に比べて十分に小さい場
合は、１つの外部整合回路上に接続しても、そこでの位
相差はわずかであるため、このような接続が可能であ
る。
２つのリードを接続することで、外部整合回路が各リー
ド用に２つ必要とならず、外部整合回路が少なくて済
み、それだけ装置の形状を小型にできる。電気的には、
２つのリード間の寸法が、波長に比べて十分に小さい場
合は、１つの外部整合回路上に接続しても、そこでの位
相差はわずかであるため、このような接続が可能であ
る。
【００３６】実施の形態５．図４は、この発明の実施の
形態５を示す概略構成図である。図４において、図１お
よび図３と対応する部分には同一符号を付し、その重複
説明を省略する。本実施の形態では、トランジスタチッ
プ１を３つ合成する場合で、その際に、トランジスタパ
ッケージとして、３つの幅広いリード４Ａ，５Ａがある
トランジスタパッケージ１０Ｂを使用する。
形態５を示す概略構成図である。図４において、図１お
よび図３と対応する部分には同一符号を付し、その重複
説明を省略する。本実施の形態では、トランジスタチッ
プ１を３つ合成する場合で、その際に、トランジスタパ
ッケージとして、３つの幅広いリード４Ａ，５Ａがある
トランジスタパッケージ１０Ｂを使用する。
【００３７】また、入力外部整合回路１６に３つのリー
ド４Ａを金リボン１５にて接続し、同様に、出力外部整
合回路１７に３つのリード５Ａを金リボン１５にて接続
する。その他の構成は、図１と同様である。
ド４Ａを金リボン１５にて接続し、同様に、出力外部整
合回路１７に３つのリード５Ａを金リボン１５にて接続
する。その他の構成は、図１と同様である。
【００３８】本実施の形態でも、上記実施の形態４と同
様に、幅広いリード４Ａ，５Ａを用いることで、これら
リード４Ａ，５Ａにそれぞれ接続されるワイヤー６，９
を構成する数〜数十本のワイヤーを、図４に示すよう
に、内側、外側と重なることなく、実質的に平坦に整列
して同じ長さで接続することができる。また、外部整合
回路１６，１７にそれぞれ３つのリード４Ａ，５Ａを金
リボン１５にて接続して電力分配、電力合成することが
でき、入力側および出力側とも３つのリードに対して１
つの外部整合回路で済ますことができる。
様に、幅広いリード４Ａ，５Ａを用いることで、これら
リード４Ａ，５Ａにそれぞれ接続されるワイヤー６，９
を構成する数〜数十本のワイヤーを、図４に示すよう
に、内側、外側と重なることなく、実質的に平坦に整列
して同じ長さで接続することができる。また、外部整合
回路１６，１７にそれぞれ３つのリード４Ａ，５Ａを金
リボン１５にて接続して電力分配、電力合成することが
でき、入力側および出力側とも３つのリードに対して１
つの外部整合回路で済ますことができる。
【００３９】このように、本実施の形態では、従来例え
ば３チップの如く奇数チップの合成では難しかった各ト
ランジスタチップを等電気長で接続することができ、こ
れにより、電気長が異なることにより生じるインピーダ
ンスのばらつきがないため、奇数チップの場合でも、高
周波特性の安定化、外部整合回路の数が低減されること
による装置の小型化等上記実施の形態４と同様の効果を
得ることができる。
ば３チップの如く奇数チップの合成では難しかった各ト
ランジスタチップを等電気長で接続することができ、こ
れにより、電気長が異なることにより生じるインピーダ
ンスのばらつきがないため、奇数チップの場合でも、高
周波特性の安定化、外部整合回路の数が低減されること
による装置の小型化等上記実施の形態４と同様の効果を
得ることができる。
【００４０】実施の形態６．なお、上記第１〜第５の実
施の形態では、この発明をＧａＡｓＦＥＴに適用した場
合について説明したが、同様の高周波特性を必要とする
その他の半導体装置にも同様に適用でき、同様の効果を
奏することはいうまでもない。また、トランジスタチッ
プも複数個でもなくとも単一のチップの場合にも同様に
適用可能である。
施の形態では、この発明をＧａＡｓＦＥＴに適用した場
合について説明したが、同様の高周波特性を必要とする
その他の半導体装置にも同様に適用でき、同様の効果を
奏することはいうまでもない。また、トランジスタチッ
プも複数個でもなくとも単一のチップの場合にも同様に
適用可能である。
【００４１】
【発明の効果】以上のように、請求項１の発明によれ
ば、半導体チップと、該半導体チップの入力側と出力側
にそれぞれ設けられたインピーダンス変換回路と、上記
インピーダンス変換回路と上記半導体チップの間にそれ
ぞれ設けられ、該インピーダンス変換回路の取り付け位
置を固定する位置決め手段とを備えたので、入力側、出
力側インピーダンス変換回路と外部および半導体チップ
を接続する複数本のワイヤーの長さを一定にすることが
でき、以って、ワイヤーのインダクタンスのばらつきが
なくなり、安定した高周波特性を得ることができ、しか
も、製造歩留まりを向上できるという効果がある。
ば、半導体チップと、該半導体チップの入力側と出力側
にそれぞれ設けられたインピーダンス変換回路と、上記
インピーダンス変換回路と上記半導体チップの間にそれ
ぞれ設けられ、該インピーダンス変換回路の取り付け位
置を固定する位置決め手段とを備えたので、入力側、出
力側インピーダンス変換回路と外部および半導体チップ
を接続する複数本のワイヤーの長さを一定にすることが
でき、以って、ワイヤーのインダクタンスのばらつきが
なくなり、安定した高周波特性を得ることができ、しか
も、製造歩留まりを向上できるという効果がある。
【００４２】また、請求項２の発明によれば、相互に並
列関係に設けられた複数個の半導体チップと、該半導体
チップの入力側と出力側にそれぞれ設けられたインピー
ダンス変換回路と、上記インピーダンス変換回路と上記
半導体チップの間にそれぞれ設けられ、該インピーダン
ス変換回路の取り付け位置を固定する位置決め手段と、
上記インピーダンス変換回路に対して設けられ、該イン
ピーダンス変換回路に入出力する電力を分配または合成
する電力分配・合成手段とを備えたので、入力側、出力
側インピーダンス変換回路と外部および半導体チップを
接続する複数本のワイヤーの長さを一定にすることがで
き、以って、ワイヤーのインダクタンスのばらつきがな
くなり、安定した高周波特性を得ることができ、また、
電力分配および電力合成時に等分配、等合成が可能にな
り、しかも、製造歩留まりを向上できるという効果があ
る。
列関係に設けられた複数個の半導体チップと、該半導体
チップの入力側と出力側にそれぞれ設けられたインピー
ダンス変換回路と、上記インピーダンス変換回路と上記
半導体チップの間にそれぞれ設けられ、該インピーダン
ス変換回路の取り付け位置を固定する位置決め手段と、
上記インピーダンス変換回路に対して設けられ、該イン
ピーダンス変換回路に入出力する電力を分配または合成
する電力分配・合成手段とを備えたので、入力側、出力
側インピーダンス変換回路と外部および半導体チップを
接続する複数本のワイヤーの長さを一定にすることがで
き、以って、ワイヤーのインダクタンスのばらつきがな
くなり、安定した高周波特性を得ることができ、また、
電力分配および電力合成時に等分配、等合成が可能にな
り、しかも、製造歩留まりを向上できるという効果があ
る。
【００４３】また、請求項３の発明によれば、上記イン
ピーダンス変換回路としてＭＯＳコンデンサを用い、上
記位置決め手段として低誘電率基板を用いたので、入力
側、出力側インピーダンス変換回路と外部および半導体
チップを接続する複数本のワイヤーのインダクタンスの
ばらつきをなくし、高周波特性の安定化、製造歩留の向
上、価格の低廉化に寄与できるという効果がある。
ピーダンス変換回路としてＭＯＳコンデンサを用い、上
記位置決め手段として低誘電率基板を用いたので、入力
側、出力側インピーダンス変換回路と外部および半導体
チップを接続する複数本のワイヤーのインダクタンスの
ばらつきをなくし、高周波特性の安定化、製造歩留の向
上、価格の低廉化に寄与できるという効果がある。
【００４４】また、請求項４の発明によれば、上記ＭＯ
Ｓコンデンサおよび上記低誘電率基板上にワイヤーボン
ディング用の所定の大きさのパターンを設けたので、ワ
イヤーをボンディングする位置が固定され、ボンディン
グする位置がばらつかず、ワイヤーの長さを一定にで
き、以って、そのインダクタンスがばらつかず、安定し
た高周波特性が得られ、しかも、製造歩留まりを向上で
きるという効果がある。
Ｓコンデンサおよび上記低誘電率基板上にワイヤーボン
ディング用の所定の大きさのパターンを設けたので、ワ
イヤーをボンディングする位置が固定され、ボンディン
グする位置がばらつかず、ワイヤーの長さを一定にで
き、以って、そのインダクタンスがばらつかず、安定し
た高周波特性が得られ、しかも、製造歩留まりを向上で
きるという効果がある。
【００４５】また、請求項５の発明によれば、上記ＭＯ
Ｓコンデンサおよび上記低誘電率基板の厚さをほぼ同じ
厚さにしたので、ワイヤーを接続する際に、ワイヤール
ープ高さを持たさず実質的に基板に沿って直線的に接続
することができ、以って、ワイヤーループ高さのばらつ
きによるワイヤのインダクタンスのばらつきが無くな
り、安定した高周波特性を得ることができ、また、ワイ
ヤーのインダクタンスをばらつきなく接続できるので、
製造歩留まりを向上できるという効果がある。
Ｓコンデンサおよび上記低誘電率基板の厚さをほぼ同じ
厚さにしたので、ワイヤーを接続する際に、ワイヤール
ープ高さを持たさず実質的に基板に沿って直線的に接続
することができ、以って、ワイヤーループ高さのばらつ
きによるワイヤのインダクタンスのばらつきが無くな
り、安定した高周波特性を得ることができ、また、ワイ
ヤーのインダクタンスをばらつきなく接続できるので、
製造歩留まりを向上できるという効果がある。
【００４６】また、請求項６の発明によれば、上記電力
分配・合成手段は、上記インピーダンス変換回路に対応
して設けられた幅広の複数個のリードと、該リードに接
続された外部整合回路とを有するので、各リード用に各
１つずつ必要とならず、装置の小型化を図ることがで
き、また、リードの幅が狭いものに比べて、低インピー
ダンスになるため、広帯域に整合が得られるという効果
がある。
分配・合成手段は、上記インピーダンス変換回路に対応
して設けられた幅広の複数個のリードと、該リードに接
続された外部整合回路とを有するので、各リード用に各
１つずつ必要とならず、装置の小型化を図ることがで
き、また、リードの幅が狭いものに比べて、低インピー
ダンスになるため、広帯域に整合が得られるという効果
がある。
【００４７】また、請求項７の発明によれば、上記半導
体チップは奇数個であるので、各半導体チップを等電気
長で接続することができ、以って、電気長が異なること
により生じるインピーダンスのばらつきをなくし、３つ
以上の奇数チップの場合でも、偶数チップの場合と同様
に高周波特性の安定化、装置の小型化が図れると共に、
電力分配および電力合成時の等分配、等合成が可能にな
り、しかも、製造歩留まりを向上できるという効果があ
る。
体チップは奇数個であるので、各半導体チップを等電気
長で接続することができ、以って、電気長が異なること
により生じるインピーダンスのばらつきをなくし、３つ
以上の奇数チップの場合でも、偶数チップの場合と同様
に高周波特性の安定化、装置の小型化が図れると共に、
電力分配および電力合成時の等分配、等合成が可能にな
り、しかも、製造歩留まりを向上できるという効果があ
る。
【００４８】更に、請求項８の発明によれば、上記半導
体チップはＧａＡｓＦＥＴ用チップであるので、安価な
ＭＯＳコンデンサおよびワイヤーで構成したインピーダ
ンス変換回路のＧａＡｓＦＥＴが得られ、価格の低廉化
を図ることができるという効果がある。
体チップはＧａＡｓＦＥＴ用チップであるので、安価な
ＭＯＳコンデンサおよびワイヤーで構成したインピーダ
ンス変換回路のＧａＡｓＦＥＴが得られ、価格の低廉化
を図ることができるという効果がある。
【図１】 この発明の第１および第２の実施の形態を示
す概略構成図である。
す概略構成図である。
【図２】 この発明の第３の実施の形態を示す概略構成
図である。
図である。
【図３】 この発明の第４の実施の形態を示す概略構成
図である。
図である。
【図４】 この発明の第５の実施の形態を示す概略構成
図である。
図である。
【図５】 この発明の第４の実施の形態を示す等価回路
図である。
図である。
【図６】 従来の半導体装置を示す概略構成図である。
【図７】 従来の他の半導体装置を示す概略構成図であ
る。
る。
【図８】 従来の半導体装置およびこの発明の第１〜第
３の実施の形態を示す等価回路図である。
３の実施の形態を示す等価回路図である。
１ トランジスタチップ、 ２，３ ＭＯＳコンデン
サ、 ４，４Ａ 入力リード、 ５，５Ａ 出力リー
ド、 ６，７ 入力ワイヤ−、 ８，９ 出力ワイヤ
ー、 １０，１０Ａ，１０Ｂ トランジスタパッケー
ジ、 １３ 入力低誘電率基板、 １４ 出力低誘電率
基板、 １５ 金リボン、 １６ 入力外部整合回路、
１７ 出力外部整合回路。
サ、 ４，４Ａ 入力リード、 ５，５Ａ 出力リー
ド、 ６，７ 入力ワイヤ−、 ８，９ 出力ワイヤ
ー、 １０，１０Ａ，１０Ｂ トランジスタパッケー
ジ、 １３ 入力低誘電率基板、 １４ 出力低誘電率
基板、 １５ 金リボン、 １６ 入力外部整合回路、
１７ 出力外部整合回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J067 AA01 AA21 AA41 CA75 CA87 FA16 HA10 HA24 HA29 HA31 HA33 KA00 KA29 KS01 KS11 QA04 QS06 5J069 AA01 AA21 AA41 CA75 CA87 FA16 HA10 HA24 HA29 HA31 HA33 KA00 KA29 KC06 KC07 QA04
Claims (8)
- 【請求項１】 半導体チップと、 該半導体チップの入力側と出力側にそれぞれ設けられた
インピーダンス変換回路と、 上記インピーダンス変換回路と上記半導体チップの間に
それぞれ設けられ、該インピーダンス変換回路の取り付
け位置を固定する位置決め手段とを備えたことを特徴と
する半導体装置。 - 【請求項２】 相互に並列関係に設けられた複数個の半
導体チップと、 該半導体チップの入力側と出力側にそれぞれ設けられた
インピーダンス変換回路と、 上記インピーダンス変換回路と上記半導体チップの間に
それぞれ設けられ、該インピーダンス変換回路の取り付
け位置を固定する位置決め手段と、 上記インピーダンス変換回路に対して設けられ、該イン
ピーダンス変換回路に入出力する電力を分配または合成
する電力分配・合成手段とを備えたことを特徴とする半
導体装置。 - 【請求項３】 上記インピーダンス変換回路としてＭＯ
Ｓコンデンサを用い、上記位置決め手段として低誘電率
基板を用いたことを特徴とする請求項１または２記載の
半導体装置。 - 【請求項４】 上記ＭＯＳコンデンサおよび上記低誘電
率基板上にワイヤーボンディング用の所定の大きさのパ
ターンを設けたことを特徴とする請求項３記載の半導体
装置。 - 【請求項５】 上記ＭＯＳコンデンサおよび上記低誘電
率基板の厚さをほぼ同じ厚さにしたことを特徴とする請
求項３または４記載の半導体装置。 - 【請求項６】 上記電力分配・合成手段は、上記インピ
ーダンス変換回路に対応して設けられた幅広の複数個の
リードと、該リードに接続された単一の外部整合回路と
を有することを特徴とする請求項２記載の半導体装置。 - 【請求項７】 上記半導体チップは奇数個であることを
特徴とする請求項２または６記載の半導体装置。 - 【請求項８】 上記半導体チップはＧａＡｓＦＥＴ用チ
ップであることを特徴とする請求項１〜７のいずれかに
記載の半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000037995A JP3728393B2 (ja) | 2000-02-16 | 2000-02-16 | 半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001230640A true JP2001230640A (ja) | 2001-08-24 |
| JP3728393B2 JP3728393B2 (ja) | 2005-12-21 |
Family
ID=18561805
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000037995A Expired - Fee Related JP3728393B2 (ja) | 2000-02-16 | 2000-02-16 | 半導体装置 |
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|---|---|
| JP (1) | JP3728393B2 (ja) |
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-
2000
- 2000-02-16 JP JP2000037995A patent/JP3728393B2/ja not_active Expired - Fee Related
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| WO2013175690A1 (ja) * | 2012-05-25 | 2013-11-28 | パナソニック株式会社 | 高周波増幅回路 |
| JPWO2013175690A1 (ja) * | 2012-05-25 | 2016-01-12 | パナソニックＩｐマネジメント株式会社 | 高周波増幅回路 |
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| JPWO2014155974A1 (ja) * | 2013-03-27 | 2017-02-16 | パナソニックＩｐマネジメント株式会社 | 半導体デバイス |
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| US9668338B2 (en) | 2013-03-27 | 2017-05-30 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device |
| WO2014155974A1 (ja) * | 2013-03-27 | 2014-10-02 | パナソニック株式会社 | 半導体デバイス |
| JP2016525835A (ja) * | 2013-07-19 | 2016-08-25 | アルカテル−ルーセント | ハイブリッド・パッケージ化パワー・デバイスを用いたデュアル・バンド高効率ドハティ増幅器 |
| JPWO2015037034A1 (ja) * | 2013-09-12 | 2017-03-02 | 日本電気株式会社 | ドハティアンプ及び送信装置 |
| US9787253B2 (en) | 2013-09-12 | 2017-10-10 | Nec Corporation | Doherty amplifier and transmission apparatus |
| JP2018148558A (ja) * | 2017-03-01 | 2018-09-20 | 住友電工デバイス・イノベーション株式会社 | ドハティアンプ |
| JP7073614B2 (ja) | 2017-03-01 | 2022-05-24 | 住友電工デバイス・イノベーション株式会社 | ドハティアンプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3728393B2 (ja) | 2005-12-21 |
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| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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